JP2001110194A - メモリセルのセンスアンプ - Google Patents

Abstract

(57)【要約】 【課題】読取り時間を最小にするメモリセルの論理状態
をセンスするセンス回路を得ること。 【解決手段】このセンス回路は、アレイ回路パスに相当
する第１の回路ブランチと基準セル回路パスに相当する
第２の回路ブランチを有する。動作において、プリデコ
ード間隔の間、追加の負荷及び電流発生回路が、センス
回路の比較器のセンス入力によって判る電圧が前記セン
ス回路の比較器の基準入力上の基準セル回路パスによっ
て確立される基準信号の電圧と実質的に等価であるよう
に駆動されるように、第１の回路パスにおいてイネーブ
ルされる。アドレスがデコードされると、追加の負荷回
路は、比較器のセンス入力がメモリセルに記憶されてい
る論理状態を表す電圧に変化するようにディスエーブル
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに関
し、特に、不揮発性メモリセルからのデータのセンスに
関する。

【０００２】

【従来の技術】消去可能読み出し専用メモリ(erasable
programmable read only memories:ＥＰＲＯＭ)または
電気的消去可能読み出し専用メモリ(electrically eras
able programmable read only memories:ＥＥＰＲＯＭ)
は、データを記憶するためのフローティングゲートメモ
リセル構造を用いる。フローティングゲートメモリセル
は、メモリセルにおけるフローティングゲートデバイス
のスレッショルド電圧を変えることによってプログラム
される。一般に、メモリセルは、各々のセルが関連する
ビットラインとワードラインを有するようにアレイに配
列される。メモリデバイスに供給される入力アドレス信
号によってアクセスされると、変えられた／増大したス
レッショルド電圧を有するメモリセルは、メモリセルか
らセンスされる第１の電圧レベルを生じてターンオフさ
れたままである。第２の電圧レベルがメモリセルからセ
ンスされるようにアクセスされると、変化のないスレッ
ショルドを有するメモリセルがターンオンされる。

【０００３】メモリセルのグループに共通のビットライ
ンはメモリセルからセンスされた電圧を基準電圧と比較
し、メモリセルに記憶された論理状態を示す電圧を出力
するように機能するセンスアンプに結合されている。図
１は、センスアンプがフローティングゲートメモリセル
構造からデータをセンスする方法を説明する単純な回路
を示す。電流源Ｉ_REFは、基準回路のブランチに定めら
れた基準セル電流を示し、電流源Ｉ_CELLは、アレイ回路
のブランチに定められたアドレスされたアレイセルの電
流を表す。メモリセルの論理状態を示す、センスアンプ
の第１の入力における電圧、Ｖ_SA1は、ＶＤＤ−Ｉ_CELL
・Ｒ₁であり、基準電圧信号に相当するセンスアンプの
第２の入力における電圧、Ｖ_SA2は、ＶＤＤ−Ｉ_REF・Ｒ
₂である。もし、アドレスされたセルが、そのスレッシ
ョルド電圧Ｖｔがハイレベルに増加するようにプログラ
ムされているなら、Ｉ_CELLは、非常に小さく、従って、
Ｖ_{SA 1}＞Ｖ_SA2である。一方、もし、アドレスされたセル
が、そのスレッショルド電圧がローであるようにプログ
ラムされているなら、Ｉ_CELLは、十分大きく、従って、
Ｖ_SA1＜Ｖ_SA2である。

【０００４】図２は、従来のセンスアンプ構造を示し、
このセンスアンプ構造は、抵抗ＲとＲにそれぞれ相当す
る負荷装置Ｍ０およびＭ２−Ｍ４、デバイスＭ１とイン
バータＸＩ１を含むアレイ回路のブランチパスに配置さ
れたプリチャージ回路、デバイスＭ５とインバータＸＩ
２を含む基準セル回路のブランチパスに配置されたセル
のプリチャージ回路、カラム選択即ちビットライントラ
ンジスタＭＢＬ０−ＭＢＬ２、基準セルＸＥＦ０、異な
るそれぞれのワードラインＷＬ０−ＷＬ２に接続された
フローティングゲートデバイスＸＣＥＬＬ０−ＸＣＥＬ
Ｌ２、及びコンパレータＵ１を有している。アレイアー
キテクチャーの例の詳細は、本願の譲受人に譲渡された
米国特許第5,526,307号に開示されている。

【０００５】フローティングゲートセルは、メモリセル
デバイスＸＣＥＬＬ０−ＸＣＥＬＬ２のスレッショルド
電圧を調整することによってプログラムされる。基準の
セルＸＲＥＦ０は、一緒に結線された制御ゲートとフロ
ーティングゲートを有している。そのスレッショルド電
圧は、信号ＲＷＬが加えら得ると、基準セルがターンオ
ンし、所定の電流Ｉ_REFが基準セル回路のブランチパス
を通してプルされるように製造プロセスによって予め決
められている。

【０００６】動作において、もし、デバイスへの入力ア
ドレスがでコードされ、ＷＬ０とＢＬ０信号ラインが選
択されると、アドレスされたセレクタＭＢＬ０がターン
オンし、セルＸＣＥＬＬ０ ＬＯＷに相当するビットラ
イン２０をプルする。ビットライン２０をＬＯＷにする
と、メモリセルのプリチャージ回路は、ビットライン２
０をプリチャージし始め、アドレスされたセルのドレイ
ン側（この場合はＸＣＥＬＬ０）に電圧（例えば、１、
２Ｖ）を生じる。基準セルのセンシングパスは、メモリ
セルのセンシングパスの動作を反映する。例えば、ＲＷ
Ｌ信号が加えられると、基準セルＸＲＥＦ０はターンオ
ンされ、基準セルのプルチャージ回路も基準信号ライン
をプリチャージし始め、基準セルＸＲＥＦ０のドレイン
にプリチャージ電圧を生じる。ＲＷＬ信号は、パルス化
されるか、或いは一定である。メモリセルのセンシング
パスに結合されたコンパレータＵ１の第１の入力におけ
る電圧Ｖ_SA1は、Ｖ_SA1＝ＶＤＤ−Ｉ_XCELL0・Ｒ_M0であ
り、基準セルのセンシングパスに結合されたコンパレー
タＵ１の第２の入力における電圧Ｖ_SA2は、Ｖ_SA2＝ＶＤ
Ｄ−Ｉ_REF0・Ｒ_{M2 ‖ M3 ‖ M4}である。

【０００７】正しい動作を確実にするために、メモリセ
ルがハイのスレッショルド電圧（即ち論理“１”）を有
するようにプログラムされると、小さな量のリーク電流
がＶ _SA1＞Ｖ_SA2であるようなメモリセルのセンシングパ
スを通って流れるだけであるように回路を設計すること
が必要である。一方、メモリセルがプログラムされず、
ローのスレッショルド電圧（即ち論理“０”）を有する
と、回路設計は、ようにプログラムされると、十分な電
流がＶ_SA1＜Ｖ_SA2であるようなメモリセルのセンシング
パスを通って流れることを保証しなければらない。特
に、もし、“１”がセンスされる場合（ＳＡＯＵＴ＝
“１“）、Ｖ_SA1＞Ｖ_SA2即ちＶＤＤ−Ｉ_{XCEL L0}・Ｒ_M0＞
ＶＤＤ−Ｉ_REF0・Ｒ_{M2 ‖ M3 ‖ M4}（Ｒ_M0／Ｒ_{M2 ‖ M3 ‖ M4}＜
Ｉ_XREF0／Ｉ_{X CELL0}に減少する）。Ｒ_M0／Ｒ_{M2 ‖ M3 ‖ M4}
は、センシング比と呼ばれる。したがって、センシング
の正確性を保証するために、センシング比は維持される
必要がある。

【０００８】図２に示されたメモリセルをセンシングす
るシーケンスは、以下のとおりであり、図３Ａ図４Ａに
示される。一般に、チップイネーブル信号が時刻Ｔ１に
最初にメモリデバイスに加えられる。代わりに、アドレ
スが与えられると、ＡＤＤＲＥＳＳトランジェント信号
が発生される場合、ＡＤＤＲＥＳＳトランジェント信号
が読取り動作を開始するために用いられる。同時に、或
いはその後すぐに、アドレスがメモリデバイスのアドレ
スでコーダ（図示せず）の入力に加えられ、それによっ
て、アドレスのでコーディングを開始する。アドレスが
でコードされるΔＴの時間隔が生じる。デコードされる
と、選択信号がビットライン選択トランジスタＢＬ０−
ＢＬｎの一つのゲートに、及びワードライン選択信号ラ
インＷＬ０−ＷＬｎの一つに与えられる。アドレスがＴ
２時にデコードされ、アドレスされたメモリセルがハイ
のスレッショルド電圧又はローのスレッショルド電圧で
プログラムされるかに依存して、Ｖ_SA1は下降し始める
（図３Ａ）か、上昇し始める（図４Ａ）。最後に、Ｖ
_SA1およびＶ_SA2は、比較器Ｕ１によって比較され、その
比較された結果が出力バッファ（図示せず）に送られ
る。

【０００９】上の説明から、アドレスデコーディングが
完了すると、センスアンプの入力ＳＡ１の電圧のみが上
昇か下降し始める。図３Ａを参照して、メモリセルの前
の状態が“１”論理状態であった場合に、“０”がセン
スされると仮定する。一般に、アドレスをデコードする
時間量ΔＴは１５ナノ秒（ｎｓ）かそれ以上の範囲にあ
る。従って、もしこの１５ｎｓの待ち時間を減少する
か、除くことができれば、読取り速度を改善することが
できる。メモリセルの前の状態が図４Ａに示されるよう
に“０”論理状態であった場合に“１”論理状態をセン
スする場合に、同様のことが生じる。

【００１０】上述の問題を解決するために用いられる従
来の技術は、両側の差動センスアンプを等しくすること
である。例えば、“不揮発性半導体メモリデバイス(Non
volatile Semiconductor Memory Device)”の米国特許
第4,884,214号は、非読み出し期間の間、差動センスア
ンプの両入力を高電位レベルにプリチャージするため
に、アドレストランジション検出(address transition
detection:ＡＴＤ)信号に応答する等化回路を使用す
る。

【００１１】同様に、“ＮＡＮＤアレイを有する不揮発
性メモリデバイス(Nonvolatile Memory Device with NA
ND Array)”の米国特許第5,524,094号では、等化回路が
センスアンプの両入力を１／２ＶＣＣの中間電圧に等化
するために用いられる。

【００１２】最後に、“ビットラインとセンスラインを
同時に等化することができる不揮発性半導体メモリ(Non
volatile Semiconductor Memory Capable of Simultane
ously Equalizing Bit Lines and Sense Lines)”の米
国特許第5,559,737号は、ビットラインバイアス回路と
ダミーセルのビットラインバイアス回路を用いて、セン
スアンプの両入力を等化している。

【００１３】これら３つの従来技術の全てにおいて、セ
ンスアンプのビットラインとダミービットラインの入力
を等化するために、等化回路／パルスがセンスアンプの
両側を短絡するために用いられる。特に、パスゲートが
センスアンプの等化された入力をビットラインとダミー
ビットラインから絶縁するために用いられ、パスゲート
は、センスアンプの入力が等化されると、メモリセルに
おける論理状態のセンシングを可能にするパルシングを
必要とする。

【００１４】本発明は、従来のセンスアンプにおいて発
生する読み取り動作におけるアドレスでコード期間の影
響を最小にすることによって、メモリセルのメモリセル
読み取り時間を減少するように機能するセンスアップ回
路である。

【００１５】

【発明の概要】プリコード・プリチャージステップを行
なうことによってメモリセルの読み取り時間を減少する
センス回路が説明される。このセンス回路は、メモリセ
ルに記憶されたデータに対応する電圧を基準信号ライン
と比較するためのコンパレータを有する。このコンパレ
ータの出力は、メモリセルの記憶された論理状態を表わ
す電圧である。プリコード時間間隔において、及びチッ
プイネーブル信号及び／又はアドレス入力の少なくとも
１つと関連する検出パルスに応答して、センス回路は、
コンパレータのセンス入力をコンパレータの基準信号入
力と等価な電圧レベルにプリチャージする。その結果、
読取り動作から生じるビットライン上の電圧トランジシ
ョンの第１の部分がプリコード期間中に行なわれ、そし
てトランジションの第２の部分がアドレスコード後に行
なわれ、それによって、読取り動作を速める。

【００１６】一つの実施形態において、センス回路は、
第１のセットの負荷装置を有するアレイ回路ブランチ、
アレイプランチのプリチャージ回路、及びアレイブラン
チのダミーセルを有する。アレイ回路ブランチの１つの
実施形態において、ダミーセルは、基準セルＸＲＥＦ０
と同様なフローティングゲートデバイスと呼ばれる。第
１のセットの負荷装置は、第１及び第２のサブセットの
負荷装置を有する。第１のサブセットの負荷装置は、第
２のサブセットの負荷装置が選択的にイネーブルされる
間、常にイネーブルされる。センス回路は、更に、第２
のセットの負荷装置を有する基準回路ブランチ、基準ブ
ランチプリチャージ回路、及び基準ブランチセルを有す
る。検出パルスに応答して、センシング比を変えるよう
に第２のサブセットの負荷装置をイネーブルするプリデ
コードイネーブル信号が与えられる。又、検出パルスに
応答して、アレイダミーセルをイネーブルし、バイアス
するプリデコードバイアス電圧が与えられて、特定のア
レイブランチ電流を与える。プリデコード期間の間、検
出パルスが与えら得、第２のサブセットの負荷装置及び
アレイダミーセルは、コンパレータのセンス入力上の電
圧がコンパレータの基準信号入力上の電圧と等しくなる
ようにイネーブルされる。

【００１７】一つの実施形態において、コンパレータの
センス入力において見られる実効負荷および電流特性
は、プリデコード期間中コンパレータの基準信号入力に
おいて見られる実効負荷および電流特性と等しい。他の
実施形態において、センス入力の負荷および電流特性
は、センシング比がプリデコード期間の間ほぼ１である
ように調節される。

【００１８】アドレスがでコードされると、第２のサブ
セットの負荷装置及びアレイブランチのダミーセルは、
センシング比を変えるために、ディエーブルされる。こ
の状態において、第１負荷装置のサブセット、アレイブ
ランチのプリチャージ回路、及びメモリセル自体は、ビ
ットラインをメモリセルに記憶された論理レベルを表す
電圧へ駆動する。

【００１９】ダミーセルは従来のフローティングゲート
デバイス、即ち、電流源として機能するように共に短絡
されたその制御ゲートとフローティングゲートを有する
フローティングゲートデバイスであってもよく、或いは
バイアスされたとき、定電流を発生するｎチャネル又は
ｐチャネルデバイスであってもよい。

【００２０】他の実施形態おいて、第１のサブセットの
負荷装置は、センス回路におけるコンパレータの第１の
動作電位と第１入力間に結合された抵抗素子としてイネ
ーブルされ、バイアスされる少なくとも１つのＭＯＳデ
バイスを有する。第２のサブセットの負荷装置は、コン
パレータの第１の動作電位と第１の入力間に結合され、
プリデコード期間中にプリデコードイネーブル信号によ
ってイネーブルされ、且つアドレスがデコードされる
と、ディスエーブルされる少なくとも１つのＭＯＳデバ
イスを有する。第２セットの負荷装置は、抵抗素子とし
てイネーブルされ、バイアスされ、且つコンパレータの
第１の動作電位と第２の入力間結合された少なくとも１
つのＭＯＳデバイスを有する。

【００２１】他の実施形態において、アレイブランチの
プリチャージ回路及び基準ブランチのプリチャージ回路
は、電気的に等価な回路であり、アレイブランチのダミ
ーセルと基準ブランチのセルは、電気的に等価なフロー
ティングゲートデバイスである。１つの実施形態におい
て、ダミーセル及び基準セルは、同じスレッショルド電
圧を有し、プリデコード期間中等しいバイアス電圧によ
ってバイアスされる。

【００２２】他の実施形態において、センス回路は、メ
モリデバイスのチップイネーブル信号か、入力アドレス
かのいずれかに応答するアドレストランジェント検出器
（address transient detector:ＡＴＤ）を有する。こ
のＡＴＤは、電圧発生器及び負荷装置コントローラに結
合される検出パルスを発生する。検出パルスに応答する
電圧発生器は、アレイブランチのダミーセルをバイアス
するためのプリデコードバイアス電圧を発生する。検出
パルスに応答する負荷装置コントローラは、プリデコー
ド期間の間、第２のサブセットの負荷装置をイネーブル
するプリデコードイネーブル信号を与える。

【００２３】センス回路は、フローティングゲートＥＰ
ＲＯＭとＥＥＰＲＯＭシステムを含む不揮発性メモリシ
ステム、およびスタティックＲＡＭ（ＳＲＡＭ）とダイ
ナミックＲＡＭ（ＤＲＡＭ）を含む揮発性メモリシステ
ムに用いることができる。

【００２４】

【発明の実施の形態】フローティングゲートメモリセル
に記憶された論理状態をセンスし、メモリセルの読み取
り回数を早めるセンス装置の実施形態が図５に示されて
いる。センス装置は、各セルが単一のフローティングゲ
ートデバイス（例えば、ＸＣＥＬＬ０、ＸＣＥＬＬ１、
ＸＣＥＬＬ２...）を含むフローティングゲートメモリ
セルのメモリアレイ１０に結合されている。各セルは、
対応するビットライン選択デバイス（ＭＢＬ０、ＭＢＬ
１、ＭＢＬ２...）にそれぞれ結合される関連したビッ
トライン１１−１３をそれぞれ有している。ビットライ
ン選択デバイスのグループがセンス装置に結合されてい
て、その対応するビットライン選択デバイスを介してＤ
ＡＴＡ信号ラインに結合されているメモリセルの１つを
読み取ることを可能にする。メモリセルの対応ビットラ
イン選択信号（例えば、ＢＬ０、ＢＬ１、ＢＬ２...）
およびそのワードライン選択千合（例えば、ＷＬ０、Ｗ
Ｌ１、ＷＬ２...）が選択されると、メモリセル（ＸＣ
ＥＬＬ０、ＸＣＥＬＬ１、ＸＣＥＬＬ２）の一つがＤＡ
ＴＡ信号ラインに結合され、メモリセルの論理状態がセ
ンス装置によって読取られるようにする。

【００２５】各センス装置が共通のＤＡＴＡラインによ
って異なるグループのメモリセルに結合される場合、２
以上のセンス装置がアレイ１０に結合されることを理解
すべきである。

【００２６】センス装置は、アレイ回路のブランチ１と
基準回路のブランチ２を有する。基準回路のブランチ２
は基準電圧信号Ｖ_SA2をコンパレータＵ１入力ＳＡ２上
に発生する。電流は、読取りワードライン（ＲＷＬ）信
号を有する基準セルＸＲＥＦ０をバイアすることによっ
て基準回路のブランチに発生する。基準セルは、デバイ
スの製造中に設定される所定のスレッショルド電圧を有
するフローティングゲートデバイスである。基準回路の
ブランチも、ＶＤＤに結合されたそれらのゲートを有す
る抵抗性の負荷としてバイアスされるＭＯＳデバイス１
４（即ち、Ｍ２、Ｍ３、及びＭ４）のセットを有する。
このＭＯＳデバイスのセットは、ＶＤＤとＳＡ２間に結
合されている。プリチャージ回路１５（ＭＯＳデバイス
Ｍ３インバータＸＩ３を含む）は、ＳＡ２ノードと基準
セルデバイスＸＲＥＦ０の間に結合されている。バイア
ス信号ＲＷＬが加えられると、プリチャージ回路１５
は、電流Ｉ_REF0が基準回路のブランチに発生するように
イネーブルされる。コンパレータの入力ＳＡ２上に発生
した基準電圧信号Ｖ_SA2は、以下の式１に示されるよう
に、負荷装置Ｍ２−Ｍ４の並列結合の抵抗値及び基準電
流Ｉ_REF0に依存する。

【００２７】 Ｖ_SA2＝ＶＤＤ−（Ｒ_M2‖Ｒ_M3‖Ｒ_M4）×Ｉ_REF0 式１ アレイ回路のブランチは、ＶＤＤとコンパレータの入力
ＳＡ１の間に結合されるＭＯＳ負荷装置１６（例えば、
Ｍ０、Ｍ６及びＭ７）のセットを有する。このＭＯＳ負
荷装置Ｍ０は、電源ＶＤＤに結合されるゲートを有シ、
従って、所定の抵抗値を与えるためにバイアスされる。
負荷装置Ｍ６とＭ７は、プリデコードイネーブル信号
（ＣＴＳ）に結合されているゲートを有し、ＣＴＳがＨ
ＩＧＨに駆動されるとバイアスされ、ＣＴＳがＬＯＷで
あるとディスエーブルされる。プリチャージ回路１７
（ＭＯＳデバイスＭ１とインバータＸＩ１を有する）
は、コンパレータの入力ＳＡ１とアレイブランチのダミ
ーセルＸＲＥＦ１の間に結合される。このダミーセル
は、アレイＤＡＴＡ信号ラインと接地（即ち、ＧＲＤ）
の間に結合され、デバイスの製造中に設定された所定の
スレッショルド電圧を有する。

【００２８】プリデコードバイアス信号ＰＲＷＬがセル
ＸＲＥＦ１のゲートに加えられると、プリチャージ回路
１７は、電流Ｉ_XREF1がアレイ回路のブランチに発生す
るようにイネーブルされる。コンパレータの入力ＳＡ１
上に発生した電圧Ｖ_SA1は、以下の式２に示されるよう
に、負荷装置Ｍ０、Ｍ６、及びＭ７の抵抗値とセルの電
流Ｉ_XREF1に依存する。

【００２９】 Ｖ_SA1＝ＶＤＤ−（Ｒ_M0‖Ｒ_M6‖Ｒ_M7）×Ｉ_XREF1 式２ メモリセル回路のブランチある負荷装置Ｍ０と負荷装置
Ｍ２、Ｍ３、及びＭ４は、メモリセルのセンス中に適切
なセンシング比を保証するように選択される。従って、
メモリセンス中に、Ｍ０、Ｍ２−Ｍ４は、Ｒ_M0／Ｒ_{M2 ‖
M3 ‖ M4}は、Ｉ_{XC ELL0}に依存するＩ_XREF0／Ｉ_XCELL0によ
り大きいか、等しいか、或いは小さくなるように選ばれ
る。

【００３０】センス回路は、更に、チップイネーブル信
号(Chip Enable signal:ＣＥ)とメモリデバイスの入力
アドレス（Ａ０，Ａ１，．．．Ａｎ）の両方に結合され
たアドレストランジェント検出器（ＡＴＤ）１８を有す
る。入力アドレス又はＣＥ移行のいずれかが生じたと
き、トランジェント検出器は条件を検出し、移行が生じ
たとき検出パルス、ＡＴＤを発生する。トランジェント
検出器は、一定の入力条件が合致するか、センスされる
と、トランジェント検出器はＡＴＤ検出パルスを出力す
るように、論理ゲートを用いて具現化されることが理解
されるべきである。ＡＴＤパルスはＲＷｌ電圧信号にも
結合される、必須条件の基準ワードライン電圧発生器
（ＰＲＷＬＶＧ）１９に結合される。ＲＷＬ信号は、電
圧発生器（図示せず）によって発生され、ＰＲＷＬ電圧
を発生するようにＰＲＷＬ発生器をバイアスするために
用いられる。代わりに、ＰＲＷＬ発生器は、ＡＴＤ検出
パルスに応答する電圧発生器であり、ＲＷＬ電圧信号に
よってバイアスされない。代わりに、ＡＴＤパルスに応
答して、電圧発生器１９はプリデコードバイアス信号、
ＰＲＷＬを出力する。ＡＴＤパルスは、センシング比の
コントローラ（ＳＲＣ）２０にも結合される。コントロ
ーラ２０はＡＴＤ検出パルスに応答して、アレイ回路の
ブランチにおける負荷装置１６の抵抗値を変えるよう
に、負荷装置Ｍ６とＭ７をイネーブルシ、バイアスする
プリデコードイネーブル信号、ＣＴＳを出力する。

【００３１】動作において、アドレス及び／又はチップ
イネーブル信号（ＣＥ）がフローティングゲートメモリ
デバイスの入力（例えば、ピン）に加えられると、アド
レストランジェント検出器１８は、アドレス又はチップ
イネーブル信号の少なくとも１つが移行したことを検出
し、ＡＴＤ検出パルスが発生される。応答において、電
圧発生器１９はイネーブルされ、電圧Ｖ_PRWLを出力す
る。更に、ＡＴＤ検出パルスに応答して、コントローラ
２０は、Ｖ_CTS＝ＶＤＤを出力する。このことが起きる
と、ダミーセルＸＲＥＦ１は、ブランチ電流Ｉ_REF1を発
生するようにバイアスされる。基準セルＸＲＥＦ０もブ
ランチ電流を発生するように、一定の、或いはパルス化
されたＲＷＬ信号によってバイアスされる。イネーブル
されたＣＴＳによって、ＭＯＳ負荷装置Ｍ６とＭ７はイ
ネーブルされ、Ｒ_M0‖Ｒ_M6‖Ｒ_M7よの並列抵抗値がアレ
イ回路のブランチ１に定められる。電流と並列抵抗値
は、プリコード間隔（即ち、アドレス又は制御信号がシ
ステムに加えられる時間から関連したセルビットライン
とワードラインがデコードされる時間までの間隔）の
間、電圧Ｖ_SA1が以下に示されるＶ_SA2と実質的に等しい
電圧に駆動されように選択される。

【００３２】 ＶＤＤ−（Ｒ_M2‖Ｒ_M3‖Ｒ_M4）×Ｉ_REF0 ≒ＶＤＤ−（Ｒ_M0‖Ｒ_M6‖Ｒ_M7）×Ｉ_REF1 式３ プリデコードされた間隔は、アドレスをデコードする時
間の他の時間を含むこともできることに留意すべきであ
る。特に、低電力の適用において、電源は２ボルト程度
の低さであることができ、一方、低いスレッショルドの
ターンオン電圧は２.８ボルト程度の高さである。結果
として、セルがデコードされた（即ち、ワードライン＝
ＶＣＣレベル）としても、ワードラインは、より高い
３.２ボルトのレベルに昇圧される（即ちポンプされ
る）必要があり、セルデバイスがオンとなって、電流が
センスするためのＤＡＴＡを通して流れることを確実に
する。

【００３３】アドレスデコードが完了すると（即ち、低
電力の適用の場合、選択されたセルのゲートがＶＤＤ所
定のレベルにあるか、それより高いと）、ＰＲＷＬとＣ
ＴＳ信号は、Ｍ６、Ｍ７及びＸ_REF1をターンオフするよ
うにディスエーブルされる（即ち、ＬＯＷ状態に駆動さ
れる）。センスされた電流は、フローティングゲートメ
モリセルからであり、アレイ回路のブランチにおけるメ
モリせる及びダミーセルからでないことを確かにするた
めに、ＰＲＷＬ信号はＣＴＳ信号の前にディスエーブル
される。

【００３４】ＣＴＳがディスエーブルされると、アレイ
回路のブランチ１においてイネーブルされた唯一の負荷
装置は、負荷装置Ｍ０である。結果的に、メモリセルが
メモリセルからのデータの正しいセンシングを確かにす
るように読み取られている間、Ｒ_M0／Ｒ_{M2 ‖ M3 ‖ M4}は、
保存される。

【００３５】図３（Ｂ）と図４（Ｂ）は、図５のセンス
回路が、メモリセルがＨＩＧＨからＬＯＷの論理状態へ
移行し（図４（Ｂ））、ＬＯＷからＨＩＧＨの論理状態
へ移行する場合に、如何にしてメモリセルの読取り時間
を最小にするのかを示すタイミング図である。図３
（Ｂ）を参照すると、先ず、コンパレータの入力ＳＡ１
上の電圧が（点線）ＨＩＧＨの論理状態にあり、コンパ
レータ入力ＳＡ２に結合された基準電圧信号より大き
い。アドレス信号（Ａ０、Ａ１、…Ａｎ）の１つまたは
ＣＥ信号の移行は、ＡＴＤ検出パルスがＴ１時に発生さ
れるようにする。これが生じると、ＣＴＳ及びＰＲＷＬ
は、負荷でアイスＭ６とＭ７、及びダミーセルＸＲＥＦ
１をターンオンするＨＩＧＨに駆動される。結果的に、
入力ＳＡ１はＨＩＧＨ論理レベルに相当する電圧からＶ
_SA2（図３（Ｂ）のインジケータ３０によって示され
る）と等しい電圧へ下がる。Ｔ２時にアドレスがデコー
ドされる。アドレスがデコードされると、信号ＰＲＷＬ
がディスエーブルされ（即ち、ＰＲＷＬはＬＯＷにな
る）、ダミセルＸＲＥＦ１をターンオフする。その後、
信号ＣＴＳはディスエーブルされ（即ち、ＣＴＳはＬＯ
Ｗになる）、負荷装置Ｍ６とＭ７をターンオフする。

【００３６】図３（Ｂ）において、実際のセルＸＣＥＬ
Ｌ０が選択され、Ｉ_XCELL0がアレイ回路のブランチ１を
通して流れ始めると、ＰＲＷＬ信号は、丁度Ｔ２前にデ
ィスエーブルされる。しかし、ＣＴＳ信号は、アレイ回
路のブランチ１の抵抗性負荷を制御し、アレイ回路のブ
ランチ電流を制御しないので、ＣＴＳ信号は正確に制御
される必要はない。代わりに、この信号は、図３（Ｂ）
に示されるようにＰＲＷＬ信号よりわずかに遅れた時間
にディスエーブルされる。特に、Ｔ２時に、電圧Ｖ_SA1
は、Ｉ_XCELL0がＩ_REF0より大きい限りＬＯＷへ移行し始
める。Ｖ_SA1は、ＣＴＳ信号がディスエーブルされる
と、非常に低くなる。

【００３７】ＸＲＥＦ１がディスエーブルされた場合、
セルの論理状態は、点３０（図３（Ｂ）参照）において
センスし始める。結果として、ＳＡ１の移行の一部が、
アレイブランチにおける回路がセンスされようとしてい
る時間前（即ち、Ｔ１とＴ２の間）に生じ、他の部分
は、セル電流がセンスされた後（即ち、Ｔ２とＴ３の
間）に生じるので、セルは従来のセンシング方法より速
くセンスされる。同様に、図４Ｂは、はじめに、コンパ
レータの入力ＳＡ１上の電圧がＬＯＷ論理状態にあり、
コンパレータの入力ＳＡ２上の電圧が負荷装置１４と基
準セルＸＲＥＦ０に依存する電圧にあることを示してい
る。Ｔ１時に、ＳＡ１上の電圧がＳＡ２（図４（Ｂ）に
おいて、符号４０で示されている）と実質的に等しい電
圧に上昇するように、ＡＴＤパルスが発生されて、ＣＴ
ＳとＰＲＷＬ信号が加えられるようにする。アドレスが
Ｔ２時にデコードされると、ＰＲＷＬ信号はディスエー
ブルされ、ＸＲＥＦ１セルをディスエーブルするＬＯＷ
に移行する。その後、負荷装置Ｍ６とＭ７は、ディスエ
ーブルされる。結果として、コンパレータの入力ＳＡ１
は、Ｔ３時にメモリセルに記憶された論理状態（即ち、
ＨＩＧＨ論理状態）を示す電圧へ移行する。

【００３８】二つのタイミング図を比較して、メモリセ
ルは、図３（Ａ）と図４（Ｂ）より図３（Ｂ）と図４
（Ｂ）において、それぞれ速くセンスされることが分か
る。更に、プリデコード間隔中のＲＣ定数は、ポストで
コード期間中のＲＣ定数より小さいので（即ち、Ｒ_M0Ｃ
＞Ｒ_{M2 ‖ M3 ‖ M4}Ｃ）、ＳＡ１信号の初期の上昇及び降下
時間は、図３（Ｂ）と図４（Ｂ）においてより速いこと
が留意されるべきである。

【００３９】１つの実施形態において、ダミーセルＸＲ
ＥＦ１のスレッショルド電圧は、基準セルＸＲＥＦ０の
スレッショルド電圧と等しいように選ばれ、ダミーセル
ＸＲＥＦ１のゲートに結合されたプリコードバイアス信
号ＰＲＷＬは、ＸＲＥＦ０とＸＲＥＦ１がオンにバイア
スされると、それらは、基準及びアレイ回路のブランチ
の各々に同じ電流を与えるように、ＲＷＬに等しく選ば
れる。結果的に、ＡＴＤの検出パルスが発生され、電圧
発生器１９がイネーブルされると、それは、Ｉ _REF0＝Ｉ
_REF1であるように電圧Ｖ_PRWL＝Ｖ_RWLを出力する。更
に、ＣＴＳがイネーブルされると、ＭＯＳ負荷装置Ｍ６
とＭ７はイネーブルされ、ＭＯＳ負荷装置１４の並列結
合の抵抗値が、以下に示されるように、ＭＯＳ負荷装置
１６の並列結合の抵抗値と実質的に同じであるようにバ
イアスされる。

【００４０】 Ｒ_M2‖Ｒ_M3‖Ｒ_M4＝Ｒ_M0‖Ｒ_M6‖Ｒ_M7 式４ 結果的に、プリコード間隔中のセンシング比は１に等し
い（即ち、Ｒ_M2‖Ｒ_M3‖Ｒ_M4／Ｒ_M0‖Ｒ_M6‖Ｒ_M7≒
１）。更に、Ｉ_REF0＝Ｉ_REF1であり、及びＲ_M2‖Ｒ _M3‖
Ｒ_M4＝Ｒ_M0‖Ｒ_M6‖Ｒ_M7である場合、Ｖ_SA1は、上述の
ように、プリデコード間隔の間、Ｖ_SA2に実質的に等し
い電圧に駆動される。ＣＴＳ信号がぢスエーブルされる
と、センシング比は、メモリセルの正しいセンシングを
可能とするＲ _M0／Ｒ_M2‖Ｒ_M3‖Ｒ_M4になる。この特定の
例では、Ｒ_M2，Ｒ_M3，Ｒ_M4，及びＲ_M0／は、ポストデコ
ード間隔のセンシング比が約３：１であるように選択さ
れる。

【００４１】図５は、負荷装置１４と１６のセットの各
々において、特別な数の抵抗素子を示しているけれど
も、この特別な配列は、本発明のセンシング装置を実行
するのに必要な特別な数のデバイスの数を示しているわ
けではないことを理解すべきである。更に、デバイスＭ
０を有する負荷装置の第１のサブセット、及び負荷装置
Ｍ６とＭ７を有する負荷装置の第２のサブセットの各々
におけるデバイスの数も変えることができる。

【００４２】基準セルＸＲＥＦ０とアレイブランチのダ
ミーセルＸＲＥＦ１は、その低いスレッショルド状態に
おいてセンスされる不揮発性メモリセルの電流特性と同
じ特性を有する全ての形式の電流源によって置き換え可
能であることも明らかである。更に、設計基準は、式３
に到達する電圧レベルと同様なプリデコード期間の間、
ＩＲＥＦ０×Ｒ（アレイブランチの等価負荷抵抗）≒Ｉ
ＲＦ１×Ｒ（アレイブランチの等価負荷抵抗）を達成す
ることである。

【００４３】図６Ａは、ＰＲＷＬ信号によりＸＲＥＦ１
をイネーブルしたり、ディスエーブルしたりするための
制御回路の１つの実施形態を示す。この制御回路は、Ａ
ＤＴパルスに結合されたその入力、及び関連した遅延時
間ΔＴを有する遅延装置Ｄ１に結合されたその出力を有
する第１のインバータＩＮ１を有する。このΔＴ時間の
間隔は、プリデコード時間間隔、又はプリデコード時間
間隔プラス選択されたセルのゲートが所定の電圧レベル
に達するのにかかる時間である。ＮＯＲ１デバイスの出
力は、ＡＴＤパルスに結合されたその第２の入力を有す
るＯＲゲートＯＲ１の入力に結合されている。このＯＲ
１ゲートは、ＰＲＷＬバイアス信号の発生をイネーブル
する第１の論理状態、およびＰＲＷＬバイアス信号をデ
ィスエーブルする第２の論理状態を有するＥＮ信号を発
生する。図６Ａに示されるタイミング図は、ＡＴＤ信号
がＬＯＷに移行した後、ＥＮ信号はΔＴの間隔にたいし
てＨＩＧＨのイネーブル状態のままであることを示して
いる。ＣＴＳは、ＰＲＷＬがディスエーブルされた後、
幾つかのゲートの遅延後にディルエーブルされるように
設計される。

【００４４】図６Ｂは、ｐ型のスイッチングデバイスＭ
ＣＴ１とインバータＸＩ５を有する負荷装置Ｍ６とＭ７
をイネーブルしたり、ディスエーブルしたりするための
制御回路の実施形態を示している。インバータＸＩ５の
入力はＣＴＳ信号に結合され、その出力はデバイスＭＣ
Ｔ１の制御ゲートに結合されている。デバイスＭＣＴ１
はＶＤＤ、及びＭ６とＭ７のドレインの間に結合され
る。Ｍ６とＭ７のゲートは、それぞれＶＤＤに結合され
ている。ＣＴＳがＬＯＷ（即ち、ディスエーブル状態）
の場合、ＭＣＴ１はオフで、電流はＭ６とＭ７を通して
流れない。ＣＴＳがＨＩＧＨ（即ち、イネーブル状態）
の場合、ＭＣＴ１はオンで、Ｍ６とＭ７のゲートはＶＤ
Ｄに結合されているので、これらのデバイスもオンであ
る。

【００４５】図７Ａと図８Ａは、アドレストランジェン
ト検出器１８の２つの実施形態を示し、図７Ｂと図８Ｂ
は、対応するタイミング図を示す。図７Ａに示されたＡ
ＴＤ回路は、その各々がアドレス信号（又はチップイネ
ーブル信号）に結合され、その各々が正と負のエッジト
リガーデバイスを有する複数の個々のアドレス検出器に
よって具現化される。正と負のエッジトリガーデバイス
の各々の出力は、共にＯＲ化され、各々のアドレス信号
に相当するＯＲゲートの出力は再び共にＯＲ化されて、
ＡＴＤパルス信号を発生する。遅延素子Ｄは、トランジ
スタ接続キャパシタを充電するウイークインバータとし
て具現化され、関連するＲＣ遅延時間を与える。動作に
おいて、もし、複数の個々の回路のいずれかが正又は負
のアドレストランジションを検出した場合、ＡＴＤパル
ス信号は、ＨＩＧＨに移行し、遅延時間ｔ'_Dの後、ＡＴ
Ｄパルス信号は、再びＬＯＷへ移行する（図７Ｂ）。ｔ
_Dとｔ'_Dは必ずしも等しくなくてもよい。代わりに、図
８Ａに示されるアドレストランジェント検出器１８の他
の実施形態においては、排他的ＯＲゲートが各アドレス
信号の入力トランジションを検出するために用いられ
て、ＡＴＤパルスを発生する。

【００４６】本発明は、１より多い電圧レベルが確立さ
れ、メモリセルのスレッショルドと比較されるメモリ構
成に適合されることができることが留意されるべきであ
る。例えば、１つの実施形態において、与えられたセル
の４つの異なる論理状態を識別するために、３つの異な
るＶ_SA2レベルが定められる。この場合、本発明は、プ
リデコード時間期間の間、異なるＶ_SA2の電圧レベルの
各々に対応する等価電圧Ｖ_SA1を同時に又は別々に確立
する。

【００４７】センス回路は、スタティックＲＡＭ（ＳＲ
ＡＭ）メモリシステム、及びダイナミックＲＡＭ（ＤＲ
ＡＭ）メモリシステムのような揮発性メモリシステムに
適用できることが留意されるべきである。

【００４８】以上の説明において、本発明の完全な理解
を得るために多くの負荷回路について、いろいろな特定
の詳細が述べられた。しかし、これらの特定の詳細は本
発明を実施するために用いられる必要がないことは当業
者に明らかであろう。他の例では、よく知られたメモリ
システム構造及び理論は、本発明を不必要に曖昧にする
ことを避けるために、説明しなかった。

【００４９】更に、本発明の要素はある実施形態と共に
説明されたけれども、本発明は他のいろいろな方法で実
現可能であることを理解すべきである。本発明は、例証
として示され、説明された特別な実施形態に限定するこ
とを意図したものでないことを理解すべきである。この
実施形態の詳細な言及は、本発明の本質であると考えら
れる特徴のみを列挙している請求の範囲を限定すること
を意図しない。

【図面の簡単な説明】

【図１】センスアンプがフローティングゲートメモリセ
ル構造からのデータをセンスする方法の基本理論を示
す。

【図２】従来のセンスアンプ構造を示す。

【図３】（Ａ）は図２に示されたセンス装置によって、
ハイからローへの論理状態の移行をセンスするためのタ
イミンすシーケンスを示すタイミング図である。（Ｂ）
は図５に示された本発明のセンス装置によって、ハイか
らローへの論理状態の移行をセンスするためのタイミン
すシーケンスを示すタイミング図である。

【図４】（Ａ）は図２に示されたセンス装置によって、
ローからハイへの論理状態の移行をセンスするためのタ
イミンすシーケンスを示すタイミング図である。（Ｂ）
は図５に示された本発明のセンス装置によって、ローか
らハイへの論理状態の移行をセンスするためのタイミン
すシーケンスを示すタイミング図である。

【図５】本発明の１つの実施形態によるプリデコード・
プリチャージ回路を有するフローティングゲートメモリ
セルのセンス回路である。

【図６Ａ】アレイブランチのプリデコード電流特性を調
節するためのアレイプランチダミーセルをイネーブル及
びディスエーブルする制御回路の実施形態を示す。

【図６Ｂ】アレイブランチのプリデコード負荷特性を調
節するための追加の負荷装置をイネーブルする制御回路
の実施形態を示す。

【図７Ａ】ＡＴＤパルス発生回路の実施形態を示す。

【図７Ｂ】図７Ａの回路に対応するタイミング図を示
す。

【図８Ａ】ＡＴＤパルス発生回路の他の実施形態を示
す。

【図８Ｂ】図８Ａの回路に対応するタイミング図を示
す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン シュン ヒュン 台湾 300 シンチュ ユニヴァーシティ ー ロード ナンバー86−９エフ−２ (72)発明者 ケン ヒュイ チェン 台湾 412 タイチュン タリー チェン クン ロード ナンバー139 (72)発明者 イ ロン リー 台湾 300 シンチュ クアン フー ロ ード セクション ザ セカンド レーン 155 アーレイ 10 ナンバー13−３− ３エフ (72)発明者 イン シャン リウ 台湾 542 ツァオ ツウエン ユー イ ン ストリート レーン 113 アーレイ ５ ナンバー10 (72)発明者 レイ リン ワン アメリカ合衆国 カリフォルニア州 94539 フリーモント ウィチトウ ドラ イヴ 709 Ｆターム(参考） 5B025 AD06 AD11 AE05

Claims (38)

【特許請求の範囲】
1. 【請求項１】メモリセルに記憶された論理状態をセンス
   するためのセンス装置であって、前記メモリセルは関連
   するビットラインと関連するワードラインを有し、メモ
   リセルが前記関連するビットラインと関連するワードラ
   インを選択するアドレスによってアクセスされたとき、
   前記論理状態に相当するする電圧が前記センス装置によ
   ってセンスされ、前記センス装置は、 センス入力と基準信号入力を有する電圧を比較するため
   の手段と、 前記基準信号入力上に基準電圧を発生させるための手段
   と、 前記関連するビットラインと関連するワードラインの選
   択前に発生する信号トランジションを検出し、検出パル
   スを確立するための手段と、 前記検出パルスに応答する前記比較手段の前記センス入
   力を前記基準電圧と実質的に等しい電圧にプリチャージ
   するするための手段であって、前記関連するビットライ
   ンと関連するワードラインが選択されたとき、前記プリ
   チャージ手段は、ディスエーブルされ、 前記関連するビットラインと関連するワードラインが選
   択されたとき、前記比較手段の前記センス入力上に前記
   メモリセルの論理状態に相当する前記電圧を確立する手
   段とを備え、 前記比較手段は、前記関連するビットラインと関連する
   ワードラインが選択された後に、前記メモリセルの論理
   状態を表す信号を出力することを特徴とするセンス装
   置。
2. 【請求項２】前記プリチャージ手段は、前記センス入力
   電圧が前記基準電圧に実質的に等しくなるように、前記
   センス入力において与えられた電流特性を確立する第１
   の手段、及び前記センス入力において与えられた負荷特
   性を確立する第２の手段を有することを特徴とする請求
   項１に記載のセンス装置。
3. 【請求項３】前記プリチャージ手段は、前記基準信号入
   力の電流及び負荷特性と等価な、前記センス入力におい
   て与えられた電流特性を確立する第１の手段及び前記セ
   ンス入力において与えられた負荷特性を確立する第２の
   手段を有することを特徴とする請求項１に記載のセンス
   装置。
4. 【請求項４】前記プリチャージ手段は、第１の電流源装
   置を有する第１の回路ブランチを有し、前記基準電圧手
   段は、第２の電流源装置を有する第２の回路ブランチを
   有しており、前記検出パルスが発生され、前記関連する
   ビットラインと関連するワードラインが選択される前
   に、前記第１の電流源装置がバイアス電圧によってバイ
   アスされ、前記第２のブランチにおける第２の電流と等
   価な前記第１のブランチにおける第１の電流を確立する
   ことを特徴とする請求項１に記載のセンス装置。
5. 【請求項５】前記第１及び第２の電流源装置はダミーの
   フローティングゲートメモリセルデバイスであることを
   特徴とする請求項４に記載のセンス装置。
6. 【請求項６】前記プリチャージ手段は、更に前記検出パ
   ルスに応答して前記バイアス電圧を発生するための手段
   を有し、前記バイアス電圧発生手段は、前記関連するビ
   ットラインと関連するワードラインが選択されたとき、
   ディスエーブルされることを特徴とする請求項４に記載
   のセンス装置。
7. 【請求項７】前記プリチャージ手段は、第１の動作電
   位、及び負荷装置の第１のサブセットと負荷装置の第２
   のサブセット間に結合された負荷装置の第１のセットを
   有する第１の回路ブランチを有し、前記負荷装置の第２
   のサブセットは、前記検出パルスが発生され、前記関連
   するビットラインと関連するワードラインが選択された
   後にディスエーブルされると、イネーブルされ、且つ前
   記基準電圧手段は、前記第１の動作電位と前記基準信号
   入力間に結合された負荷装置のだ２のセットを有する第
   ２の回路ブランチを有し、 前記検出パルスが発生され、前記関連するビットライン
   と関連するワードラインが選択されると、前記負荷装置
   の第１及び第２のセットは、実質的に、電気的に等価で
   あることを特徴とする請求項１に記載のセンス装置。
8. 【請求項８】前記プリチャージ手段は、更に、前記検出
   パルスに応答して負荷装置の前記第２のサブセットをイ
   ネーブルための制御手段を有し、前記制御手段は、関連
   するワードラインが選択されたときにディスエーブルさ
   れることを特徴とする請求項７に記載のセンス装置。
9. 【請求項９】前記負荷装置の第１のサブセット前記負荷
   装置の第２のセットの比は、前記センス装置によって前
   記論理状態の正確なセンシングを確実にすることを特徴
   とする請求項８に記載のセンス装置。
10. 【請求項１０】更に、前記検出パルスに結合された入力
    と遅延デバイスの入力に結合された出力を有する第１の
    反転デバイスを含む前記第１の電流確立手段をイネーブ
    ルするための手段を有し、前記遅延手段は、ＮＯＲゲー
    トの第１の入力に結合された出力を有し、前記ＮＯＲゲ
    ートは、前記検出パルスに結合された第２の入力とＯＲ
    ゲートの第１の入力に結合された出力を有し、前記ＯＲ
    ゲートの第２の入力は、前記検出パルスに結合され、前
    記遅延デバイスは関連する時間の遅延を有し、前記ＯＲ
    ゲートは、前記検出信号に応答して前記第１の電流確立
    手段をイネーブルし、且つ前記検出パルスの後に前記時
    間遅延と等しい時間間隔で前記電流確立手段をディスエ
    ーブルすることを特徴とする請求項２に記載のセンス装
    置。
11. 【請求項１１】前記第１の電流確立手段は、前記関連す
    るビットラインと関連するワードラインが選択されたと
    きにディスエーブルされ、前記第２の負荷確立手段は、
    前記関連するビットラインと関連するワードラインが選
    択された後で、前記センス入力が前記メモリセルにおけ
    る前記論理状態に対応する前記電圧をセンする時間前に
    生じる時間間隔においてディスエーブルされることを特
    徴とする請求項１０に記載のセンス装置。
12. 【請求項１２】前記第２の負荷確立手段は、第１の動作
    電位に結合され、第１のノードと前記センス入力上に前
    記与えられた負荷特性を確立するための前記センス入力
    間に結合されているゲートを有する少なくとも１つの負
    荷装置を有し、前記センス装置は、更に、前記検出パル
    スに応答して制御信号を発生するための手段を有する前
    記第２の負荷確立手段をイネーブルするための手段を有
    し、前記反転デバイスは前記制御信号に結合された入力
    とスイッチングデバイスのゲートに結合された出力を有
    し、前記スイッチングデバイスは、前記第１の動作電位
    と前記第１のノー土管に結合されており、第１の状態に
    ある前記制御信号は前記スイッチングデバイスをイネー
    ブルし、それによって前記少なくとも１つの負荷装置を
    通る電流路を与え、且つ第２の状態にある前記制御信号
    はスイッチングデバイスをディスエーブルし、それによ
    って前記少なくとも１つの負荷装置を通る電流路を与え
    ないことを特徴とする請求項２に記載のセンス装置。
13. 【請求項１３】前記メモリセルは、スタティックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項１に記
    載のセンス装置。
14. 【請求項１４】前記メモリセルは、ダイナミックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項１に記
    載のセンス装置。
15. 【請求項１５】前記メモリセルは、フローティングゲー
    トデバイスであることを特徴とする請求項１に記載のセ
    ンス装置。
16. 【請求項１６】メモリセルの論理状態をセンスする方法
    であって、前記メモリセルは関連するビットラインと関
    連するワードラインを有し、前記メモリセルが前記関連
    するビットラインと関連するワードラインを選択するア
    ドレスによってアクセスされたとき、前記論理状態に相
    当する電圧が比較器によってセンスされ、前記センス方
    法は、 前記比較器の基準信号入力上に基準電圧を発生させるた
    めのステップと、 前記関連するビットラインと関連するワードラインの選
    択前に発生する信号トランジションを検出するステップ
    と、 前記信号トランジション応答して前記比較器の前記セン
    ス入力を前記基準電圧と実質的に等しい電圧にプリチャ
    ージするするステップと、 前記関連するビットラインと関連するワードラインが選
    択されると、前記センス入力上に前記メモリセルの論理
    状態に相当する前記電圧を確立するステップと、 前記センス入力上の電圧を前記基準信号入力上の前記基
    準電圧と比較するステップと、且つ比較に依存して、前
    記関連するビットラインと関連するワードラインが選択
    された後に前記メモリセルの前記論理状態を表す信号を
    出力するステップを有することを特徴とするセンス方
    法。
17. 【請求項１７】前記プリチャージするステップは、セン
    ス入力において電流特性と負荷特性を確立するステップ
    を有することを特徴とする請求項１６に記載のセンス方
    法。
18. 【請求項１８】前記プリチャージするステップは、前記
    基準信号入力におかる電流特性と負荷特性に等価な、前
    記センス入力における電流特性と負荷特性を確立するス
    テップを有することを特特徴とする請求項１６に記載の
    センス方法。
19. 【請求項１９】前記負荷特性を確立するステップは、前
    記ワードラインが選択されると追加の負荷装置をイネー
    ブルするステップを有することを特徴とする請求項１７
    に記載のセンス方法。
20. 【請求項２０】前記基準電圧を確立するステップは、第
    １の電流を確立するために第１の電流源装置をバイアス
    するステップ、及び前記センス入力をプリチャージする
    ステップは、発生される検出パルス、及び選択される前
    記ビットラインとワードライン間にあるように規定され
    るプリデコード時間間隔中に、前記第１の電流と等価な
    第２の電流を確立するために、第２の電流源装置をバイ
    アスするステップを有する請求項１２に記載のステップ
    方法。
21. 【請求項２１】前記第１の電流源装置及び第２の電流源
    装置の少なくとも１つは、フローティングゲートデバイ
    スであることを特徴とする請求項２０に記載のセンス方
    法。
22. 【請求項２２】前記メモリセルは、スタティックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項１６に
    記載のセンス方法。
23. 【請求項２３】前記メモリセルは、ダイナミックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項１６に
    記載のセンス方法。
24. 【請求項２４】前記メモリセルは、フローティングゲー
    トデバイスであることを特徴とする請求項１６に記載の
    センス方法。
25. 【請求項２５】メモリセルに記憶された論理状態をセン
    スするためのセンス装置であって、前記メモリセルは関
    連するビットラインと関連するワードラインを有し、メ
    モリセルが前記関連するビットラインと関連するワード
    ラインを選択するアドレスによってアクセスされたと
    き、前記論理状態に相当するする電圧がセンスされ、前
    記センス装置は、 センス入力上の電圧を基準信号入力上の電圧と比較する
    あための、センス入力と基準信号入力を有する比較器
    と、 前記関連するビットラインと関連するワードラインが選
    択されたとき、前記センス入力上に前記メモリセルの前
    記論理状態に相当する前記電圧を確立するための第１の
    回路ブランチと、 前記基準信号入力上に基準電圧を確立するための第２の
    回路ブランチと、 前記関連するビットラインと関連するワードラインの選
    択前に発生する信号トランジションを検出し、検出パル
    スを確立するための手段と、 前記関連するビットラインと関連するワードラインの選
    択前に生じる信号トランジションを検出しするための、
    及び検出パルスを発生するためのトランジェント検出回
    路と、 前記センス入力を、前記検出パルスに応答して前記基準
    電圧に実質的に等しいプリチャージ電圧にプリチャージ
    するためのプリチャージ回路を備え、前記プリチャージ
    回路は、前記関連するビットラインと関連するワードラ
    インが選択されたとき、ディスエーブルされることを特
    徴とするセンス装置。
26. 【請求項２６】前記プリチャージ回路は、更に、前記検
    出パルスに応答する電圧発生器を有し、前記電圧発生器
    は第１のバイアス電圧を与え、前記第１の回路ブランチ
    は、所定の第１のスレッショルド電圧を有する第１の電
    流源装置を有し、前記検出パルスが発生され、前記関連
    するビットラインと関連するワードラインが選択される
    前に、前記第１の電流源装置は、前記第１のバイアス電
    圧によってバイアスされて、前記第２の回路ブランチに
    確立された第２の電流と等価な前記第１のブランチに第
    １の電流を確立することを特徴とする請求項２５に記載
    のセンス装置。
27. 【請求項２７】前記第１の電流源装置と前記第２の電流
    源装置の少なくとも１つは、フローティングゲートデバ
    イスであることを特徴とする請求項２６に記載のセンス
    装置。
28. 【請求項２８】前記プリチャージ回路は、センシング比
    コントローラを有し、前記第１の回路ブランチは、負荷
    装置の第１のサブセットと選択可能な負荷装置の第２の
    サブセットを有する負荷装置の第１のセットを有し、且
    つ前記第２の回路ブランチは負荷装置の第２のセットを
    有し、前記センシング比コントローラは、前記選択可能
    な負荷装置の第２のサブセットをイネーブルする前記検
    出パルスに応答するイネーブル信号を与え、且つ前記関
    連するワードラインが選択されると、前記負荷装置の第
    ２のサブセットがディスエーブルされることを特徴とす
    る請求項２５に記載のセンス装置。
29. 【請求項２９】前記負荷装置の第２のセットと前記負荷
    装置の第１のサブセットのみを含む前記負荷装置の第１
    のセットが、前記センス装置によって前記論理状態の正
    確なセンシングを確実にし、且つ前記負荷装置の第２の
    セット、及び前記負荷装置の第１のサブセットと前記負
    荷装置の第２のサブセットを含む前記負荷装置の第１の
    セットに関連する第２の比がほぼ１であることを特徴と
    する請求項２８に記載のセンス装置。
30. 【請求項３０】メモリセルに記憶された論理状態をセン
    スするためのセンス装置であって、前記メモリセルは関
    連するビットラインと関連するワードラインを有し、前
    記メモリセルが前記関連するビットラインと関連するワ
    ードラインを選択するアドレスによってアクセスされた
    とき、前記論理状態に相当するする電圧がセンスされ、
    前記センス装置は、 基準信号入力上の電圧を確立するための第１の回路ブラ
    ンチ、及び前記関連するビットラインと関連するワード
    ラインが選択されたとき、比較器のセンス入力上に前記
    メモリセルの前記論理状態に相当する前記電圧を確立す
    るための第２の回路ブランチを有するセンス回路部分、
    前記比較器は、前記センス入力上の前記電圧を前記基準
    信号入力上の前記基準電圧と比較し、且つ前記関連する
    ビットラインと関連するワードラインが選択された後
    に、前記メモリセルの前記論理状態を表す信号を出力
    し、前記第１と第２の回路ブランチは、前記第１と第２
    のブランチの各々の電流特性と負荷特性に依存する関連
    するセンシング比を有し、且つ１にほぼ等しいセンシン
    グ比を確立するための前記センス入力に結合された回路
    を有する第２の回路部分を有し、前記回路は、前記メモ
    リセルへのアクセスが開始される時間から前記関連する
    ビット回路と関連するワードラインが選択される時間ま
    でに開始する時間間隔において、イネーブルされること
    を特徴とするセンス装置。
31. 【請求項３１】前記第２の回路部分は、前記センス入力
    を前記時間間隔における前記基準電圧に実質的に等しい
    電圧にプリチャージするためのプリチャージ回路を有す
    ることを特徴とする請求項３０に記載のセンス装置。
32. 【請求項３２】前記プリチャージ回路は、前記時間間隔
    中にイネーブルされる、少なくとも１つの負荷装置と少
    なくとも１つの電流デバイスを有することを特徴とする
    請求項３１に記載のセンス装置。
33. 【請求項３３】更に、入力アドレストランジションとチ
    ップイネーブルトランジションの１つを検出し、検出パ
    ルスを出力するための検出回路を有し、前記検出パルス
    は、前記プリチャージ回路をイネーブルすることを特徴
    とする請求項３２に記載のセンス装置。
34. 【請求項３４】更に、前記検出パルスに応答して、前記
    少なくとも１つの負荷装置をイネーブルするための第１
    の制御手段を有し、前記制御手段は、前記関連するワー
    ドラインが選択されるとディスエーブルされることを特
    徴とする請求項３３に記載のセンス装置。
35. 【請求項３５】更に、前記検出パルスに応答して、前記
    少なくとも１つの電流源装置をバイアスするための電圧
    を発生するための電圧発生器を有することを特徴とする
    請求項３３に記載のセンス装置。
36. 【請求項３６】前記メモリセルは、スタティックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項３０に
    記載のセンス装置。
37. 【請求項３７】前記メモリセルは、ダイナミックＲＡＭ
    のメモリ記憶装置であることを特徴とする請求項３０に
    記載のセンス装置。
38. 【請求項３８】前記メモリセルは、フローティングゲー
    トデバイスであることを特徴とする請求項３０に記載の
    センス装置。