CN112818422A - 具有电磁故障注入保护的集成电路 - Google Patents

具有电磁故障注入保护的集成电路 Download PDF

Info

Publication number
CN112818422A
CN112818422A CN202011188760.1A CN202011188760A CN112818422A CN 112818422 A CN112818422 A CN 112818422A CN 202011188760 A CN202011188760 A CN 202011188760A CN 112818422 A CN112818422 A CN 112818422A
Authority
CN
China
Prior art keywords
integrated circuit
loop
circuit
fault injection
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011188760.1A
Other languages
English (en)
Other versions
CN112818422B (zh
Inventor
J·L·松他格
T·T·吕格尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Laboratories Inc
Original Assignee
Silicon Laboratories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Laboratories Inc filed Critical Silicon Laboratories Inc
Publication of CN112818422A publication Critical patent/CN112818422A/zh
Application granted granted Critical
Publication of CN112818422B publication Critical patent/CN112818422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/556—Detecting local intrusion or implementing counter-measures involving covert channels, i.e. data leakage between processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/86—Secure or tamper-resistant housings
    • G06F21/87—Secure or tamper-resistant housings by means of encapsulation, e.g. for integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G06F21/725—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits operating on a secure reference time value
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Near-Field Transmission Systems (AREA)

Abstract

在一种形式中，一种集成电路包括多个电磁故障注入(EMFI)传感器和安全管理电路。每个EMFI传感器包括感测回路和检测器电路，该感测回路具有围绕其操作受到电磁脉冲影响的逻辑电路系统的对应部分的导体，并且该检测器回路耦合到感测回路并具有用于响应于至少预定幅度的脉冲而提供脉冲检测信号的输出。响应于在多个EMFI传感器中的一个的对应的脉冲检测信号的激活，安全管理电路执行保护操作以保护集成电路。

Description

具有电磁故障注入保护的集成电路
技术领域
本公开总体上涉及安全电路系统，并且更具体地，涉及用于集成电路的电磁故障注入保护的篡改保护电路系统。
背景技术
黑客试图获得对诸如智能卡控制器之类的密码集成电路的访问，来试图窃取有价值的用户数据、密码等。黑客使用的一种技术是注入电气故障以使得电路以使黑客能够访问集成电路的存储器和其它资源的方式故障。黑客使用多种方法来将故障注入到加密电路中。这些已知方法中有激光、电压和电磁故障注入(EMFI)。激光故障注入由于其高空间和时间分辨率而成为流行的方法。然而，使用激光进行故障注入具有局限性。用于在芯片中路由信号的金属层数量的增加以及不断进步的对策增加了激光攻击的低效性。通过将电压尖峰直接注入到目标集成电路的衬底中来利用电压尖峰注入。根据尖峰的强度，电压尖峰注入产生地弹(ground bounce)或电压降，但是因为电压尖峰注入影响芯片上的许多电路，所以它是粗糙的技术。
经由靶向电磁脉冲的EMFI现在通常被用于意图破坏集成电路内的逻辑电路行为的攻击。使用非常小的EMFI探针尖部注入EMFI脉冲，该EMFI探针尖部的直径可能仅为例如200微米(μm)。这些小的EMFI探针尖部将电磁场破坏限制在小区域内，允许黑客仅破坏单个电路或单组电路，并且允许黑客控制芯片而不破坏整个芯片。因为它们仅影响小区域，所以这些高度局部化的破坏使得使用EMFI脉冲技术的企图侵入很难被检测到。
附图说明
图1以框图形式示出了现有技术中已知的电磁故障注入(EMFI)系统。
图2以侧视图示出了EMFI探针尖部和从其产生的磁场；
图3以框图形式示出了可能经受使用EMFI技术的侵入的微控制器单元(MCU)；
图4示出了根据本公开的实施例的可以检测在集成电路的一区域中的EMFI脉冲的EMFI传感器阵列的俯视图；
图5示出了当EMFI探针尖部被放置在两个示例性点处时的图4的EMFI传感器阵列的俯视图；
图6示出了根据本公开的另一实施例的具有重叠的多组感测回路的EMFI传感器阵列的俯视图；
图7以局部框图和局部示意图形式示出了可以在图4和图6的EMFI传感器中使用的EMFI传感器；
图8以局部框图和局部示意图形式示出了可以在图4和图6的EMFI传感器中使用的另一EMFI传感器；
图9以框图形式示出了根据一些实施例的可以在图7和图8的检测器电路中使用的比较器；
图10以框图形式示出了可以在图3的安全管理电路中使用的EMFI检测处理电路；
图11示出了具有重叠感测回路并示出感测回路的第一层的尺寸的集成电路平面图的一部分的俯视图；
图12示出了具有相同重叠感测回路但是示出感测回路的第二层的尺寸的图11的集成电路平面图的俯视图；
图13示出了根据本公开的另一实施例的具有重叠的多组感测回路的EMFI传感器阵列的俯视图；以及
图14以局部框图和局部示意图形式示出了可在图4和图6的感测回路中使用的另一EMFI传感器。
在以下的描述中，在不同附图中使用相同的附图标记来表示相似或相同的部件。除非另有说明，否则词“耦合”及其相关联的动词形式包括通过本领域已知的方式的直接连接和间接电连接，并且除非另有说明，否则对直接连接的任何描述也暗示使用合适形式的间接电连接的替代实施例。
具体实施方式
图1以框图形式示出了现有技术中已知的电磁故障注入(EMFI)系统100。EMFI系统100通常包括集成电路110、电路板120、可移动台板(platen)130、主机控制系统140、EMFI毛刺发生器160和EMFI探针170。集成电路110被安装在电路板120上并电连接到电路板120。电路板120搁置在可移动台板130上。电动步进系统(图1未示出)用于以小的步长水平和垂直地移动可移动台板130。主机控制系统140双向地连接到电路板120，并且能够通过电路板120向集成电路110发送电测试模式并通过电路板120测量来自集成电路110的电响应输出。主机控制系统140还具有用于向EMFI毛刺发生器160提供触发信号的输出。EMFI毛刺发生器160向EMFI探针170提供短持续时间的高电压脉冲。EMFI探针170随后辐射可使集成电路110失效的磁场。
主机控制系统140在集成电路110上执行EMFI扫描。例如，黑客可以试图使程序失效，以允许它向集成电路110输入无效的引导固件，在此情况下，无效的引导固件将允许黑客检查和改变内部寄存器。EMFI毛刺发生器160向EMFI探针170提供正极性或负极性的高能尖峰或脉冲，该EMFI探针170产生到集成电路110的局部区域的EMFI脉冲。EMFI探针170是定位在集成电路110中的特定位置上方的小型化EMFI注入器。例如，EMFI探针170在从EMFI毛刺发生器160接收到脉冲时使电容器组(bank)向线圈放电，由此产生EMFI。EMFI毛刺发生器160从参考事件(诸如主机控制系统140通过电路板120向集成电路110提供的系统复位)等待预定时间(毛刺偏移)，并且在主机调试系统140断言“触发”信号时发射脉冲。主机控制系统140与电路板120通信并监测集成电路110的行为。
电动步进系统相对于EMFI探针操纵可移动台板130，并且由此相对于EMFI探针操纵集成电路板110。主机控制系统140例如在集成电路110的引导期间发起跨集成电路110的表面的EMFI脉冲的毛刺扫描，直到其使固件认证操作以期望的方式发生故障。最终，主机控制系统140可以在诸如固件引导认证操作期间确定使故障发生的EMFI探针170的期望的位置和期望的毛刺偏移，从而允许主机控制系统140供应允许集成电路110上的存储器被读取和改变的指令。
图2以侧视图示出了由EMFI探针尖部210产生的电场模型200。EMFI探针尖部210向下延伸并逐渐变细到具有标记为“D”的宽度的点。宽度D可以是例如约0.2毫米(mm)/200微米(μm)。导线回路220被用于产生沿顺时针方向的电流。图2将回路220示为一匝导线，但是通常以围绕EMFI探针尖部210的一匝或多匝导线来形成回路220。图2中示出的是沿探针尖部210延伸的围绕回路220的电磁场线230。探针尖部210产生由电流上的较大的步进增加引起的磁场线，该电流上的较大的步进增加由EMFI毛刺发生器(诸如图1的EMFI毛刺发生器160)引起。然而，EMFI毛刺被局限在EMFI探针尖部210周围，并且通常随着与EMFI探针尖部210的距离的平方而减小。
图3以框图形式示出了可能经受使用EMFI技术的侵入的集成电路300。集成电路300是在单个芯片上形成的微控制器单元(MCU)，并且通常包括数字逻辑电路区域310和模拟电路区域320。
数字逻辑电路区域310包括中央处理单元和存储器块311、一组内部总线312、一组串行接口313、加密引擎314、一组输入/输出(I/O)端口315、一组定时器和触发器316和安全管理电路318。数字逻辑电路区域310示出了通常在集成电路MCU中发现的一组代表性的数字电路，并且其他集成电路MCU将具有这些或类似的数字电路块的各种组合。
模拟电路区域320包括时钟管理电路322、能量管理电路324和一组模拟接口326。模拟电路区域320示出了通常在集成电路MCU中发现的一组代表性的模拟电路，并且其他集成电路MCU将具有这些或类似的模拟电路块的各种组合。
应注意，侵入集成电路MCU的尝试通常集中在数字电路(诸如在数字逻辑电路区域310中的那些)上。成功的侵入可源自改变允许分支采取错误的分支的条件分支操作的结果，从而在程序执行中的关键点处为黑客提供了供应程序代码以控制MCU的操作、读取寄存器的状态、以及最终理解软件并读取关键数据的机会。例如，可以利用密码证书将主机固件开发和调试访问委托给授权开发者。可以在密码认证(这可以使用加密引擎314)期间将EMFI脉冲注入到集成电路中。控制程序、实时操作系统等等可以验证签名，这是黑客所不知道的。如果在签名验证的过程期间施加EMFI脉冲，尽管黑客输入了无效的签名，但是结果可能被不正确地评估为有效的，并且可以随后从外部源(诸如由黑客提供的恶意固件)引导固件。
如下文将描述的，然而，集成电路300包括能够检测在数字逻辑电路区域310中的高度局部化的EMFI脉冲并向安全管理电路318提供脉冲检测信号的电路。安全管理电路318可以随后采取适当的对策，即，执行保护操作。这些对策可包括：复位集成电路300、选择性地从集成电路300擦除敏感信息、启用调试接口以使密码认证操作无效并锁定对调试接口的访问、以及擦除集成电路300的秘密和/或功能。
集成电路300使用EMFI传感器结合安全管理电路318。EMFI传感器进而包括感测回路和检测器电路。EMFI攻击产生局部区域的大的但瞬时的磁场，从而在局部基础上破坏电路迹线。感测回路的尺寸设计取决于EMFI的期望的尺寸；当前，已知使用直径为200μm量级的探针。
可以根据探针直径和探针在集成电路管芯上方的高度来分析EMFI脉冲的磁场强度。在目标集成电路内的受害信号(victim signal)或检测器回路上感应的电压与垂直于集成电路的表面的磁场分量(即，z分量)的时间导数成比例。感应电压还与磁场的时间导数的z分量的面积分成比例。对于远小于攻击者的磁场跨该区域较大的区域的检测器回路(和受害信号迹线)，该积分(并且因此该电压)大致与检测器回路的区域成比例。但是当检测器回路远大于攻击者的磁场时，检测器回路包含场极性已经反转的区域；因此，对于很大的检测器回路面积，该积分(并且因此该电压)随着回路大小增大而接近于零。检测器回路被尺寸设计成实质上大于受害信号，使得检测器可以比受害者更敏感，但是不远大于攻击者的场的大小。此外，单个大的回路可能不是有效的解决方案，除非要防御的电路系统小于攻击者的磁场。
因此，基于攻击者探针的预期大小，并且考虑到可能应用于受害信号迹线的长度的合理限制，发明人已经发现，具有数百微米量级的宽和高的片上EMFI脉冲检测回路是优选的。
如果在集成电路管芯上的数字逻辑电路系统的数字核心或离散面积大于该大小，则可以将多个回路一同使用以覆盖数字核心。现在将描述该情形。
图4示出了根据本公开的实施例的可以检测在集成电路的一区域中的EMFI脉冲的EMFI传感器阵列400的俯视图。EMFI传感器阵列400包括EMFI传感器的阵列，包括在两行和三列的阵列中的的代表性的EMFI传感器410、420、430、440、450和460。每个EMFI被示出为具有在左上角的小三角形的矩形。矩形表示由围绕逻辑电路系统(未在图4中单独示出)的对应部分的一匝或多匝导体形成的感测回路，该逻辑电路系统的对应部分的操作受到EMFI脉冲影响。感测回路可由围绕感测回路的外周的一个或多个导体形成。小三角形表示连接到感测回路的检测器电路，该检测器电路具有用于响应于至少某个幅度的脉冲而提供脉冲检测信号的输出。
安全管理电路(诸如图3的安全管理电路318)连接到对应的EMFI传感器中的检测器电路410-460的输出，并且响应于EMFI传感器阵列400的一个或多个EMFI传感器的对应的脉冲检测信号的激活，执行保护操作以保护集成电路300。每个EMFI传感器具有足够小的感测回路以检测来自具有某个直径的附近的EMFI探针的EMFI脉冲。例如，如果直径是200μm，则感测回路410-460足够小，以在EMFI探针处于感测回路中心、距离感测回路的任何部分最远时检测到足够的能量。
现在将参考若干个特定示例描述感测回路和安全管理电路的构造的有利细节。
图5示出了当EMFI探针尖部被放置在两个示例性点510和520处时的图4的EMFI传感器阵列400的俯视图500。如果磁场沿回路边界聚焦，则EMFI攻击检测敏灵敏度会降低，因为没有单个回路整合整个场。例如，当被放置在位置510时，EMFI探针尖部跨过EMFI传感器410和420的感测回路。当被放置在位置520时，EMFI探针尖部跨过EMFI传感器420、430、450和460的感测回路。使用EMFI传感器阵列400，在这些情况下，每个EMFI传感器中的检测器电路必须足够稳健以检测减小的能量。
图6示出了根据本公开的另一实施例的具有重叠的多组感测回路的EMFI传感器阵列600的俯视图。EMFI传感器阵列600具有重叠的两组EMFI传感器，包括如参考上面的图4描述的EMFI传感器阵列400和EMFI传感器阵列600。EMFI传感器阵列600包括三行非重叠感测回路，包括行610、行620和行630。行610包括EMFI传感器611、612、613和614。行620包括EMFI传感器621、622、623和624。行630包括EMFI传感器631、632、633和634。每个EMFI传感器再次被示为具有在左上角的小三角形的矩形，其中矩形表示由围绕逻辑电路系统(未在图6中示出)的对应部分的一个或多个导体形成的感测回路，并且小三角形表示连接到感测回路的检测器电路，并且该检测器电路具有用于响应于至少某个幅度的脉冲而提供脉冲检测信号的输出。图6示出了可以如何通过添加感测回路的重叠层来增加灵敏度，以降低EMFI探针将被定位在磁场在最邻近的回路中抵消但该磁场太弱而不能被任何其他回路检测到的位置的可能性。
图7以局部框图和局部示意图形式示出了分别可用作图4的EMFI传感器400和图6的EMFI传感器的EMFI传感器600的EMFI传感器700。EMFI传感器70通常包括偏置电路705、感测回路710和检测器电路720。偏置源705具有用于提供被标记为“V参考”的偏置电压的输出。例如，V参考可以是在被标记为“VDD”的正电源电压和接地之间的大约中间的电压。感测回路710具有第一端和第二端，该第一端连接到偏置电路705的输出。检测器电路720包括比较器722、触发器724、比较器726和触发器728。比较器722具有用于接收被标记为“V参考+增量(DELTA)”的电压的正输入、连接到感测回路710的第二端的负输入、以及输出。触发器724是时钟控制D触发器，其具有连接到提供电源电压VDD的电源电压端子的D输入、连接到比较器722的输出的被标记为“CK”的时钟输入、用于接收被标记为“R_N”的复位信号的被标记为“RN”的低电平有效复位输入、以及提供被标记为“检测到_正_脉冲”的信号的Q输出。比较器726具有用于接收被标记为“V参考-增量”的电压的正输入、连接到感测回路710的第二端的负输入、以及输出。触发器728是时钟控制D触发器，其具有连接到提供电源电压VDD的电源电压端子的D输入、连接到比较器726的输出的CK输入、用于接收复位信号R_N的低电平有效复位输入RN、以及提供被标记为“检测到_负_脉冲”的信号的Q输出。
在操作中，EMFI传感器700使用单个感测回路(感测回路710)，以检测正EMFI脉冲和负EMFI脉冲两者。感测回路710的第一端接收V参考，该电压在VDD和接地之间的大约中间。在操作开始，集成电路300激活R_N信号，复位触发器724和触发器728并且使它们的Q输出去往低。由比较器722和触发器724形成的电路分支检测正EMFI脉冲。当感测回路710的第二端上升到“V参考+增量”以上时，比较器722的输出去往高，使触发器724将D输入上的逻辑高锁存，并且由此锁存在其Q输出处的“检测到_正_脉冲”信号。由比较器726和触发器728形成的电路分支检测负EMFI脉冲。当感测回路710的第二端下降到“V参考-增量”以下时，比较器726的输出去往高，使触发器728将D输入上的逻辑高锁存，并且由此锁存在其Q输出处的“检测到_负_脉冲”信号。由此检测器电路720检测并锁存在正方向上或负方向上的瞬时EMFI事件。
尽管图7示出针对正分支和负分支两者的相同的增量值，但是在其他实施例中，可以使用不同的增量值以适应电路操作中的不对称性。检测器电路720表示概念化的理想检测器电路。然而，中间电源偏置电路705的使用消耗功率，并且需要至少相当大量的电路系统例如用于比较器722和比较器726。由此，在一些实施例中，在某些低功率状态下，可能无法满足将功耗降低到接近零的设计要求。
此外，许多集成电路是使用标准单元和在标准单元核心区域中自动布线的电路系统来实现的。因此，除非也使用标准单元实现分布式EMFI传感器并且能够在对周围的电路系统进行布线的同时进行该分布式EMFI传感器的自动布线，否则难以在标准单元核心区域中嵌入分布式EMFI传感器。
图8以局部框图和局部示意图形式示出了可分别在图4的EMFI传感器的EMFI传感器400和图6的EMFI传感器600中使用的另一个EMFI传感器800。EMFI传感器800包括单独的正感测回路和负感测回路以及正检测器电路分支和负检测器电路分支。EMFI传感器800包括感测回路部分810和检测器电路部分820。
感测回路部分810包括正感测回路811、钳位(clamp)812、负感测回路815和钳位816。正感测回路811具有第一端和第二端，该第一端连接到接地。钳位812连接到正感测回路811的第二端。负感测回路815具有第一端和第二端，该第一端连接到VDD。钳位816连接到负感测回路815的第二端。
检测器电路820包括比较器822、触发器824、比较器826和触发器828。比较器822具有连接到感测回路811的第二端的输入以及真输出。触发器824是时钟控制D触发器，其具有连接到VDD的D输入、连接到比较器822的输出的时钟输入CK、用于接收复位信号R_N的低电平有效复位输入RN、以及提供“检测到_正_脉冲”信号的Q输出。比较器826具有连接到感测回路815的第二端的输入，以及互补输出。触发器828是时钟控制D触发器，其具有连接到VDD的D输入、连接到比较器826的输出的时钟输入CK、用于接收复位信号R_N的低电平有效复位输入RN、以及提供“检测到_负_脉冲”信号的Q输出。
正感测回路811和负感测回路815可以彼此相邻地布线以减小对集成电路布局的影响。对于正检测器分支，通常通过第一端到接地的连接将正感测回路811的第二端驱动到逻辑低。EMFI脉冲在正感测回路811的第二端子上产生正向脉冲。钳位812将电压钳位在高电平处，该高电平足够高以被比较器822识别，但是被限制在将不会损害比较器822中的晶体管的电平。比较器822向触发器824发送形成良好的逻辑高脉冲。触发器824捕获正脉冲并且在逻辑高电平处激活“检测到_正_脉冲”信号。对于负检测器分支，通常通过第一端到VDD的连接将负感测回路815的第二端驱动到逻辑高。EMFI脉冲在负感测回路815的第二端子上产生负向脉冲。钳位816将电压钳位在低电平处，该低电平足够低以被比较器826识别，但是被限制在将不会损害比较器826中的晶体管的电平。比较器826向触发器828发送形成良好的逻辑高脉冲。触发器828捕获正脉冲事件并且在逻辑高电平处激活“检测到_正_脉冲”信号。
在示例性实施例中，比较器822由串联连接的两个CMOS反相器形成，该比较器822的开关点被用于隐式比较，并且比较器826被形成为单个CMOS反相器。同样地，可使用CMOS晶体管来形成触发器824和触发器826。因此，EMFI传感器800几乎不消耗功率，并且仅在切换期间消耗功率，这会将功率降低到非常小的泄露功率。另外，比较器822、比较器826、以及触发器824和触发器828可以在标准单元区域中由使用基础CMOS逻辑门的仅少量电路系统容易地形成。
图9以框图形式示出了根据一些实施例的可在图7和图8的检测器电路中使用的比较器900。比较器900包括与(AND)门910和与门920、或(OR)门930和或门940、以及选择器950。与门910是4输入与门，其具有各自用于接收被标记为“P感测”的信号的第一到第四输入，以及输出。与门920是2输入与门，其具有各自用于接收“P感测”信号的第一和第二输入，以及输出。或门930是2输入或门，其具有各自用于接收“P感测”信号的第一和第二输入，以及输出。或门940是4输入或门，其具有各自用于接收“P感测”信号的第一到第四输入，以及输出。选择器950具有连接到与门910的输出的第一输入、连接到与门920的输出的第二输入、连接到或门930的输出的第三输入、连接到或门940的输出的第四输入、用于接收被标记为“POS_阈值<0>”的信号的第一控制输入、用于接收被标记为“POS_阈值<1>”的信号的第二控制输入、以及用于提供被标记为“PCK”的信号的输出。
比较器900通过仅使用数字标准单元来选择性地改变比较器900的阈值电压，从而允许控制检测器电路的灵敏度。如果在图8的EMFI传感器800中的比较器822中使用，则“P感测”信号是由正感测回路811的第二端提供的信号，并且PCK信号是提供给触发器824的CK输入的信号。每个逻辑门具有不同的阈值电压，并且“POS_阈值<0>”和“POS_阈值<1>”选择将哪个逻辑门用于形成提供给触发器824的CK输入的信号。因此，可以仅使用数字标准单元来形成具有可选阈值电压的比较器。可在图8的比较器826中使用的具有可选阈值的可比较反相比较器可以通过仅在选择器950的输出和触发器828的CK输入之间添加反相器来形成。
图10以框图形式示出了可在图3的安全管理电路318中使用的EMFI检测处理电路1000。EMFI检测处理电路1000包括一组EMFI检测器电路1010、或门1020以及安全管理电路1030。EMFI检测器电路1010包括代表性检测器电路1011、1012和1013，它们中的每一个选择性地在逻辑高处激活输出信号以指示在其对应的感测回路中检测到EMFI脉冲。或门1020具有连接到相应检测器电路的输出的输入，以及用于向安全管理电路1030的输入提供被标记为“检测到EMFI”的信号的输出。安全管理电路1030表示安全管理电路318的其余部分。因此，它将包括实现上文描述的保护动作中的任一者的电路。
图11示出了集成电路平面图的一部分的俯视图1100，其具有重叠感测回路并示出感测回路的第一层的尺寸。集成电路平面图包括典型布局，其中数字电路系统被放置在模拟电路块或开放区域之中并与模拟电路块或开放区域相邻。在该示例中，定义感测回路的多边形的形状是不规则的。集成电路平面图包括多边形1110、1120、1130、1140、1150和1160，它们具有以μm为单位示出的尺寸。
图12示出了图11的集成电路平面图的俯视图1200，其具有相同重叠感测回路但是示出感测回路的第二层的尺寸。集成电路平面图包括在第二层中的多边形1210和1220，它们具有以μm为单位示出的尺寸。在第一层和第二层中的感测回路被认为足以保护免受由具有200μm量级的直径的EMFI探针产生的局部化EMFI脉冲。
图13示出了根据本公开的另一实施例的具有重叠的多组感测回路的EMFI传感器阵列1300的俯视图。EMFI传感器阵列1300包括使用不同金属层以形成每个感测回路的EMFI传感器阵列，其中水平回路段或“布线”处于一个金属层中，并且垂直回路布线处于另一金属层中。例如，由检测器电路1310形成的第一EMFI传感器被示出为在感测回路的左上角中的阴影矩形，该感测回路由在被标记为“M1”的某个金属层中的位于顶部的水平金属段1312和位于底部的水平金属段1314、以及在被标记为“M2”的不同的金属层中的位于左侧的垂直金属段1316和位于右侧的垂直金属段1318形成。使用金属间化合物通孔作为感测回路的拐角来将水平金属段和垂直金属段连接在一起。
同样地，与第一EMFI传感器重叠的第二EMFI传感器是使用在拐角处的通孔连接的在M1中的两个水平金属段和在M2中的两个垂直段形成的，并且该第二EMFI传感器在左上角中具有检测器电路1320。向下继续，EMFI传感器阵列1300包括两个附加的EMFI传感器，它们遵循与检测器电路1330和检测器电路1340相同的模式，在它们的左上角与前两者垂直地重叠。向右继续，EMFI传感器阵列1300包括与在阵列中的先前的传感器的右侧部分水平地重叠的附加的EMFI传感器。
EMFI传感器阵列1300示出了在多个金属层中形成每个感测回路，以允许传感器阵列包括水平地和垂直地重叠的感测回路的阵列的方法。当施加EMFI脉冲1350时，可由多个感测回路检测到该EMFI脉冲1350。此外，因为金属段基于它们的方向处于不同金属层中，所以可以用现有的信号布线中方便地散布它们，而仅对芯片布局有很小的影响。
图14以局部框图和局部示意图形式示出了可在图4和图6的感测回路中使用的另一EMFI传感器1400。EMFI传感器1400包括感测回路1410、跨阻放大器1422、比较器1424和触发器1426。感测回路1410具有连接到接地的第一端以及第二端，并且被用于检测正EMFI脉冲。跨阻放大器1422具有连接到感测回路1410的第二端的输入以及输出。比较器1424具有连接到跨阻放大器1422的输出的正输入、用于接收V参考的负输入以及输出。触发器1426是时钟控制D触发器，其具有连接到VDD的D输入、连接到比较器1424的输出的时钟输入CK、用于接收复位信号R_N的低电平有效复位输入RN、以及提供“检测到_正_脉冲”信号的Q输出。跨阻放大器1422将由变化的磁场感应电流脉冲转换成电压脉冲。当该电压脉冲超过V参考时，比较器1424的输出去往高，对触发器1426进行时钟控制并且将触发器1426的Q输出(信号检测到_正_脉冲)置位到逻辑高。可以使用对应的模式来形成对应的负脉冲检测器电路。
因此，在一种形式中，已经描述了具有针对恶意EMFI脉冲攻击的保护的集成电路。该集成电路使用EMFI传感器阵列。EMFI传感器中的每一个都包括感测回路和检测器电路，在感测回路中局部化EMFI脉冲感应电流和电压脉冲。感测回路是围绕其操作受到EMFI脉冲影响的数字逻辑电路系统的对应部分的导体。检测器电路连接到感测回路并且具有用于响应于至少预定幅度的脉冲而提供脉冲检测信号的输出。响应于在EMFI传感器中的至少一个的对应的脉冲检测信号的激活，安全管理电路执行保护操作以保护集成电路。在一种形式中，多个EMFI传感器可以形成为两个重叠的层。
以上公开的主题旨在被认为是说明性而不是限制性的，并且所附权利要求旨在覆盖落入权利要求书的范围中的所有此类修改、加强以及其它实施例。例如，每个传感器回路可被实现为一匝或多匝导线。然而，应注意，因为N匝回路具有N倍的电容和N倍的电阻，所以带宽以N2的系数减少。对于在时间上较宽的毛刺，灵敏度将以N的系数增加，但对于窄的毛刺，灵敏度将以N的系数减小。因此，对于许多集成电路，单匝回路可能就足够了。
可以在一个专用金属层中形成传感器回路，或者可以是使用在对应金属层中的水平和垂直布线并使用金属间通孔在拐角处连接所述水平和垂直布线来形成的虚拟回路。可以以各种方式形成检测器电路。例如，正检测器电路和负检测器电路可以感测被偏置到中间供电电压的传感器回路上的脉冲，或者每个EMFI传感器可以使用单独的感测回路和检测器电路用于正EMFI脉冲检测器和负EMFI脉冲检测器。感测回路可以具有诸如正方形之类的规则的形状，并且可以被平铺在大的逻辑电路区域上，或者它们可以具有不规则的多边形形状，以针对小的不规则形状的数字逻辑电路区域提供EMFI脉冲检测。
因此，为了获得法律允许的最大范围，本发明的范围将由所附权利要求和它们的等效物所允许的最宽泛解释来确定，而且不应当受以上详细描述约束或限制。

Claims (24)

1.一种集成电路(300)，包括：
多个电磁故障注入传感器(400)，所述多个电磁故障注入传感器中的每一个包括：
感测回路(710/810)，所述感测回路(710/810)包括围绕其操作受到电磁脉冲影响的逻辑电路系统的对应部分的导体；以及
检测器电路(720/820)，所述检测器电路(720/820)耦合到所述感测回路(710/810)并且具有用于响应于至少预定幅度的脉冲而提供脉冲检测信号的输出，以及
安全管理电路(318)，响应于在所述多个电磁故障注入传感器(400)中的一个的对应的脉冲检测信号的激活，所述安全管理电路(318)执行保护操作以保护所述集成电路(300)。
2.如权利要求1所述的集成电路(300)，其特征在于，所述多个电磁故障注入传感器(400)中的每一个的所述感测回路与所述多个电磁故障注入传感器(400)中的至少另一个的所述感测回路重叠。
3.如权利要求2所述的集成电路(300)，其特征在于，所述多个电磁故障注入传感器(400)中的每一个的所述感测回路被实现在所述集成电路(300)的第一金属层(M1)和第二金属层(M2)两者中。
4.如权利要求1所述的集成电路(300)，其特征在于，所述感测回路(810)包括：
正感测回路(811)，所述正感测回路(811)具有第一端和第二端，所述第一端用于接收负参考电压；以及
负感测回路(815)，所述负感测回路(815)具有第一端和第二端，所述第一端用于接收正参考电压。
5.如权利要求4所述的集成电路(300)，其特征在于，所述检测器回路(820)包括：
比较器(822/826)，所述比较器(822/826)具有输入和输出，所述输入耦合到所述正感测回路(811)和所述负感测回路(815)中的一者的所述第二端；以及
锁存器(824/828)，所述锁存器(824/828)具有输入和输出，所述输入耦合到所述比较器(822/826)的所述输出，所述输出用于响应于所述比较器(822)的所述输出的激活而提供脉冲检测信号。
6.如权利要求5所述的集成电路(300)，其特征在于，所述比较器(822/826)包括：
至少一个逻辑门(910/920/930/940)，所述至少一个逻辑门(910/920/930/940)中的每一个具有输入和输出，所述输入耦合到所述正感测回路(811)和负感测回路(815)中的所述一者的所述第二端，其中所述至少一个逻辑门(910/920/930/940)具有电路可编程阈值。
7.如权利要求6所述的集成电路(300)，其特征在于：
所述正参考电压对应于电源电压；
所述负参考电压对应于接地电压；并且
所述感测回路(810)进一步包括：
第一钳位(812)，所述第一钳位(812)耦合到所述正感测回路(811)的所述第二端，所述第一钳位(812)将所述正感测回路(811)的所述第二端上的正电压限制到所述电源电压加上第一预定电压，并将所述正感测回路(811)的所述第二端上的负电压限制到所述接地电压减去第二预定电压；以及
第二钳位(816)，所述第二钳位(816)耦合到所述负感测回路(815)的所述第二端，所述第二钳位(816)将所述负感测回路(815)的所述第二端上的正电压限制到所述电源电压加上所述第一预定电压，并将所述负感测回路(815)的所述第二端上的负电压限制到所述接地电压减去所述第二预定电压。
8.如权利要求1所述的集成电路(300)，其特征在于：
所述感测回路(710)具有第一端和第二端，所述第一端用于接收第一参考电压的第一端；以及
所述集成电路(300)使用电源电压和接地电压操作，并且所述第一参考电压在所述电源电压和所述接地电压之间。
9.如权利要求8所述的集成电路(300)，其特征在于，所述检测器电路(720)包括：
比较器(722/726)，所述比较器(722/726)具有用于接收与所述第一参考电压相差第一预定量的第二参考电压的第一输入、耦合到所述感测回路(710)的所述第二端的第二输入、以及输出；以及
锁存器(724/728)，所述锁存器(724/728)具有耦合到所述比较器(722/726)的所述输出的输入、以及用于响应于所述比较器(722/726)的所述输出的激活而提供脉冲检测信号的输出。
10.一种集成电路(300)，包括：
数字逻辑电路区域(310)，所述数字逻辑电路区域(310)的操作受到电磁脉冲的影响，所述数字逻辑电路区域(310)包括：
多个电磁故障注入传感器(400)，所述多个电磁故障注入传感器中的每一个包括：
感测回路(710/810)，包括围绕逻辑电路系统的对应部分的导体；以及
检测器电路(720/820)，所述检测器电路(720/820)耦合到所述感测回路(710/810)并且具有用于响应于至少预定幅度的脉冲而提供脉冲检测信号的输出，以及
安全管理电路(318)，响应于所述多个电磁故障注入传感器(400)中的一个的对应的脉冲检测信号的激活，所述安全管理电路(318)执行保护操作以保护所述集成电路(300)，以及
耦合到所述数字逻辑电路区域(310)的模拟电路区域(320)。
11.如权利要求10所述的集成电路(300)，其特征在于，所述多个电磁故障注入传感器(400)中的每一个的所述感测回路与所述多个电磁故障注入传感器(400)中的另一个的所述感测回路重叠。
12.如权利要求11所述的集成电路(300)，其特征在于，所述多个电磁故障注入传感器(400)中的每一个的所述感测回路被实现在所述集成电路(300)的第一金属层(M1)和第二金属层(M2)两者中。
13.如权利要求10所述的集成电路(300)，其特征在于，所述多个电磁故障注入传感器(400)中的每一个的所述感测回路(810)包括：
正感测回路(811)，所述正感测回路(811)具有第一端和第二端，所述第一端用于接收负参考电压；以及
负感测回路(815)，所述负感测回路(815)具有第一端和第二端，所述第一端用于接收正参考电压。
14.如权利要求13所述的集成电路(300)，其特征在于，所述检测器电路(820)包括：
比较器(822/826)，所述比较器(822/826)具有输入和输出，所述输入耦合到所述正感测回路(811)的所述第二端和所述负感测回路(815)的所述第二端中的一者；以及
锁存器(824/828)，所述锁存器(824/828)具有耦合到所述比较器(822/826)的所述输出的输入，以及用于响应于所述比较器(822)的所述输出的激活而提供脉冲检测信号的输出。
15.如权利要求14所述的集成电路(300)，其特征在于，所述比较器(822/826)包括：
至少一个逻辑门(910/920/930/940)，所述至少一个逻辑门(910/920/930/940)中的每一个具有输出和输出，所述输入耦合到所述正感测回路(811)和负感测回路(815)中的所述一者的所述第二端，其中所述至少一个逻辑门(910/920/930/940)具有电路可编程阈值。
16.如权利要求15所述的集成电路(300)，其特征在于：
所述正参考电压对应于电源电压；
所述负参考电压对应于接地电压；并且
所述多个电磁故障注入传感器(400)中的每一个进一步包括：
第一钳位(812)，所述第一钳位耦合到所述正感测回路(811)的所述第二端，所述第一钳位将所述正感测回路(811)的第二端上的正电压限制到所述电源电压加上第一预定电压，并将所述正感测回路(811)的所述第二端上的负电压限制到所述接地电压减去第二预定电压；以及
第二钳位(816)，所述第二钳位(816)耦合到所述负感测回路(815)的所述第二端，所述第二钳位(816)将所述负感测回路(815)的所述第二端上的正电压限制到所述电源电压加上所述第一预定电压，并将所述负感测回路(815)的所述第二端上的负电压限制到所述接地电压减去所述第二预定电压。
17.如权利要求10所述的集成电路(300)，其特征在于：
所述感测回路(710)具有第一端和第二端，所述第一端用于接收第一参考电压；以及
所述集成电路(300)使用电源电压和接地电压操作，并且所述第一参考电压在所述电源电压和所述接地电压之间。
18.如权利要求17所述的集成电路(300)，其特征在于，所述检测器电路(720)包括：
比较器(722/726)，所述比较器(722/726)具有用于接收与所述第一参考电压相差第一预定量的第二参考电压的第一输入、耦合到所述感测回路(710)的所述第二端的第二输入、以及输出；以及
锁存器(724/728)，所述锁存器(724/728)具有耦合到所述比较器(722/726)的所述输出的输入，以及用于响应于所述比较器(722/726)的所述输出的激活而提供脉冲检测信号的输出。
19.如权利要求10所述的集成电路(300)，其特征在于，所述集成电路(300)是微控制器，并且所述数字逻辑电路区域包括：
中央处理单元和存储器块(311)；以及
耦合到所述中央处理单元和存储器块(311)的至少一个数字外围设备(313/314/315/316)。
20.如权利要求19所述的集成电路(300)，其特征在于，所述至少一个数字外围设备(313/314/315/316)包括：
加密引擎(314)，所述加密引擎(314)耦合到所述中央处理单元和存储器块(311)。
21.一种用于设计具有针对电磁故障注入的保护的集成电路(300)的方法，包括：
识别要保护的数字逻辑电路区域(310)，所述数字逻辑电路区域(310)包括其操作受到电磁故障注入影响的逻辑电路系统；
将多个子区域与多个电磁故障注入传感器(400)中的对应的电磁故障注入传感器(400)相关联，所述关联包括：
限定用于所述多个电磁故障注入传感器(400)中的每一个的感测回路(710/810)的大小，所述感测回路(710/810)包括围绕逻辑电路系统的对应部分的导体；
确定用于使用重叠感测回路来覆盖所述数字逻辑电路区域(310)的所述大小的所述多个电磁故障注入传感器(400)的数量；
布置所述多个电磁故障注入传感器(400)中的每一个的所述感测回路；以及
将相应检测器电路(720/820)耦合到所述多个电磁故障注入传感器(710/810)中的每一个的所述感测回路，所述相应检测器电路(720/820)具有用于响应于至少预定幅度的脉冲而提供脉冲检测信号的输出，以及
将安全管理电路(318)耦合到在所述多个电磁故障注入传感器(400)中的每一个的所述感测回路中的所述相应检测器电路(720/820)的输出，其中所述安全管理电路(318)被适配成响应于所述多个电磁故障注入传感器(710/810)中的每一个的至少一个相应检测器电路(720/820)的输出的激活而执行安全操作。
22.如权利要求21所述的方法，进一步包括：
在所述集成电路(300)的平面中，在所述多个电磁故障注入传感器的相应感测回路(710/720)内自动布线所述集成电路(300)的逻辑电路系统的布局。
23.如权利要求21所述的方法，其特征在于，所述布置所述多个电磁故障注入传感器中的每一个的所述感测回路包括：
布置所述多个电磁故障注入传感器中的每一个的所述感测回路，使得所述多个电磁故障注入传感器(400)中的每一个的所述感测回路与所述多个电磁故障注入传感器(400)中的另一个的所述感测回路重叠。
24.如权利要求23所述的方法，进一步包括：
在所述集成电路(300)的第一金属层(M1)和第二金属层(M2)两者中形成所述多个电磁故障注入传感器(400)中的每一个的所述感测回路。
CN202011188760.1A 2019-11-18 2020-10-30 具有电磁故障注入保护的集成电路 Active CN112818422B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/686,486 2019-11-18
US16/686,486 US11366898B2 (en) 2019-11-18 2019-11-18 Integrated circuit with electromagnetic fault injection protection

Publications (2)

Publication Number Publication Date
CN112818422A true CN112818422A (zh) 2021-05-18
CN112818422B CN112818422B (zh) 2024-08-16

Family

ID=75683507

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011188760.1A Active CN112818422B (zh) 2019-11-18 2020-10-30 具有电磁故障注入保护的集成电路

Country Status (3)

Country Link
US (1) US11366898B2 (zh)
CN (1) CN112818422B (zh)
DE (1) DE102020127962A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110202A (zh) * 2021-11-10 2023-05-12 中移物联网有限公司 检测电路、方法及集成电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111095004B (zh) * 2019-08-16 2022-03-08 深圳市汇顶科技股份有限公司 电磁故障注入的检测电路、安全芯片和电子设备
US20230305612A1 (en) * 2022-03-28 2023-09-28 Mitre Corporation Characterizing Fault Injection on Power Distribution Networks with Voltage Sensors
US20240110954A1 (en) * 2022-09-30 2024-04-04 Silicon Laboratories Inc. Asynchronous peak hold circuit on an integrated circuit trace to monitor for voltage spikes caused by an electromagnetic pulse

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110194A (ja) * 1999-10-06 2001-04-20 Micronics Internatl Co Ltd メモリセルのセンスアンプ
US20140176115A1 (en) * 2012-01-03 2014-06-26 Silicon Laboratories Inc. Resonant Signal Sensing Circuit Having a Low Power Mode
US20160098333A1 (en) * 2014-10-07 2016-04-07 Nuvoton Technology Corporation Detection of fault injection attacks
US20170357829A1 (en) * 2016-06-13 2017-12-14 Samsung Electronics Co., Ltd. Integrated circuit, mobile device having the same, and hacking preventing method thereof
US20180005964A1 (en) * 2016-06-30 2018-01-04 Stmicroelectronics (Rousset) Sas Integrated circuit protection method, and corresponding integrated circuit
US20180232542A1 (en) * 2015-10-06 2018-08-16 Inside Secure Countermeasures for fault-injection attacks by optical and electromagnetic pulses
US20180349600A1 (en) * 2017-06-02 2018-12-06 Silicon Laboratories Inc. Integrated Circuit With Tamper Protection And Method Therefor
US20190013281A1 (en) * 2017-07-07 2019-01-10 Silicon Laboratories Inc. Integrated Receiver Circuit For Electromagnetic Pulse Detection In Wireless Microcontrollers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1617472A1 (en) * 2004-07-16 2006-01-18 Axalto SA An active protection device for protecting a circuit against mechanical and electromagnetic attack
US9523736B2 (en) * 2014-06-19 2016-12-20 Nuvoton Technology Corporation Detection of fault injection attacks using high-fanout networks
US9397663B2 (en) * 2014-07-22 2016-07-19 Winbond Electronics Corporation Fault protection for high-fanout signal distribution circuitry
US9697318B2 (en) * 2015-10-08 2017-07-04 Altera Corporation State visibility and manipulation in integrated circuits
WO2017064353A1 (en) * 2015-10-13 2017-04-20 Sensapex Oy Integrated measurement and micromechanical positioning apparatus for real-time test control
US10380341B2 (en) * 2016-04-01 2019-08-13 Qualcomm Incorporated Adaptive systems and procedures for defending a processor against transient fault attacks
EP3506548A1 (en) * 2017-12-27 2019-07-03 Secure-IC SAS Quantitative digital sensor
US10746793B2 (en) * 2018-02-07 2020-08-18 Accenture Global Solutions Limited Analysis and remediation of fault sensitivity for digital circuits
US11082202B2 (en) * 2018-06-01 2021-08-03 Arm Limited Fault injection attack detection in integrated circuits
FR3084488B1 (fr) * 2018-07-24 2020-08-14 Stmicroelectronics (Grenoble 2) Sas Dispositif de detection d'une faute dans un circuit de propagation d'un signal d'horloge, et procede correspondant
US11080432B2 (en) * 2018-07-30 2021-08-03 Texas Instruments Incorporated Hardware countermeasures in a fault tolerant security architecture
US11055409B2 (en) * 2019-01-06 2021-07-06 Nuvoton Technology Corporation Protected system

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110194A (ja) * 1999-10-06 2001-04-20 Micronics Internatl Co Ltd メモリセルのセンスアンプ
US20140176115A1 (en) * 2012-01-03 2014-06-26 Silicon Laboratories Inc. Resonant Signal Sensing Circuit Having a Low Power Mode
US20160098333A1 (en) * 2014-10-07 2016-04-07 Nuvoton Technology Corporation Detection of fault injection attacks
US20180232542A1 (en) * 2015-10-06 2018-08-16 Inside Secure Countermeasures for fault-injection attacks by optical and electromagnetic pulses
US20170357829A1 (en) * 2016-06-13 2017-12-14 Samsung Electronics Co., Ltd. Integrated circuit, mobile device having the same, and hacking preventing method thereof
US20180005964A1 (en) * 2016-06-30 2018-01-04 Stmicroelectronics (Rousset) Sas Integrated circuit protection method, and corresponding integrated circuit
US20180349600A1 (en) * 2017-06-02 2018-12-06 Silicon Laboratories Inc. Integrated Circuit With Tamper Protection And Method Therefor
US20190013281A1 (en) * 2017-07-07 2019-01-10 Silicon Laboratories Inc. Integrated Receiver Circuit For Electromagnetic Pulse Detection In Wireless Microcontrollers
CN109214174A (zh) * 2017-07-07 2019-01-15 硅实验室股份有限公司 用于无线微控制器中的电磁脉冲检测的集成接收器电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110202A (zh) * 2021-11-10 2023-05-12 中移物联网有限公司 检测电路、方法及集成电路

Also Published As

Publication number Publication date
US11366898B2 (en) 2022-06-21
US20210150027A1 (en) 2021-05-20
DE102020127962A1 (de) 2021-05-20
CN112818422B (zh) 2024-08-16

Similar Documents

Publication Publication Date Title
CN112818422B (zh) 具有电磁故障注入保护的集成电路
US10289840B2 (en) Integrated circuit with tamper protection and method therefor
US7723998B2 (en) Integrated circuit protection and detection grid
US7656630B2 (en) Active protection device for protecting circuit against mechanical and electromagnetic attack
TWI614634B (zh) 偵測錯誤注入的方法與裝置
US8434158B2 (en) Systems and methods for detecting and thwarting unauthorized access and hostile attacks on secured systems
CN112204728B (zh) 集成电路中的故障注入攻击检测
US20080059741A1 (en) Detecting radiation-based attacks
CN107563191B (zh) 用于保护集成电路的方法以及相应的集成电路
CN109214174B (zh) 用于无线微控制器中的电磁脉冲检测的集成接收器电路
ES2952609T3 (es) Protección de chips de circuitos integrados contra las alteraciones físicas y/o eléctricas
TWI768691B (zh) 安全積體電路及其保護方法
US8332659B2 (en) Signal quality monitoring to defeat microchip exploitation
Kühnapfel et al. Em-fault it yourself: Building a replicable emfi setup for desktop and server hardware
Beckers et al. (Adversarial) Electromagnetic Disturbance in the Industry
Liao Electromagnetic Fault Injection On Two Microcontrollers: Methodology, Fault Model, Attack and Countermeasures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant