JP2886472B2 - アクセス時間が改良された集積回路メモリ - Google Patents
アクセス時間が改良された集積回路メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、高速化された読出サイ
クルを有する集積回路の形のランダムアクセスメモリに
関するものである。この高速化は、読出動作の新規な組
織によるものである。書込にもまた同じ原理を適用する
ことかできる。本発明は、特に、メモリセルがその記憶
要素としてフローティングゲートトランジスタを有する
ＥＰＲＯＭ型メモリの分野またはＥＥＰＲＯＭ型メモリ
の分野で使用される。これらの分野では、本発明は特に
フラッシュＥＰＲＯＭ型メモリに適している。
クルを有する集積回路の形のランダムアクセスメモリに
関するものである。この高速化は、読出動作の新規な組
織によるものである。書込にもまた同じ原理を適用する
ことかできる。本発明は、特に、メモリセルがその記憶
要素としてフローティングゲートトランジスタを有する
ＥＰＲＯＭ型メモリの分野またはＥＥＰＲＯＭ型メモリ
の分野で使用される。これらの分野では、本発明は特に
フラッシュＥＰＲＯＭ型メモリに適している。
【０００２】
【従来の技術】ＥＰＲＯＭメモリは、書込がセル毎に電
気的に行われるが、消去は全体的に、すなわち、紫外線
照射によって行われる不揮発性メモリである。ＥＥＰＲ
ＯＭメモリもまた不揮発性メモリであるが、その書込及
び消去は電気的である。しかし、消去はメモリセルのブ
ロック単位で行われる。フラッシュＥＰＲＯＭメモリ
は、書込及び消去は電気的であるが、使用上特別な制約
がある不揮発性メモリである。本発明は、読出で得られ
る高速化の他に、これらの制約の作用を制限するので、
これらのメモリには特に大きく貢献する。
気的に行われるが、消去は全体的に、すなわち、紫外線
照射によって行われる不揮発性メモリである。ＥＥＰＲ
ＯＭメモリもまた不揮発性メモリであるが、その書込及
び消去は電気的である。しかし、消去はメモリセルのブ
ロック単位で行われる。フラッシュＥＰＲＯＭメモリ
は、書込及び消去は電気的であるが、使用上特別な制約
がある不揮発性メモリである。本発明は、読出で得られ
る高速化の他に、これらの制約の作用を制限するので、
これらのメモリには特に大きく貢献する。
【０００３】メモリのメモリセルは、行及び列の交点に
マトリクスの形に組織される。行はビット線と呼ばれ、
列はワード線と呼ばれる。メモリセルに含まれる情報に
アクセスするために、デコーダを使用して、読み出そう
とするメモリセルを指定するビット線及びワード線を選
択する。メモリセルの選択は、そのメモリセルを検出回
路に接続するためのものである。検出回路は、通常、電
流センサ回路である。そのとき、フローティングゲート
トランジスタによって構成されたメモリセルは、そのプ
ログラムされた状態に応じて、低い値の抵抗のようにま
たは開回路のように挙動する。抵抗の場合は、メモリセ
ルが属するビット線は、選択時に、メモリの回路のアー
スに接続される。従って、ビット線に放電電流が流れ
る。しかし、開回路の時は、ビット線に前もって印加さ
れた電圧が保持される。電流センサは、放電電流の通過
を検出するかまたは検出しない。従って、静的電気状態
すなわちメモリセルにプログラムされた電気状態は、動
的電気状態すなわち経時変化する状態に変換される。次
に、この状態の変化は、メモリに接続された異なる回路
内で使用される。
マトリクスの形に組織される。行はビット線と呼ばれ、
列はワード線と呼ばれる。メモリセルに含まれる情報に
アクセスするために、デコーダを使用して、読み出そう
とするメモリセルを指定するビット線及びワード線を選
択する。メモリセルの選択は、そのメモリセルを検出回
路に接続するためのものである。検出回路は、通常、電
流センサ回路である。そのとき、フローティングゲート
トランジスタによって構成されたメモリセルは、そのプ
ログラムされた状態に応じて、低い値の抵抗のようにま
たは開回路のように挙動する。抵抗の場合は、メモリセ
ルが属するビット線は、選択時に、メモリの回路のアー
スに接続される。従って、ビット線に放電電流が流れ
る。しかし、開回路の時は、ビット線に前もって印加さ
れた電圧が保持される。電流センサは、放電電流の通過
を検出するかまたは検出しない。従って、静的電気状態
すなわちメモリセルにプログラムされた電気状態は、動
的電気状態すなわち経時変化する状態に変換される。次
に、この状態の変化は、メモリに接続された異なる回路
内で使用される。
【０００４】上記のように、その方法は、関係するメモ
リセルをビット線によって選択する前にビット線を或る
電圧にプリチャージすることを必要とする。電流センサ
回路は、少なくともこのプリチャージ動作の終りにビッ
ト線に接続される。関係するワード線が活動（アクティ
ブ）化されると直ちに、短絡または開回路の現象が生
じ、電流が電流センサを流れるかまたは流れない。この
ように電流センサは前もってビット線に接続されている
ので、ビット線のプリチャージ回路が電流センサに集積
化されているビット線をプリチャージする方法が開発さ
れた。
リセルをビット線によって選択する前にビット線を或る
電圧にプリチャージすることを必要とする。電流センサ
回路は、少なくともこのプリチャージ動作の終りにビッ
ト線に接続される。関係するワード線が活動（アクティ
ブ）化されると直ちに、短絡または開回路の現象が生
じ、電流が電流センサを流れるかまたは流れない。この
ように電流センサは前もってビット線に接続されている
ので、ビット線のプリチャージ回路が電流センサに集積
化されているビット線をプリチャージする方法が開発さ
れた。
【０００５】しかしながら、ＥＥＲＰＯＭメモリの場
合、プリチャージする前に、ビット線とワード線を零に
リセットして、プリチャージを適切に実施し、特にまず
第１にプリチャージが適切に開始され、第２に各ビット
線のプリチャージ電圧が同じになるようにすることが必
要である。ＥＰＲＯＭメモリの場合、ワード線はセルに
影響しないようにアースにされるかまたは読出電圧より
低い電圧にされる。この場合、プリチャージの前に、ビ
ット線は高インピーダンスにされる。すなわち、ビット
線はセンサ回路から接続を切られる。実際、全ての接続
及び電圧の印加は、第１に選択された技術（ＥＰＲＯＭ
−ＥＥＰＲＯＭ）及び第２に読出回路の具体的構成によ
って決定される。
合、プリチャージする前に、ビット線とワード線を零に
リセットして、プリチャージを適切に実施し、特にまず
第１にプリチャージが適切に開始され、第２に各ビット
線のプリチャージ電圧が同じになるようにすることが必
要である。ＥＰＲＯＭメモリの場合、ワード線はセルに
影響しないようにアースにされるかまたは読出電圧より
低い電圧にされる。この場合、プリチャージの前に、ビ
ット線は高インピーダンスにされる。すなわち、ビット
線はセンサ回路から接続を切られる。実際、全ての接続
及び電圧の印加は、第１に選択された技術（ＥＰＲＯＭ
−ＥＥＰＲＯＭ）及び第２に読出回路の具体的構成によ
って決定される。
【０００６】
【発明が解決しようとする課題】この型のメモリに見ら
れる問題は、一般にそのスピードに関するものである。
例えば、読出のため、ビット線をリセットし、ビット線
をプリチャージし、読み出し、読出を記憶する動作にか
かる時間は、回路の許容範囲について規定した定格時間
より短くなければならない。メモリのサイズが大きくな
る傾向があるので、この速度の要求を満たすことは次第
に困難になっている。従って、これらのビット線及びワ
ード線はより長く、信号の伝搬時間は大きくなる。これ
は、もはや定格時間に従うことができないことを意味す
る。これらの動作を高速化するために１９８９年１０月
２日に出願されたフランス国特許出願（公開番号第２，
６５２，６７２号）が既に、ビット線プリチャージ動作
をより速くする提案をしている。１９９２年７月２４日
に出願されたフランス国特許出願第９２／０９１９７号
では、出力増幅器をプリチャージして、この増幅器の立
ち上げ（ｂｕｉｌｄ−ｕｐ）時間が伝送時の遅延を受け
ないようにすることが提案されている。
れる問題は、一般にそのスピードに関するものである。
例えば、読出のため、ビット線をリセットし、ビット線
をプリチャージし、読み出し、読出を記憶する動作にか
かる時間は、回路の許容範囲について規定した定格時間
より短くなければならない。メモリのサイズが大きくな
る傾向があるので、この速度の要求を満たすことは次第
に困難になっている。従って、これらのビット線及びワ
ード線はより長く、信号の伝搬時間は大きくなる。これ
は、もはや定格時間に従うことができないことを意味す
る。これらの動作を高速化するために１９８９年１０月
２日に出願されたフランス国特許出願（公開番号第２，
６５２，６７２号）が既に、ビット線プリチャージ動作
をより速くする提案をしている。１９９２年７月２４日
に出願されたフランス国特許出願第９２／０９１９７号
では、出力増幅器をプリチャージして、この増幅器の立
ち上げ（ｂｕｉｌｄ−ｕｐ）時間が伝送時の遅延を受け
ないようにすることが提案されている。
【０００７】
【課題を解決するための手段】従って、本発明による
と、少なくとも１つの選択線に接続されるセルを有する
集積回路メモリにおいて、出力が前記少なくとも１つの
選択線に接続され、この少なくとも１つの選択線をプリ
アクティブ化（選択解除）状態にするプリアクティブ化
（選択解除）回路であって、このプリアクティブ化状態
は、高インピーダンスであるか又は第１の電圧に接続さ
れるかどちらかの状態であるプリアクティブ化（選択解
除）回路、出力が前記少なくとも１つの選択線に接続さ
れ、この少なくとも１つの選択線を前記第１の電圧とは
異なる第２の電圧にプリチャージすると共に、後記アク
セス回路によって活動化（アクティブに）されるプリチ
ャージ回路、アクセス信号によって制御され、前記セル
にアクセスするアクセス回路であって、該セルのアクセ
スには、そのセルの電気状態の読出、書込及び読出書込
の内の１つが含まれるアクセス回路、及び、アクセス信
号によって活動化され、出力が該プリアクティブ化回路
の入力に接続されて、前記プリアクティブ化回路によっ
て、前記セルのアクセスに続く較正された遅延時間を伴
って、前記少なくとも１つの選択線がプリアクティブ化
状態になるようにする遅延回路を具備する集積回路メモ
リが提供される。
と、少なくとも１つの選択線に接続されるセルを有する
集積回路メモリにおいて、出力が前記少なくとも１つの
選択線に接続され、この少なくとも１つの選択線をプリ
アクティブ化（選択解除）状態にするプリアクティブ化
（選択解除）回路であって、このプリアクティブ化状態
は、高インピーダンスであるか又は第１の電圧に接続さ
れるかどちらかの状態であるプリアクティブ化（選択解
除）回路、出力が前記少なくとも１つの選択線に接続さ
れ、この少なくとも１つの選択線を前記第１の電圧とは
異なる第２の電圧にプリチャージすると共に、後記アク
セス回路によって活動化（アクティブに）されるプリチ
ャージ回路、アクセス信号によって制御され、前記セル
にアクセスするアクセス回路であって、該セルのアクセ
スには、そのセルの電気状態の読出、書込及び読出書込
の内の１つが含まれるアクセス回路、及び、アクセス信
号によって活動化され、出力が該プリアクティブ化回路
の入力に接続されて、前記プリアクティブ化回路によっ
て、前記セルのアクセスに続く較正された遅延時間を伴
って、前記少なくとも１つの選択線がプリアクティブ化
状態になるようにする遅延回路を具備する集積回路メモ
リが提供される。
【０００８】さらに、本発明の一実施例では、メモリセ
ルがビット線及びワード線に接続されている集積回路に
おいて、前記ビット線及び／またはワード線に選択さ
れ、前記ビット線及び／またはワード線を高インピーダ
ンス状態にする及び／またはそれらを基本電圧に接続す
る回路、前記ビット線に接続され、前記ビット線を基本
電圧とは異なる読出電圧または書込電圧にプリチャージ
するプリチャージ回路、読出信号または書込信号によっ
て制御され、メモリセルの電気状態を読み出すまたは書
き込む読出または書込回路、及び、前記読出信号または
書込信号の印加に応答した前記ビット線及び／またはワ
ード線の電気状態の読出または書込に続いて、較正され
た遅延の後、前記読出または書込回路によって活動化さ
れて、前記ビット線及び／またはワード線を高インピー
ダンス状態にする及び／または基本電圧源に接続する遅
延回路を具備する集積回路が提供される。
ルがビット線及びワード線に接続されている集積回路に
おいて、前記ビット線及び／またはワード線に選択さ
れ、前記ビット線及び／またはワード線を高インピーダ
ンス状態にする及び／またはそれらを基本電圧に接続す
る回路、前記ビット線に接続され、前記ビット線を基本
電圧とは異なる読出電圧または書込電圧にプリチャージ
するプリチャージ回路、読出信号または書込信号によっ
て制御され、メモリセルの電気状態を読み出すまたは書
き込む読出または書込回路、及び、前記読出信号または
書込信号の印加に応答した前記ビット線及び／またはワ
ード線の電気状態の読出または書込に続いて、較正され
た遅延の後、前記読出または書込回路によって活動化さ
れて、前記ビット線及び／またはワード線を高インピー
ダンス状態にする及び／または基本電圧源に接続する遅
延回路を具備する集積回路が提供される。
【０００９】本発明は、添付図面を参照して行う下記の
実施例の説明から明らかになろう。但し、これらの図面
は、本発明を例示するものであり、本発明の範囲を何ら
限定するものではない。
実施例の説明から明らかになろう。但し、これらの図面
は、本発明を例示するものであり、本発明の範囲を何ら
限定するものではない。
【００１０】
【発明の実施の形態】本発明は、メモリ内の読出につい
ての種々の動作を異なるように組織することによって問
題を解決するものである。特に、或るシーケンス、すな
わち、ビット線またはワード線のリセット、これらの線
のプリチャージ、メモリセルの読出、及び、更に場合に
よっては、読出記憶を含むシーケンスを保持するより
は、むしろ、本発明では、逆のシーケンスが推奨され
る。この逆シーケンスでは、プリチャージが実行され、
次いで読出動作が実行される。必要ならば、読み出され
たものが記憶され、次に、読出後の較正された期間の後
に、選ばれた技術によって、ビット線またはワード線が
リセットされるか、或いは、高インピーダンス状態に再
度置かれる。
ての種々の動作を異なるように組織することによって問
題を解決するものである。特に、或るシーケンス、すな
わち、ビット線またはワード線のリセット、これらの線
のプリチャージ、メモリセルの読出、及び、更に場合に
よっては、読出記憶を含むシーケンスを保持するより
は、むしろ、本発明では、逆のシーケンスが推奨され
る。この逆シーケンスでは、プリチャージが実行され、
次いで読出動作が実行される。必要ならば、読み出され
たものが記憶され、次に、読出後の較正された期間の後
に、選ばれた技術によって、ビット線またはワード線が
リセットされるか、或いは、高インピーダンス状態に再
度置かれる。
【００１１】従って、最後に、読出の終りに、次の読出
に関係する動作の１つが予想されているので、シーケン
スをより速くすることが可能である。実際、メモリ内で
の連続した読出動作では、同じ動作が同じ順序で実施さ
れるが、これらの動作の１つ、すなわち、前に選択され
たビット線及びワード線の選択解除（ｄｅｓｅｌｅｃｔ
ｉｏｎ）は、プリアクティブ化とも呼ばれ、読出サイク
ルの終りに実行され、従来技術のように読出サイクルの
開始時ではない。その時、例えば、次の読出を許可する
前に読出の終りを待つために、このリセット動作はそう
でなければ無効化されていた期間中に実行されるので、
読出サイクル全体で約５ナノ秒が得られることが分か
る。
に関係する動作の１つが予想されているので、シーケン
スをより速くすることが可能である。実際、メモリ内で
の連続した読出動作では、同じ動作が同じ順序で実施さ
れるが、これらの動作の１つ、すなわち、前に選択され
たビット線及びワード線の選択解除（ｄｅｓｅｌｅｃｔ
ｉｏｎ）は、プリアクティブ化とも呼ばれ、読出サイク
ルの終りに実行され、従来技術のように読出サイクルの
開始時ではない。その時、例えば、次の読出を許可する
前に読出の終りを待つために、このリセット動作はそう
でなければ無効化されていた期間中に実行されるので、
読出サイクル全体で約５ナノ秒が得られることが分か
る。
【００１２】さらに、このように動作することによっ
て、ビット線は、選択されない限り、非臨界的な電圧状
態にある。実際、従来技術では、ビット線が読み出され
ているがそのメモリセルのどれも短絡回路に等価ではな
いときは、このビット線の電圧は、高いままであり、例
えば３Ｖである。結局、そのような励起をフローティン
グゲートトランジスタのソース領域に印加することは、
このトランジスタを僅かにプログラミングすることにな
る。すなわち、メモリが自動的にプログラムされる。こ
れは、フラッシュＥＰＲＯＭの場合、これらのメモリ
が、フラッシュＥＰＲＯＭのように直列接続された制御
トランジスタを備えず、且つ、ＥＥＲＰＯＭメモリのよ
うに薄いゲート酸化物を備えているので、一層臨界的で
ある。従って、このようなメモリは永久的に作用をうけ
る。
て、ビット線は、選択されない限り、非臨界的な電圧状
態にある。実際、従来技術では、ビット線が読み出され
ているがそのメモリセルのどれも短絡回路に等価ではな
いときは、このビット線の電圧は、高いままであり、例
えば３Ｖである。結局、そのような励起をフローティン
グゲートトランジスタのソース領域に印加することは、
このトランジスタを僅かにプログラミングすることにな
る。すなわち、メモリが自動的にプログラムされる。こ
れは、フラッシュＥＰＲＯＭの場合、これらのメモリ
が、フラッシュＥＰＲＯＭのように直列接続された制御
トランジスタを備えず、且つ、ＥＥＲＰＯＭメモリのよ
うに薄いゲート酸化物を備えているので、一層臨界的で
ある。従って、このようなメモリは永久的に作用をうけ
る。
【００１３】また、ビット線をリセットすることは必ず
しも必須ではない。製造技術及び使用する読出回路によ
って、その動作をビット線を高インピーダンス状態に置
く動作に制限することが可能であり（従って、もはや回
路の高電圧源に接続されない）、一般的にこのリセット
動作の間、ワード線はアースに接続される。
しも必須ではない。製造技術及び使用する読出回路によ
って、その動作をビット線を高インピーダンス状態に置
く動作に制限することが可能であり（従って、もはや回
路の高電圧源に接続されない）、一般的にこのリセット
動作の間、ワード線はアースに接続される。
【００１４】図１は、メモリセル１がフローティングゲ
ートトランジスタを備え、ビット線ＢＬ０〜ＢＬＮ−１
及びワード線ＷＬ０〜ＷＬＭ−１に接続されている型の
本発明によるメモリを図示している。これらのビット線
及びワード線は、さらに、各々ビット線及びワード線の
デコーダＢＬＤＥＣ及びＷＬＤＥＣに接続されている。
メモリは、プリアクティブ化回路ＰＡ、つまり、所謂
「選択解除回路」を具備しており、選択解除回路ＰＡ
は、また、これらのビット線及び／またはワード線に接
続され、これらのビット線及び／またはワード線を高イ
ンピーダンス状態にするか或いは基本電圧源に接続する
というプリアクティブ化状態にする。例えば、この選択
解除回路ＰＡは、第１にビット線に直列接続されたトラ
ンジスタ２等のＮチャネル形トランジスタを備え、その
トランジスタはその制御ゲートに状態１の選択解除信号
ＤＥＳＥＬを受けるとデコーダＢＬＤＥＣの出力にこれ
らのビット線を接続する。状態０の信号ＤＥＳＥＬを受
けると、トランジスタはオフになる。ビット線は接続を
切られ、すなわち、デコーダＢＬＤＥＣから接続を切ら
れる。
ートトランジスタを備え、ビット線ＢＬ０〜ＢＬＮ−１
及びワード線ＷＬ０〜ＷＬＭ−１に接続されている型の
本発明によるメモリを図示している。これらのビット線
及びワード線は、さらに、各々ビット線及びワード線の
デコーダＢＬＤＥＣ及びＷＬＤＥＣに接続されている。
メモリは、プリアクティブ化回路ＰＡ、つまり、所謂
「選択解除回路」を具備しており、選択解除回路ＰＡ
は、また、これらのビット線及び／またはワード線に接
続され、これらのビット線及び／またはワード線を高イ
ンピーダンス状態にするか或いは基本電圧源に接続する
というプリアクティブ化状態にする。例えば、この選択
解除回路ＰＡは、第１にビット線に直列接続されたトラ
ンジスタ２等のＮチャネル形トランジスタを備え、その
トランジスタはその制御ゲートに状態１の選択解除信号
ＤＥＳＥＬを受けるとデコーダＢＬＤＥＣの出力にこれ
らのビット線を接続する。状態０の信号ＤＥＳＥＬを受
けると、トランジスタはオフになる。ビット線は接続を
切られ、すなわち、デコーダＢＬＤＥＣから接続を切ら
れる。
【００１５】選択解除回路ＰＡは、更に、トランジスタ
３及び４等のＮチャネル形トランジスタを備え、これら
のトランジスタはその制御ゲートにインバータＩによっ
て生成される信号ＤＥＳＥＬの反転信号を受ける。これ
らのＮチャネル形トランジスタのドレイン及びソース領
域はの一方が、ビット線に接続され、他方がアースに接
続される。この場合、基本電圧はアース電圧であるが、
これは必須ではない。トランジスタ３は、物理的にビッ
ト線側の位置に対応するデコーダＢＬＤＥＣの一方の側
に配置される。トランジスタ４は、センサＤ側の位置に
対応するデコーダＢＬＤＥＣのもう一方の側で同じビッ
ト線上に配置される。従って、ＤＥＳＥＬが０である
時、ビット線及びデコーダＢＬＤＥＣの入力及び出力は
アースされる。
３及び４等のＮチャネル形トランジスタを備え、これら
のトランジスタはその制御ゲートにインバータＩによっ
て生成される信号ＤＥＳＥＬの反転信号を受ける。これ
らのＮチャネル形トランジスタのドレイン及びソース領
域はの一方が、ビット線に接続され、他方がアースに接
続される。この場合、基本電圧はアース電圧であるが、
これは必須ではない。トランジスタ３は、物理的にビッ
ト線側の位置に対応するデコーダＢＬＤＥＣの一方の側
に配置される。トランジスタ４は、センサＤ側の位置に
対応するデコーダＢＬＤＥＣのもう一方の側で同じビッ
ト線上に配置される。従って、ＤＥＳＥＬが０である
時、ビット線及びデコーダＢＬＤＥＣの入力及び出力は
アースされる。
【００１６】選択解除回路ＰＡは、更に、ワード線とア
ースとの間に接続されたＮチャネル形トランジスタ５を
備え、このトランジスタはその制御ゲートに信号ＤＥＳ
ＥＬの反転信号を受ける。選択解除の時、信号ＤＥＳＥ
Ｌが１に等しいと、ワード線はアースされる。
ースとの間に接続されたＮチャネル形トランジスタ５を
備え、このトランジスタはその制御ゲートに信号ＤＥＳ
ＥＬの反転信号を受ける。選択解除の時、信号ＤＥＳＥ
Ｌが１に等しいと、ワード線はアースされる。
【００１７】反対の形の信号によって制御される、反対
のチャネル形のトランジスタを備える別の回路を設計す
ることもできる。また、リセット段階の間、動作をビッ
ト線を高インピーダンス状態にすることに制限すること
ができる。図２は、フローティングゲートトランジスタ
のドレインがビット線に直接接続され、そのソースがア
ースに接続されるＥＰＲＯＭ型メモリセルを図示してい
る。このトランジスタの制御ゲートはワード線に接続さ
れる。読出の原理は同じである。
のチャネル形のトランジスタを備える別の回路を設計す
ることもできる。また、リセット段階の間、動作をビッ
ト線を高インピーダンス状態にすることに制限すること
ができる。図２は、フローティングゲートトランジスタ
のドレインがビット線に直接接続され、そのソースがア
ースに接続されるＥＰＲＯＭ型メモリセルを図示してい
る。このトランジスタの制御ゲートはワード線に接続さ
れる。読出の原理は同じである。
【００１８】メモリは更に、これらのビット線を基本電
圧とは異なる読出または書込電圧にプリチャージするた
めにこれらのビット線に接続されたプリチャージ回路Ｐ
を備える。実際、回路の電源電圧Ｖｃｃが３Ｖに等しい
時、読出プリチャージ電圧は約１．２Ｖである。またメ
モリは、これらの電気状態を読み出すために読出信号Ａ
Ｍによって制御される読出回路Ｄを備える。信号ＡＭは
実際にメモリのアドレッシングによって生成される信号
である。メモリのアドレスバスでアドレス遷移信号が受
け取られるとすぐに、公知の型の回路を使用して、信号
ＡＭを生成する。この信号はまたメモリの標準の読出信
号であり、集積回路の外部で生成されることがある。従
って、セルの読出に参加する回路は、読出回路とされ
る。これは特にアドレス遷移検出回路（図示せず）が存
在する場合にそうである。
圧とは異なる読出または書込電圧にプリチャージするた
めにこれらのビット線に接続されたプリチャージ回路Ｐ
を備える。実際、回路の電源電圧Ｖｃｃが３Ｖに等しい
時、読出プリチャージ電圧は約１．２Ｖである。またメ
モリは、これらの電気状態を読み出すために読出信号Ａ
Ｍによって制御される読出回路Ｄを備える。信号ＡＭは
実際にメモリのアドレッシングによって生成される信号
である。メモリのアドレスバスでアドレス遷移信号が受
け取られるとすぐに、公知の型の回路を使用して、信号
ＡＭを生成する。この信号はまたメモリの標準の読出信
号であり、集積回路の外部で生成されることがある。従
って、セルの読出に参加する回路は、読出回路とされ
る。これは特にアドレス遷移検出回路（図示せず）が存
在する場合にそうである。
【００１９】この実施例の特徴は、読出信号の印加の結
果生じるメモリセルの電気状態の読出に続いて、較正さ
れた遅延時間の後、これらのビット線及び／又はワード
線を高インピーダンス状態にする及び／又は基本電圧に
接続するために、読出回路によって（例えば、この読出
回路のために生成される信号ＡＭによって）活動化され
る遅延回路Ｒを有することである。１実施例では、遅延
回路Ｒは、直列接続されたインバータセル６〜８によっ
て構成されたアナログ遅延線を有し、これらのインバー
タセルの接続ノードは、コンデンサ９，１０を介して、
一定の電圧に、例えばアースに、接続される。このよう
な一連のインバータセルにパルスが伝送されると、この
パルスの出力は、並列に挿入されたコンデンサを充電す
るためにかかる時間だけ遅延される。この遅延回路は、
本実施例では、約４０ナノ秒の遅延を提案することがで
きる。さらに、より短い遅延を得るために中間接続を備
えることが可能である。
果生じるメモリセルの電気状態の読出に続いて、較正さ
れた遅延時間の後、これらのビット線及び／又はワード
線を高インピーダンス状態にする及び／又は基本電圧に
接続するために、読出回路によって（例えば、この読出
回路のために生成される信号ＡＭによって）活動化され
る遅延回路Ｒを有することである。１実施例では、遅延
回路Ｒは、直列接続されたインバータセル６〜８によっ
て構成されたアナログ遅延線を有し、これらのインバー
タセルの接続ノードは、コンデンサ９，１０を介して、
一定の電圧に、例えばアースに、接続される。このよう
な一連のインバータセルにパルスが伝送されると、この
パルスの出力は、並列に挿入されたコンデンサを充電す
るためにかかる時間だけ遅延される。この遅延回路は、
本実施例では、約４０ナノ秒の遅延を提案することがで
きる。さらに、より短い遅延を得るために中間接続を備
えることが可能である。
【００２０】図１には、さらに、ビット線をプリチャー
ジするためのセンサ回路Ｄ及びプリチャージ回路Ｐが示
されている。センサ回路Ｄ及びプリチャージ回路Ｐの動
作は、下記の通りである。始めに、信号ＤＥＳＥＬが１
に等しい時、任意に選択されたビット線をノードＣに接
続する。関係するビット線の電位はその時Ｖｓｓであ
り、０Ｖに等しい。このビット線をプリチャージするた
めに、センサＤを、例えばＰチャネル形トランジスタＰ
１のゲートに入力される信号ＶＲＥＦによって活動化す
る。トランジスタＰ１は一端がＶｃｃ（電源電圧）に他
端がノードＡに接続されている。ＶＲＥＦによる制御
は、ノードＡをＶｃｃの値にすることを目的とする。従
って、ドレインが電位Ｖｃｃに接続されゲートにノード
Ａの電位を受けるＮチャネル形トランジスタＮ１が導通
する。更に、ゲートにノードＡの電位を受けるＰチャネ
ル形トランジスタＰ２を導通状態に置くことによって、
ドレインがＶｃｃに接続されるネーティブトランジスタ
ＮＡＴ２も同様に導通する。トランジスタＰ２も同様に
制御電位ＶＲＥＦによって制御される。トランジスタＮ
１，ＮＡＴ２は、これらのトランジスタのソースが接続
されているノードＣに接続されるビット線を充電する。
ノードＣの電圧は上昇する。ノードＣの電圧の上昇によ
って、Ｎチャネル形トランジスタＮ２を導通状態にする
ことが促進される。トランジスタＮ２は、Ｖｃｃとアー
スとの間に、トランジスタＰ１とＮチャネル形トランジ
スタＮＡＴ１とを介して、直列接続されている。トラン
ジスタＮ２は、そのゲートにノードＣからの電圧を受け
る。トランジスタＮＡＴ１は、そのゲートをそのドレイ
ンに接続することによってダイオードとして設けられて
いる。
ジするためのセンサ回路Ｄ及びプリチャージ回路Ｐが示
されている。センサ回路Ｄ及びプリチャージ回路Ｐの動
作は、下記の通りである。始めに、信号ＤＥＳＥＬが１
に等しい時、任意に選択されたビット線をノードＣに接
続する。関係するビット線の電位はその時Ｖｓｓであ
り、０Ｖに等しい。このビット線をプリチャージするた
めに、センサＤを、例えばＰチャネル形トランジスタＰ
１のゲートに入力される信号ＶＲＥＦによって活動化す
る。トランジスタＰ１は一端がＶｃｃ（電源電圧）に他
端がノードＡに接続されている。ＶＲＥＦによる制御
は、ノードＡをＶｃｃの値にすることを目的とする。従
って、ドレインが電位Ｖｃｃに接続されゲートにノード
Ａの電位を受けるＮチャネル形トランジスタＮ１が導通
する。更に、ゲートにノードＡの電位を受けるＰチャネ
ル形トランジスタＰ２を導通状態に置くことによって、
ドレインがＶｃｃに接続されるネーティブトランジスタ
ＮＡＴ２も同様に導通する。トランジスタＰ２も同様に
制御電位ＶＲＥＦによって制御される。トランジスタＮ
１，ＮＡＴ２は、これらのトランジスタのソースが接続
されているノードＣに接続されるビット線を充電する。
ノードＣの電圧は上昇する。ノードＣの電圧の上昇によ
って、Ｎチャネル形トランジスタＮ２を導通状態にする
ことが促進される。トランジスタＮ２は、Ｖｃｃとアー
スとの間に、トランジスタＰ１とＮチャネル形トランジ
スタＮＡＴ１とを介して、直列接続されている。トラン
ジスタＮ２は、そのゲートにノードＣからの電圧を受け
る。トランジスタＮＡＴ１は、そのゲートをそのドレイ
ンに接続することによってダイオードとして設けられて
いる。
【００２１】それから、負のフィードバックがノードＡ
の電圧に作用する。従って、ノードＡの電圧は、トラン
ジスタＰ１，Ｎ２，ＮＡＴ１によって決定される中間電
圧に安定化される。トランジスタＮＡＴ１は、そのゲー
トがそのドレインに短絡されているので、ダイオードと
して挙動する。すなわち、電流がトランジスタＮ２及び
トランジスタＮＡＴ１を流れるとすぐに、ノードＡの電
圧を大きくするように機能する。その時、ノードＣの電
圧は、トランジスタＮＡＴ１の導通閾値電圧（ＶＴＮＡ
Ｔ１）にトランジスタＮ２の導通閾値電圧ＶＴ（ＶＴＮ
２）を加算した電圧に等しく、すなわち、１．２Ｖであ
る。
の電圧に作用する。従って、ノードＡの電圧は、トラン
ジスタＰ１，Ｎ２，ＮＡＴ１によって決定される中間電
圧に安定化される。トランジスタＮＡＴ１は、そのゲー
トがそのドレインに短絡されているので、ダイオードと
して挙動する。すなわち、電流がトランジスタＮ２及び
トランジスタＮＡＴ１を流れるとすぐに、ノードＡの電
圧を大きくするように機能する。その時、ノードＣの電
圧は、トランジスタＮＡＴ１の導通閾値電圧（ＶＴＮＡ
Ｔ１）にトランジスタＮ２の導通閾値電圧ＶＴ（ＶＴＮ
２）を加算した電圧に等しく、すなわち、１．２Ｖであ
る。
【００２２】実際、ノードＣで電圧が上昇すると、トラ
ンジスタＮ２及びＮＡＴ１はより強く導通状態になろう
とし、ノードＡの電圧の降下を引き起こす。次に、ノー
ドＣの電圧はもちろんトランジスタＮ１及びＮＡＴ２が
導通でなくなることによって小さくなる。しかし、ノー
ドＣの電圧が降下すると、こられの２つのトランジスタ
は導通でなくなくなろうとし、逆の現象が起きる。従っ
て、トランジスタＮ１及びＮＡＴ２は、電圧Ｃがこの値
に達するまでビット線を充電する。
ンジスタＮ２及びＮＡＴ１はより強く導通状態になろう
とし、ノードＡの電圧の降下を引き起こす。次に、ノー
ドＣの電圧はもちろんトランジスタＮ１及びＮＡＴ２が
導通でなくなることによって小さくなる。しかし、ノー
ドＣの電圧が降下すると、こられの２つのトランジスタ
は導通でなくなくなろうとし、逆の現象が起きる。従っ
て、トランジスタＮ１及びＮＡＴ２は、電圧Ｃがこの値
に達するまでビット線を充電する。
【００２３】読出時、読み出されるビット線は、このビ
ット線で読み出されるメモリセルのプログラミング状態
に応じて、ノードＣとアースとのリンクの弱い抵抗であ
ってもなくてもよい。アースへのリンクが存在する時、
ノードＣでの電圧は突然降下し、トランジスタＮＡＴ２
は大量の電流を通過させなければならない。トランジス
タＮＡＴ２の制御は変化しておらず、ノードＡの電圧は
読出動作中同じ電位のままなので、その結果、トランジ
スタＰ２とトランジスタＮＡＴ２との間の中間ノードＢ
の電圧は急峻に上昇する。対照的に、読出時、短絡が検
出されないと、ノードＢの電圧はその初期の低い値のま
まである。このノードＢに接続された出力インバータ
（トランジスタＰ４及びＮ４からなる）は、各々、この
読出に応じてスイッチングされるかまたはされない。出
力Ｓは、各々、高レベル信号（Ｖｃｃ）または低レベル
信号（Ｖｓｓ）を生成する。
ット線で読み出されるメモリセルのプログラミング状態
に応じて、ノードＣとアースとのリンクの弱い抵抗であ
ってもなくてもよい。アースへのリンクが存在する時、
ノードＣでの電圧は突然降下し、トランジスタＮＡＴ２
は大量の電流を通過させなければならない。トランジス
タＮＡＴ２の制御は変化しておらず、ノードＡの電圧は
読出動作中同じ電位のままなので、その結果、トランジ
スタＰ２とトランジスタＮＡＴ２との間の中間ノードＢ
の電圧は急峻に上昇する。対照的に、読出時、短絡が検
出されないと、ノードＢの電圧はその初期の低い値のま
まである。このノードＢに接続された出力インバータ
（トランジスタＰ４及びＮ４からなる）は、各々、この
読出に応じてスイッチングされるかまたはされない。出
力Ｓは、各々、高レベル信号（Ｖｃｃ）または低レベル
信号（Ｖｓｓ）を生成する。
【００２４】ビット線の充電の緩慢性の主な部分は、ネ
ガティブフィードバック回路ＮＡＴ２−Ｎ２−ＮＡＴ１
から生じる。この欠点を解消するために、本発明の図示
した実施例は、また、センサＤ自体とは独立した、はる
かに強力なビット線のプリチャージ用回路Ｐを使用す
る。さらに、製造のばらつきを防止し、より強力な付加
プリチャージ回路による装置によって占める空間を制限
するために、プリチャージ時に、一緒にプリチャージさ
れる全ビット線を短絡させることが可能である。従っ
て、全てに下記の品質を備えるプリチャージが得られ
る。すなわち、速く、全ての線について同一であり、大
きい付加空間を占めない。プリチャージ回路Ｐは、差動
増幅器１１を有する。この差動増幅器１１は、ビット線
の効果的なプリチャージのために信号ＰＲＥと比較され
なければならないビット線電圧基準信号ＢＬＲＥＦを受
ける。この差動増幅器１１は、ビット線プリチャージ制
御信号ＰＲＥＣＨＢＬを出力して、ビット線のプリチャ
ージを制御する。このビット線プリチャージ制御信号
は、ビット線をプリチャージするためにビット線にノー
ドＣで一端が接続されるパワートランジスタ１２への制
御として入力される。トランジスタ１２の他端は、回路
の電源Ｖｃｃに接続される。
ガティブフィードバック回路ＮＡＴ２−Ｎ２−ＮＡＴ１
から生じる。この欠点を解消するために、本発明の図示
した実施例は、また、センサＤ自体とは独立した、はる
かに強力なビット線のプリチャージ用回路Ｐを使用す
る。さらに、製造のばらつきを防止し、より強力な付加
プリチャージ回路による装置によって占める空間を制限
するために、プリチャージ時に、一緒にプリチャージさ
れる全ビット線を短絡させることが可能である。従っ
て、全てに下記の品質を備えるプリチャージが得られ
る。すなわち、速く、全ての線について同一であり、大
きい付加空間を占めない。プリチャージ回路Ｐは、差動
増幅器１１を有する。この差動増幅器１１は、ビット線
の効果的なプリチャージのために信号ＰＲＥと比較され
なければならないビット線電圧基準信号ＢＬＲＥＦを受
ける。この差動増幅器１１は、ビット線プリチャージ制
御信号ＰＲＥＣＨＢＬを出力して、ビット線のプリチャ
ージを制御する。このビット線プリチャージ制御信号
は、ビット線をプリチャージするためにビット線にノー
ドＣで一端が接続されるパワートランジスタ１２への制
御として入力される。トランジスタ１２の他端は、回路
の電源Ｖｃｃに接続される。
【００２５】プリチャージ回路Ｐの構造を以下に説明す
る。２つのエンハンスメントＰチャネル形トランジスタ
１３及び１４は、各々、２つのネーティブＮチャネル形
トランジスタ１５及び１６に直列接続されている。この
２つのネーティブＮチャネル形トランジスタのソース１
７及び１８は一緒に接続されている。ソース１７及び１
８の共通ノードはさらにＮチャネル形トランジスタ１９
を介してアースに接続されている。ネーティブトランジ
スタ１５及び１６は、差動段を形成している。それらの
トランジスタのゲートは各々信号ＰＲＥ及びＢＬＲＥＦ
を受ける。２つのＰチャネル形トランジスタ１３及び１
４の２つのゲートは互いに接続されており、同時にトラ
ンジスタ１４のドレインに接続されている。トランジス
タ１３及び１４は、差動増幅器１１の両方の電流路に比
例した電流を供給する電流ミラーを形成する。
る。２つのエンハンスメントＰチャネル形トランジスタ
１３及び１４は、各々、２つのネーティブＮチャネル形
トランジスタ１５及び１６に直列接続されている。この
２つのネーティブＮチャネル形トランジスタのソース１
７及び１８は一緒に接続されている。ソース１７及び１
８の共通ノードはさらにＮチャネル形トランジスタ１９
を介してアースに接続されている。ネーティブトランジ
スタ１５及び１６は、差動段を形成している。それらの
トランジスタのゲートは各々信号ＰＲＥ及びＢＬＲＥＦ
を受ける。２つのＰチャネル形トランジスタ１３及び１
４の２つのゲートは互いに接続されており、同時にトラ
ンジスタ１４のドレインに接続されている。トランジス
タ１３及び１４は、差動増幅器１１の両方の電流路に比
例した電流を供給する電流ミラーを形成する。
【００２６】プリチャージ動作の開始時、ビット線上の
ノードＣで使用できる電圧は０である。従って、ビット
線プリチャージ信号ＰＲＥは０である。プリチャージを
実行しなければならない時、正の信号ＡＭをトランジス
タ１９の制御ゲートに送る。その時、ネーティブトラン
ジスタ１５及び１６のソース１８及び１７はアースに接
続されると考えられる。このとき、差動増幅器１１が作
動状態に置かれる。ソース１７及び１８がアースに接続
される時、トランジスタ１４及び１６は導通する。従っ
て、トランジスタ１３はまた導通になる。しかし、その
時ネーティブトランジスタ１５の制御ゲートに入力され
る有効プリチャージ信号ＰＲＥは０なので、トランジス
タ１５のドレイン−ソース電圧は大きい。従って、トラ
ンジスタ１３のドレインは電源電位、すなわち、Ｖｃｃ
にされる。トランジスタ１３のドレイン電位及び差動増
幅器の動作の有効化命令ＡＭはＮＡＮＤゲート２０の入
力に入力され、そのＮＡＮＤゲート２０は零論理状態を
出力する。この零論理状態はインバータ２１の入力に導
入され、状態１であるビット線ＰＲＥＣＨＢＬのプリチ
ャージを制御する信号を出力する。この状態１の命令に
よって、ビット線チャージトランジスタ１２を導通にす
る。
ノードＣで使用できる電圧は０である。従って、ビット
線プリチャージ信号ＰＲＥは０である。プリチャージを
実行しなければならない時、正の信号ＡＭをトランジス
タ１９の制御ゲートに送る。その時、ネーティブトラン
ジスタ１５及び１６のソース１８及び１７はアースに接
続されると考えられる。このとき、差動増幅器１１が作
動状態に置かれる。ソース１７及び１８がアースに接続
される時、トランジスタ１４及び１６は導通する。従っ
て、トランジスタ１３はまた導通になる。しかし、その
時ネーティブトランジスタ１５の制御ゲートに入力され
る有効プリチャージ信号ＰＲＥは０なので、トランジス
タ１５のドレイン−ソース電圧は大きい。従って、トラ
ンジスタ１３のドレインは電源電位、すなわち、Ｖｃｃ
にされる。トランジスタ１３のドレイン電位及び差動増
幅器の動作の有効化命令ＡＭはＮＡＮＤゲート２０の入
力に入力され、そのＮＡＮＤゲート２０は零論理状態を
出力する。この零論理状態はインバータ２１の入力に導
入され、状態１であるビット線ＰＲＥＣＨＢＬのプリチ
ャージを制御する信号を出力する。この状態１の命令に
よって、ビット線チャージトランジスタ１２を導通にす
る。
【００２７】ビット線プリチャージ信号が更にノードＣ
から取られ、トランジスタ２２及びＲ’Ｃ’シミュレー
ション回路（トランジスタ２２とネーティブトランジス
タ１５の制御ゲートとの間に接続された抵抗Ｒ’と、ネ
ーティブトランジスタ１５の制御ゲートとアースとの間
に接続されたコンデンサＣ’とからなるように図示して
ある）を介して信号ＰＲＥとしてネーティブトランジス
タ１５の制御ゲートに送られる。このＲ’Ｃ’回路はビ
ット線の充電をシミュレーションする回路であり、実際
に存在し、ここでは、単なる象徴的表示ではない。この
回路の目的は、その入力ではなく、ビット線の終りでビ
ット線をプリチャージするための有効電圧の情報を得る
ことである。従って、Ｒ’Ｃ’回路の中点はビット線の
有効なプリチャージのための信号ＰＲＥを出力する。
から取られ、トランジスタ２２及びＲ’Ｃ’シミュレー
ション回路（トランジスタ２２とネーティブトランジス
タ１５の制御ゲートとの間に接続された抵抗Ｒ’と、ネ
ーティブトランジスタ１５の制御ゲートとアースとの間
に接続されたコンデンサＣ’とからなるように図示して
ある）を介して信号ＰＲＥとしてネーティブトランジス
タ１５の制御ゲートに送られる。このＲ’Ｃ’回路はビ
ット線の充電をシミュレーションする回路であり、実際
に存在し、ここでは、単なる象徴的表示ではない。この
回路の目的は、その入力ではなく、ビット線の終りでビ
ット線をプリチャージするための有効電圧の情報を得る
ことである。従って、Ｒ’Ｃ’回路の中点はビット線の
有効なプリチャージのための信号ＰＲＥを出力する。
【００２８】Ｒ’Ｃ’回路は、例えば修理のために使用
される型の現実の付加ビット線によって置き換えられる
ことがある。しかし、Ｒ’Ｃ’回路の方が占める空間が
小さいので、Ｒ’Ｃ’回路を選択することが好ましい。
また、複数のビット線が同時にプリチャージされるの
で、同時に複数のビット線をプリチャージするシミュレ
ーションを形成することが必要なことがある。これは、
１本のビット線だけのプリチャージと等価であることは
不可能である。
される型の現実の付加ビット線によって置き換えられる
ことがある。しかし、Ｒ’Ｃ’回路の方が占める空間が
小さいので、Ｒ’Ｃ’回路を選択することが好ましい。
また、複数のビット線が同時にプリチャージされるの
で、同時に複数のビット線をプリチャージするシミュレ
ーションを形成することが必要なことがある。これは、
１本のビット線だけのプリチャージと等価であることは
不可能である。
【００２９】１ビット線の有効なプリチャージのための
信号が基準信号ＢＬＲＥＦによって定められたレベルに
達した時、トランジスタ１５のドレイン／ソース電圧は
小さくなりはじめ、差動増幅器１１はスイッチングし
て、ビット線プリチャージ制御信号ＰＲＥＣＨＢＬは状
態を変化する。すなわち、零状態に戻る。その時、トラ
ンジスタ１２はオフになる。この時、プリチャージは終
了し、読出自体のためにビット線が使用できる。さら
に、ノードＣとＲ’Ｃ’回路との間に直列接続され、ま
たプリチャージ制御信号ＰＲＥＣＨＢＬによって制御さ
れるトランジスタ２２もまたオフになる。その時、その
トランジスタは２２メモリ読出回路から差動増幅器１１
の接続を切る。この動作は、インバータＰ４Ｎ４のスイ
ッチングを遅延させることがある差動増幅器１１のコン
デンサの存在（及びＲ’Ｃ’回路のコンデンサの存在）
によりノードＣでの電圧降下の測定のひずみを防止す
る。
信号が基準信号ＢＬＲＥＦによって定められたレベルに
達した時、トランジスタ１５のドレイン／ソース電圧は
小さくなりはじめ、差動増幅器１１はスイッチングし
て、ビット線プリチャージ制御信号ＰＲＥＣＨＢＬは状
態を変化する。すなわち、零状態に戻る。その時、トラ
ンジスタ１２はオフになる。この時、プリチャージは終
了し、読出自体のためにビット線が使用できる。さら
に、ノードＣとＲ’Ｃ’回路との間に直列接続され、ま
たプリチャージ制御信号ＰＲＥＣＨＢＬによって制御さ
れるトランジスタ２２もまたオフになる。その時、その
トランジスタは２２メモリ読出回路から差動増幅器１１
の接続を切る。この動作は、インバータＰ４Ｎ４のスイ
ッチングを遅延させることがある差動増幅器１１のコン
デンサの存在（及びＲ’Ｃ’回路のコンデンサの存在）
によりノードＣでの電圧降下の測定のひずみを防止す
る。
【００３０】ビット線プリチャージ制御信号の存在は、
全ビット線を共に短絡させるために効果的に使用でき
る。プリチャージ時にビット線を共に短絡させるという
事実は、全てのビット線が同じ１つの値にプリチャージ
され、従って、この値はセンサ自体のプリチャージトラ
ンシズタの特性のばらつきとは無関係であることを確実
にするという第２の利点がある。差動増幅器１１が極め
て高速になるためには、Ｐチャネル形トランジスタ１
３，１４は大きなトランジスタであることが好ましい。
また、比較トランジスタ１５，１６はネーティブトラン
ジスタであることが好ましい。実際、Ｎ形差動増幅器の
有効動作域は、２ＶＴからＶｃｃの範囲にある。普通の
Ｎチャネル形トランジスタ（即ち、エンハンメントＮチ
ャネル形トランジスタ）の閾値電圧ＶＴは約１．５Ｖで
ある。従って、この形の差動増幅器は、比較すべき電圧
ＰＲＥ及びＢＬＲＥＲＦが３Ｖより大きく、Ｖｃｃより
低い時良好に作動する。実際は、得るべきプリチャージ
電圧が１．２Ｖに等しいので、そうではない。導通閾値
電圧ＶＴが約０．２Ｖのネイティブトランジスタを使用
することによって、満足できる動作範囲を得ることが容
易である。
全ビット線を共に短絡させるために効果的に使用でき
る。プリチャージ時にビット線を共に短絡させるという
事実は、全てのビット線が同じ１つの値にプリチャージ
され、従って、この値はセンサ自体のプリチャージトラ
ンシズタの特性のばらつきとは無関係であることを確実
にするという第２の利点がある。差動増幅器１１が極め
て高速になるためには、Ｐチャネル形トランジスタ１
３，１４は大きなトランジスタであることが好ましい。
また、比較トランジスタ１５，１６はネーティブトラン
ジスタであることが好ましい。実際、Ｎ形差動増幅器の
有効動作域は、２ＶＴからＶｃｃの範囲にある。普通の
Ｎチャネル形トランジスタ（即ち、エンハンメントＮチ
ャネル形トランジスタ）の閾値電圧ＶＴは約１．５Ｖで
ある。従って、この形の差動増幅器は、比較すべき電圧
ＰＲＥ及びＢＬＲＥＲＦが３Ｖより大きく、Ｖｃｃより
低い時良好に作動する。実際は、得るべきプリチャージ
電圧が１．２Ｖに等しいので、そうではない。導通閾値
電圧ＶＴが約０．２Ｖのネイティブトランジスタを使用
することによって、満足できる動作範囲を得ることが容
易である。
【００３１】差動増幅器１１の存在によって、ビット線
がトランジスタ１２によってＶｃｃのプリチャージ値に
達することが望ましいかのようにビット線をプリチャー
ジすることができる。一定のビット線プリチャージ時間
は変化しない。しかし、電圧について設定された目的値
はより大きいので、目的がまさにこの閾値を得ることで
あった時より急速にこの閾値に達する。この電圧に達す
るとすぐに、差動増幅器はプリチャージをオフにするこ
とができる。更に、差動増幅器１１のために、負のフィ
ードバックＮＡＴ２、ＮＡＴ１、Ｎ２はもはや優勢では
ない。
がトランジスタ１２によってＶｃｃのプリチャージ値に
達することが望ましいかのようにビット線をプリチャー
ジすることができる。一定のビット線プリチャージ時間
は変化しない。しかし、電圧について設定された目的値
はより大きいので、目的がまさにこの閾値を得ることで
あった時より急速にこの閾値に達する。この電圧に達す
るとすぐに、差動増幅器はプリチャージをオフにするこ
とができる。更に、差動増幅器１１のために、負のフィ
ードバックＮＡＴ２、ＮＡＴ１、Ｎ２はもはや優勢では
ない。
【００３２】本発明の１実施例によると、出力増幅器Ａ
Ｓは、２つの段階（フェイズ）で作動する。その２つの
段階とは、すなわち、最初にプリチャージ、次に、信号
Ｓの論理レベルの伝送である。その出力増幅器ＡＳは、
パッドＩＯＰＡＤを所望の論理レベルにするために使用
される２つの出力トランジスタを有する。これらは、各
々、充電トランジスタＴ１及び放電トランジスタＴ２で
ある。ＣＭＯＳ技術では、使用されるトランジスタは、
ソースが正の電源端子Ｖｃｃに接続されたＰチャネル充
電トランジスタ及びソースが低い電源端子、例えばアー
スに接続されたＮチャネル放電トランジスタである。両
トランジスタのドレインはパッドＩＯＰＡＤに接続され
る。信号ＳがパッドＩＯＰＡＤを高い論理レベルにする
ことに対応する時、トランジスタＴ１は導通でなければ
ならず、Ｔ２はオフでなければならない。逆に、信号Ｓ
がパッドを低い論理レベルにする時に対応する時トラン
ジスタＴ１はオフでなければならず、Ｔ２はオンでなけ
ればならない。
Ｓは、２つの段階（フェイズ）で作動する。その２つの
段階とは、すなわち、最初にプリチャージ、次に、信号
Ｓの論理レベルの伝送である。その出力増幅器ＡＳは、
パッドＩＯＰＡＤを所望の論理レベルにするために使用
される２つの出力トランジスタを有する。これらは、各
々、充電トランジスタＴ１及び放電トランジスタＴ２で
ある。ＣＭＯＳ技術では、使用されるトランジスタは、
ソースが正の電源端子Ｖｃｃに接続されたＰチャネル充
電トランジスタ及びソースが低い電源端子、例えばアー
スに接続されたＮチャネル放電トランジスタである。両
トランジスタのドレインはパッドＩＯＰＡＤに接続され
る。信号ＳがパッドＩＯＰＡＤを高い論理レベルにする
ことに対応する時、トランジスタＴ１は導通でなければ
ならず、Ｔ２はオフでなければならない。逆に、信号Ｓ
がパッドを低い論理レベルにする時に対応する時トラン
ジスタＴ１はオフでなければならず、Ｔ２はオンでなけ
ればならない。
【００３３】情報の第１の読出によりパッドＩＯＰＡＤ
が高い電位にされた時、第２の読出もまた高レベルにし
なければならない場合、第２の読出は高速の情報要素を
与えるが、低レベルにしなければならない時は、その場
合、パッドとこのパッドに接続された外部線を放電する
ために必要な時間をかけることが必要なので、低速の情
報要素を与えることが理解されよう。逆に、前の読出で
パッドを低レベルにした時、新しい情報要素が高い論理
レベルに対応すると、情報要素を得ることが遅延され
る。
が高い電位にされた時、第２の読出もまた高レベルにし
なければならない場合、第２の読出は高速の情報要素を
与えるが、低レベルにしなければならない時は、その場
合、パッドとこのパッドに接続された外部線を放電する
ために必要な時間をかけることが必要なので、低速の情
報要素を与えることが理解されよう。逆に、前の読出で
パッドを低レベルにした時、新しい情報要素が高い論理
レベルに対応すると、情報要素を得ることが遅延され
る。
【００３４】２つの起こり得る場合（２つの同一レベル
の連続した供給、或いは、２つの異なるレベルの供給）
情報が与えられる速度を平衡化するために、出力パッド
は、読出そのもの直前のプリチャージ段階中に２つの論
理レベルの間の中間値にプリチャージする。ここで考え
られる論理レベルは、使用される技術において許される
標準的なレベルである。例えば、ＣＭＯＳ技術では、こ
れらのレベルは、低レベルについては０．８Ｖであり、
高レベルについては２Ｖである。中間値は、約１．４Ｖ
に等しい。従って、動作のシーケンスは、読み出す情報
のアドレスＡＭの変化の検出によって決定される時ｔ０
から開始して、第１のプリチャージ段階ＰＲＥＣＨ（ｔ
０〜ｔ１、例えば３０ナノ秒の期間）を、次に、読出段
階ＬＥＣＴ（ｔ１〜ｔ２、約１０ナノ秒）を、そしてさ
らに、読み出す情報のアドレスの新しい変化を待つ段階
を、含む。
の連続した供給、或いは、２つの異なるレベルの供給）
情報が与えられる速度を平衡化するために、出力パッド
は、読出そのもの直前のプリチャージ段階中に２つの論
理レベルの間の中間値にプリチャージする。ここで考え
られる論理レベルは、使用される技術において許される
標準的なレベルである。例えば、ＣＭＯＳ技術では、こ
れらのレベルは、低レベルについては０．８Ｖであり、
高レベルについては２Ｖである。中間値は、約１．４Ｖ
に等しい。従って、動作のシーケンスは、読み出す情報
のアドレスＡＭの変化の検出によって決定される時ｔ０
から開始して、第１のプリチャージ段階ＰＲＥＣＨ（ｔ
０〜ｔ１、例えば３０ナノ秒の期間）を、次に、読出段
階ＬＥＣＴ（ｔ１〜ｔ２、約１０ナノ秒）を、そしてさ
らに、読み出す情報のアドレスの新しい変化を待つ段階
を、含む。
【００３５】この付加プリチャージ段階は、信号Ｓの生
成前にビット線ＢＬのプリチャージ段階と同時に実施さ
れる時、全く損失時間を含むことがないことが注目され
る。本発明では、前段の読出の終りまでにプリチャージ
を活動化することによってプリチャージを予想すること
さえできる。
成前にビット線ＢＬのプリチャージ段階と同時に実施さ
れる時、全く損失時間を含むことがないことが注目され
る。本発明では、前段の読出の終りまでにプリチャージ
を活動化することによってプリチャージを予想すること
さえできる。
【００３６】第１の論理ゲートＰＬ１はトランジスタＴ
１を活動化し、第２の論理ゲートＰＬ２はトランジスタ
Ｔ２を活動化する。図示した実施例では、論理ゲートＰ
Ｌ１は２入力ＮＡＮＤゲートであり、論理ゲートＰＬ２
は２入力ＮＯＲゲートである。読出段階中、ＮＡＮＤゲ
ートＰＬ１の第１の入力は出力パッドに伝送ずべき情報
を示す信号Ｓを受ける。ＮＯＲゲートＰＬ２の第１の入
力も同一の信号を受ける。インバータ（Ｎ４−Ｐ４）の
出力は、プリチャージ段階後の読出段階中にだけ開く転
送ゲートＰＴ１を介してこれらゲートの第１の入力に接
続される。図示の転送ゲートを活動化する信号ＬＥＣＴ
は、この読出段階を決定する（図３を参照）。転送ゲー
トは、論理信号によって制御されるＮチャネルＭＯＳト
ランジスタと、そのＮチャネルＭＯＳトランジスタに並
列に接続されたその論理信号の反転論理信号によって制
御されるＰチャネルＭＯＳトランジスタとによって構成
される。
１を活動化し、第２の論理ゲートＰＬ２はトランジスタ
Ｔ２を活動化する。図示した実施例では、論理ゲートＰ
Ｌ１は２入力ＮＡＮＤゲートであり、論理ゲートＰＬ２
は２入力ＮＯＲゲートである。読出段階中、ＮＡＮＤゲ
ートＰＬ１の第１の入力は出力パッドに伝送ずべき情報
を示す信号Ｓを受ける。ＮＯＲゲートＰＬ２の第１の入
力も同一の信号を受ける。インバータ（Ｎ４−Ｐ４）の
出力は、プリチャージ段階後の読出段階中にだけ開く転
送ゲートＰＴ１を介してこれらゲートの第１の入力に接
続される。図示の転送ゲートを活動化する信号ＬＥＣＴ
は、この読出段階を決定する（図３を参照）。転送ゲー
トは、論理信号によって制御されるＮチャネルＭＯＳト
ランジスタと、そのＮチャネルＭＯＳトランジスタに並
列に接続されたその論理信号の反転論理信号によって制
御されるＰチャネルＭＯＳトランジスタとによって構成
される。
【００３７】ＮＡＮＤゲートＰＬ１の第２の入力は、ま
た読出段階ＬＥＣＴ中オンである別の転送ゲートＰＴ２
を介して信号Ｓを受ける。同様に、ＮＯＲゲートＰＬ２
の第１の入力はゲートＰＴ１を介して信号Ｓを受け、第
２の入力は信号ＬＥＣＴによってオンになる転送ゲート
ＰＴ３を介して信号Ｓを受ける。
た読出段階ＬＥＣＴ中オンである別の転送ゲートＰＴ２
を介して信号Ｓを受ける。同様に、ＮＯＲゲートＰＬ２
の第１の入力はゲートＰＴ１を介して信号Ｓを受け、第
２の入力は信号ＬＥＣＴによってオンになる転送ゲート
ＰＴ３を介して信号Ｓを受ける。
【００３８】パッドＩＯＰＡＤにおいて情報が完全に安
定化される前でも新しい読出動作のために差動増幅器Ｐ
４−Ｎ４を極めて急速に解除する必要に関する理由のた
め、信号Ｓの消滅後でも論理ゲートＰＬ１及びＰＬ２の
入力で信号Ｓの値を記憶して保持する補助保持回路が備
えられる。更に、各転送ゲートＰＴ１、ＰＴ２、ＰＴ３
の後に保持回路が存在する。各保持回路ＣＭ１、ＣＭ
２、ＣＭ３は各々転送ゲートに直列接続された２つの直
列インバータを備えるサーボ制御ループを有する。第２
のインバータの入力は第１のインバータの出力に接続さ
れており、第２のインバータの出力は転送ゲートの入力
に接続されており、この転送ゲートの出力は第１のイン
バータの入力に接続されて、ループを構成している。保
持回路の転送ゲートは、新しい読出に対応する信号Ｓが
その新しい値をとるとすぐに情報（Ｓ）をセーブする信
号ＭＥＭによって制御される。信号ＭＥＭは、読出段階
（ＬＥＣＴ）が終了するとすぐに出現し、次のプリチャ
ージ段階まで、すなわち読み出される情報のアドレスで
の変化の検出前の待ち時間の間正常に保持される。
定化される前でも新しい読出動作のために差動増幅器Ｐ
４−Ｎ４を極めて急速に解除する必要に関する理由のた
め、信号Ｓの消滅後でも論理ゲートＰＬ１及びＰＬ２の
入力で信号Ｓの値を記憶して保持する補助保持回路が備
えられる。更に、各転送ゲートＰＴ１、ＰＴ２、ＰＴ３
の後に保持回路が存在する。各保持回路ＣＭ１、ＣＭ
２、ＣＭ３は各々転送ゲートに直列接続された２つの直
列インバータを備えるサーボ制御ループを有する。第２
のインバータの入力は第１のインバータの出力に接続さ
れており、第２のインバータの出力は転送ゲートの入力
に接続されており、この転送ゲートの出力は第１のイン
バータの入力に接続されて、ループを構成している。保
持回路の転送ゲートは、新しい読出に対応する信号Ｓが
その新しい値をとるとすぐに情報（Ｓ）をセーブする信
号ＭＥＭによって制御される。信号ＭＥＭは、読出段階
（ＬＥＣＴ）が終了するとすぐに出現し、次のプリチャ
ージ段階まで、すなわち読み出される情報のアドレスで
の変化の検出前の待ち時間の間正常に保持される。
【００３９】２つのインバータ１１、１２及び転送ゲー
トＰＴ４に対応する第１の保持回路ＣＭ１はゲートＰＴ
１の出力に接続され、すなわち、インバータ１１の入力
及びゲートＰ４の出力はゲートＰＴ１の出力に接続され
る。同様に、第２の保持回路ＣＭ２（信号ＭＥＭによっ
て制御されるインバータＩ３、Ｉ４、転送ゲートＰＴ
５）は転送ゲートＰＴ２の出力に接続される。第３の保
持回路ＣＭ３（信号ＭＥＭによって制御されるインバー
タ１５、１６、転送ゲートＰＴ６）は転送ゲートＰＴ３
の出力に接続される。
トＰＴ４に対応する第１の保持回路ＣＭ１はゲートＰＴ
１の出力に接続され、すなわち、インバータ１１の入力
及びゲートＰ４の出力はゲートＰＴ１の出力に接続され
る。同様に、第２の保持回路ＣＭ２（信号ＭＥＭによっ
て制御されるインバータＩ３、Ｉ４、転送ゲートＰＴ
５）は転送ゲートＰＴ２の出力に接続される。第３の保
持回路ＣＭ３（信号ＭＥＭによって制御されるインバー
タ１５、１６、転送ゲートＰＴ６）は転送ゲートＰＴ３
の出力に接続される。
【００４０】信号ＬＥＣＴが出力され、信号Ｓがゲート
ＰＬ１及びＰＬ２に入力される時、信号ＭＥＭは低レベ
ル状態（ゲートＰＴ４、ＰＴ５、ＰＴ６がオフ）であ
る。読出信号ＬＥＣＴによってゲートＰＴ１、ＰＴ２、
ＰＴ３を導通にする。信号ＳがゲートＰＬ１及びＰＬ２
の入力に出現し、次に安定化される。次に、信号ＬＥＣ
Ｔは低レベル状態に戻され、信号ＭＥＭはゲートＰＴ
４、ＰＴ５、ＰＴ６に入力され、それらをオンにして、
保持回路を活動化して信号Ｓを記憶する。次に、信号Ｓ
の論理値は、増幅器Ｐ４−Ｎ４の出力が信号Ｓを出力す
ることを停止しても論理ゲートＰＬ１及びＰＬ２の入力
に入力され続ける。従って、この時以後、センサＤを再
初期化する選択解除動作を実施することが可能である。
ＰＬ１及びＰＬ２に入力される時、信号ＭＥＭは低レベ
ル状態（ゲートＰＴ４、ＰＴ５、ＰＴ６がオフ）であ
る。読出信号ＬＥＣＴによってゲートＰＴ１、ＰＴ２、
ＰＴ３を導通にする。信号ＳがゲートＰＬ１及びＰＬ２
の入力に出現し、次に安定化される。次に、信号ＬＥＣ
Ｔは低レベル状態に戻され、信号ＭＥＭはゲートＰＴ
４、ＰＴ５、ＰＴ６に入力され、それらをオンにして、
保持回路を活動化して信号Ｓを記憶する。次に、信号Ｓ
の論理値は、増幅器Ｐ４−Ｎ４の出力が信号Ｓを出力す
ることを停止しても論理ゲートＰＬ１及びＰＬ２の入力
に入力され続ける。従って、この時以後、センサＤを再
初期化する選択解除動作を実施することが可能である。
【００４１】信号Ｓが高論理レベル（１）にある時、Ｎ
ＡＮＤゲートの入力はどちらも１なので、その出力は０
になる。その時、充電トランジスタＴ１は導通になり、
パッドＩＯＰＡＤを高い電源端子Ａから高論理レベルに
充電する。トランジスタＴ２はオフのままであり、ＮＯ
Ｒゲートの入力はどちらも１なのでその出力は０であ
る。もし、反対に、信号Ｓが低論理レベル（０）にある
と、ＮＯＲゲートの出力は１になり、放電トランジスタ
Ｔ２を導通にして、出力パッドをレベル０にする。ＮＡ
ＮＤゲートは、トランジスタＴ１をオフにするレベル１
になる。
ＡＮＤゲートの入力はどちらも１なので、その出力は０
になる。その時、充電トランジスタＴ１は導通になり、
パッドＩＯＰＡＤを高い電源端子Ａから高論理レベルに
充電する。トランジスタＴ２はオフのままであり、ＮＯ
Ｒゲートの入力はどちらも１なのでその出力は０であ
る。もし、反対に、信号Ｓが低論理レベル（０）にある
と、ＮＯＲゲートの出力は１になり、放電トランジスタ
Ｔ２を導通にして、出力パッドをレベル０にする。ＮＡ
ＮＤゲートは、トランジスタＴ１をオフにするレベル１
になる。
【００４２】増幅器ＡＳのプリチャージのため、好まし
くは下記の特殊な付加素子が構成される。すなわち、パ
ッドＩＯＰＡＤの前段の論理状態に応じてゲートＰＬ１
及びＰＬ２の内の１つを抑止するための抑止回路及びパ
ッドＩＯＰＡＤのプリチャージを所定の値に制限するた
めの閾値センサである。好ましい実施例では、パッドＩ
ＯＰＡＤの前段の論理値を記憶するための回路が備えら
れる。この回路は、例えば、インバータ１７と、そのイ
ンバータ１７より抵抗の高い別のインバータ１８とから
なるループを有する。この記憶回路の入力（インバータ
１７の入力）は読出段階ＬＥＣＴ中オンになる転送ゲー
トＰ１７を介してパッドに接続される。従って、記憶回
路は読出段階中パッドの状態を記憶する。記憶回路の出
力（インバータ１７の出力）は、プリチャージ段階ＰＲ
ＥＣＨ中オンになる転送ゲートＰＴ８によってＮＡＮＤ
ゲートＰＬ１の第１の入力及びＮＯＲゲートＰＬ２の第
１の入力に接続される。従って、インバータ１７によっ
て反転され、このインバータによって記憶されるパッド
に存在する論理状態は、プリチャージ段階中ＮＡＮＤ及
びＮＯＲゲートの別の入力に伝送される。
くは下記の特殊な付加素子が構成される。すなわち、パ
ッドＩＯＰＡＤの前段の論理状態に応じてゲートＰＬ１
及びＰＬ２の内の１つを抑止するための抑止回路及びパ
ッドＩＯＰＡＤのプリチャージを所定の値に制限するた
めの閾値センサである。好ましい実施例では、パッドＩ
ＯＰＡＤの前段の論理値を記憶するための回路が備えら
れる。この回路は、例えば、インバータ１７と、そのイ
ンバータ１７より抵抗の高い別のインバータ１８とから
なるループを有する。この記憶回路の入力（インバータ
１７の入力）は読出段階ＬＥＣＴ中オンになる転送ゲー
トＰ１７を介してパッドに接続される。従って、記憶回
路は読出段階中パッドの状態を記憶する。記憶回路の出
力（インバータ１７の出力）は、プリチャージ段階ＰＲ
ＥＣＨ中オンになる転送ゲートＰＴ８によってＮＡＮＤ
ゲートＰＬ１の第１の入力及びＮＯＲゲートＰＬ２の第
１の入力に接続される。従って、インバータ１７によっ
て反転され、このインバータによって記憶されるパッド
に存在する論理状態は、プリチャージ段階中ＮＡＮＤ及
びＮＯＲゲートの別の入力に伝送される。
【００４３】記憶回路の出力は、単純にゲートＰＬ１及
びＰＬ２のどちらかの作動を抑止して、前段の読出時の
パッドの論理状態に応じて充電トランジスタまたは放電
トランジスタの導通を禁止するために使用される。すな
わち、記憶された論理状態が１の時、次のプリチャージ
段階中に０状態がＮＡＮＤゲートの入力に伝送される。
これは、他の入力の状態とは無関係にトランジスタＴ１
の導通を禁止する。ＮＯＲゲートは影響されず、従っ
て、このゲートの別の入力の状態の応じてトランジスタ
Ｔ２を導通にすることがある。逆に、前段の読出のパッ
ドの状態が０の時、次のプリチャージ段階中記憶回路に
よって１状態が伝送され、トランジスタＴ２の導通を禁
止する。トランジスタＴ１の導通は禁止されず、ＮＡＮ
Ｄゲートの別の入力の状態による。
びＰＬ２のどちらかの作動を抑止して、前段の読出時の
パッドの論理状態に応じて充電トランジスタまたは放電
トランジスタの導通を禁止するために使用される。すな
わち、記憶された論理状態が１の時、次のプリチャージ
段階中に０状態がＮＡＮＤゲートの入力に伝送される。
これは、他の入力の状態とは無関係にトランジスタＴ１
の導通を禁止する。ＮＯＲゲートは影響されず、従っ
て、このゲートの別の入力の状態の応じてトランジスタ
Ｔ２を導通にすることがある。逆に、前段の読出のパッ
ドの状態が０の時、次のプリチャージ段階中記憶回路に
よって１状態が伝送され、トランジスタＴ２の導通を禁
止する。トランジスタＴ１の導通は禁止されず、ＮＡＮ
Ｄゲートの別の入力の状態による。
【００４４】ＮＡＮＤゲートＰＬ１の第２の入力はそれ
自体閾値インバータＩＳ１の出力を受ける転送ゲートＰ
Ｔ９の出力を受け、このインバータの入力はパッドＩＯ
ＰＡＤに接続される。また、ＮＡＮＤゲートの第２の入
力は保持回路ＣＭ２の出力によって信号Ｓを受けること
が思い出される。しかし、プリチャージ段階ＰＲＥＣＨ
中、信号ＬＥＣＴ及び信号ＭＥＭは０であり、ゲートＰ
Ｔ２及びＰＴ５をオフにする。従って、信号ＳはＮＡＮ
Ｄゲート及びＮＯＲゲートの入力にもはやアクティブに
転送されることはない。同様に、プリチャージ段階ＰＲ
ＥＣＨ中前段の読出信号Ｓをもはや受けないＮＯＲゲー
トＰＬ２の第２の入力は、信号ＰＲＥＣＨによって活動
化（アクティブ）状態になる転送ゲートＰＴ１０によっ
て閾値インバータＩＳ２の出力を受ける。
自体閾値インバータＩＳ１の出力を受ける転送ゲートＰ
Ｔ９の出力を受け、このインバータの入力はパッドＩＯ
ＰＡＤに接続される。また、ＮＡＮＤゲートの第２の入
力は保持回路ＣＭ２の出力によって信号Ｓを受けること
が思い出される。しかし、プリチャージ段階ＰＲＥＣＨ
中、信号ＬＥＣＴ及び信号ＭＥＭは０であり、ゲートＰ
Ｔ２及びＰＴ５をオフにする。従って、信号ＳはＮＡＮ
Ｄゲート及びＮＯＲゲートの入力にもはやアクティブに
転送されることはない。同様に、プリチャージ段階ＰＲ
ＥＣＨ中前段の読出信号Ｓをもはや受けないＮＯＲゲー
トＰＬ２の第２の入力は、信号ＰＲＥＣＨによって活動
化（アクティブ）状態になる転送ゲートＰＴ１０によっ
て閾値インバータＩＳ２の出力を受ける。
【００４５】閾値インバータは、プリチャージ段階中抑
止回路によって導通が禁止されていないトランジスタＴ
１またはＴ２を導通状態にすることができるように使用
される。この導通は、パッドの電位が所望の中間プリチ
ャージ値に達していない限り許可され、達すると停止さ
れる。
止回路によって導通が禁止されていないトランジスタＴ
１またはＴ２を導通状態にすることができるように使用
される。この導通は、パッドの電位が所望の中間プリチ
ャージ値に達していない限り許可され、達すると停止さ
れる。
【００４６】インバータＩＳ１及びＩＳ２の閾値は、プ
リチャージ段階中パッドＩＯＰＡＤに入力されるプリチ
ャージ電位の値に直接関係する値に設定される。
リチャージ段階中パッドＩＯＰＡＤに入力されるプリチ
ャージ電位の値に直接関係する値に設定される。
【００４７】実際、回路は下記のように作動する。前段
の読出信号Ｓが１の時、パッドは読出段階の終りに約５
Ｖに充電される。次の読出動作を準備するプリチャージ
段階中、ＮＡＮＤゲートはゲートＰＴ８の出力によって
抑止される。パッドが１なので、ＮＯＲゲートはゲート
ＰＴ８によってその第１の入力に論理状態０を受け、閾
値インバータによって論理状態０を受ける。ＮＯＲゲー
トはその出力に高いレベルを受ける。放電トランジスタ
Ｔ２は導通になり、パッドＩＯＰＡＤの高い電位を放電
する。このパッドの電位は降下する。しかし、インバー
タＩＳ２の閾値によって決定される所望のプリチャージ
値に達するとすぐに、インバータＩＳ２はスイッチング
し、ＮＯＲゲートをスイッチングさせ、トランジスタＴ
２をオフにして、その結果、パッドの放電が停止され
る。パッドは高論理レベルと低論理レベルとの間の中間
値である所望のプリチャージ値に充電される。その後、
その状態はプリチャージ段階ＰＲＥＣＨの終りまで及
び、新しい読出段階を決定する信号ＬＥＣＴの出現まで
そのままである。
の読出信号Ｓが１の時、パッドは読出段階の終りに約５
Ｖに充電される。次の読出動作を準備するプリチャージ
段階中、ＮＡＮＤゲートはゲートＰＴ８の出力によって
抑止される。パッドが１なので、ＮＯＲゲートはゲート
ＰＴ８によってその第１の入力に論理状態０を受け、閾
値インバータによって論理状態０を受ける。ＮＯＲゲー
トはその出力に高いレベルを受ける。放電トランジスタ
Ｔ２は導通になり、パッドＩＯＰＡＤの高い電位を放電
する。このパッドの電位は降下する。しかし、インバー
タＩＳ２の閾値によって決定される所望のプリチャージ
値に達するとすぐに、インバータＩＳ２はスイッチング
し、ＮＯＲゲートをスイッチングさせ、トランジスタＴ
２をオフにして、その結果、パッドの放電が停止され
る。パッドは高論理レベルと低論理レベルとの間の中間
値である所望のプリチャージ値に充電される。その後、
その状態はプリチャージ段階ＰＲＥＣＨの終りまで及
び、新しい読出段階を決定する信号ＬＥＣＴの出現まで
そのままである。
【００４８】反対に、上記の読出の信号Ｓが０の時、パ
ッドは読出段階の終わりに当初０Ｖに放電される。次の
読出動作を用意するプリチャージ段階中、ゲートＰＴ８
の出力によってこの時間禁止されるのはＮＯＲゲートで
ある。パッドは０なので、ＮＡＮＤゲートはゲートＰＴ
８を介してその第１の入力に論理状態１を受け、閾値イ
ンバータＩＳ１によって論理状態１を受ける。従って、
ＮＡＮＤゲートは、その出力を低レベルにする。充電ト
ランジスタＴ１は導通になり、パッドＩＯＰＡＤを充電
する。このパッドの電位は上昇する。インバータＩＳ１
閾値によって決定された所望のプリチャージ値に達する
とすぐに、インバータＩＳ１はスイッチングされ、ＮＡ
ＮＤゲートをスイッチングさせ、トランジスタＴ１をオ
フにして、その結果、パッドの充電が停止する。パッド
は高い論理状態と低い論理状態の間の中間値である所望
のプリチャージ値に充電されたままである。
ッドは読出段階の終わりに当初０Ｖに放電される。次の
読出動作を用意するプリチャージ段階中、ゲートＰＴ８
の出力によってこの時間禁止されるのはＮＯＲゲートで
ある。パッドは０なので、ＮＡＮＤゲートはゲートＰＴ
８を介してその第１の入力に論理状態１を受け、閾値イ
ンバータＩＳ１によって論理状態１を受ける。従って、
ＮＡＮＤゲートは、その出力を低レベルにする。充電ト
ランジスタＴ１は導通になり、パッドＩＯＰＡＤを充電
する。このパッドの電位は上昇する。インバータＩＳ１
閾値によって決定された所望のプリチャージ値に達する
とすぐに、インバータＩＳ１はスイッチングされ、ＮＡ
ＮＤゲートをスイッチングさせ、トランジスタＴ１をオ
フにして、その結果、パッドの充電が停止する。パッド
は高い論理状態と低い論理状態の間の中間値である所望
のプリチャージ値に充電されたままである。
【００４９】ヒステリシスなしに作動する閾値インバー
タ、すなわち、電圧の大きくなる順番及び電圧の小さく
なる順番に同じ入力電圧値でスイッチングする閾値イン
バータを製造することは困難であるので、２つの独立し
たインバータＩＳ１及びＩＳ２を使用することが好まし
い。しかし、ヒステリシスが許容されるならば、２つの
インバータは並列接続されているので単一のインバータ
に置換することができる。
タ、すなわち、電圧の大きくなる順番及び電圧の小さく
なる順番に同じ入力電圧値でスイッチングする閾値イン
バータを製造することは困難であるので、２つの独立し
たインバータＩＳ１及びＩＳ２を使用することが好まし
い。しかし、ヒステリシスが許容されるならば、２つの
インバータは並列接続されているので単一のインバータ
に置換することができる。
【００５０】パッドがプリチャージされる中間電位のレ
ベルは、５Ｖの電源電圧の場合１〜２Ｖの範囲にあるこ
とが好ましく、適切な値は約１．４Ｖである。電源は５
Ｖなので、低論理レベルは約０．８Ｖより低い値を有す
るとみなされ、高論理レベルは約２．２Ｖの値に達する
とみなされる。これは、増幅器の出力のプリチャージの
ための好ましい値の中間範囲として与えられる値を説明
するものである。
ベルは、５Ｖの電源電圧の場合１〜２Ｖの範囲にあるこ
とが好ましく、適切な値は約１．４Ｖである。電源は５
Ｖなので、低論理レベルは約０．８Ｖより低い値を有す
るとみなされ、高論理レベルは約２．２Ｖの値に達する
とみなされる。これは、増幅器の出力のプリチャージの
ための好ましい値の中間範囲として与えられる値を説明
するものである。
【００５１】図３のａ〜ｆは、各々、上記の信号ＡＭ、
ＰＲＥＣＨＢＬ、ＳＥＬＷＬ、ＬＥＣＴ、ＭＥＭ及びＤ
ＥＳＥＬの波形を図示したものである。信号ＳＥＬＷＬ
は、ワード線デコーダの有効化を可能にして、メモリセ
ルの読出を具体的に実行する信号である。この信号がア
クティブである時、ワード線アドレスのデコートは関係
するワード線に印加される電圧を生成する。この信号
は、回路Ｒ内で信号ＤＥＳＥＬを生成する前に遅延が考
慮される信号であるとみなされることがある。これらの
信号は、下記のように生成する。アドレス遷移は、信号
ＡＭを、場合によっては、公知の期間後信号ＳＥＬＷＬ
を生成する。信号ＡＭの開始後、デコーダＢＬＤＥＣに
よって回路Ｐ及びＣに接続されたビット線がプリチャー
ジされる。このプリチャージ後、信号ＳＥＬＷＬはメモ
リセルの読出を促進する。公知の型の回路では、信号Ｓ
ＥＬＷＬの期間に信号ＬＥＣＴ及びＭＥＭが生成され
る。次に、信号ＡＭの開始から（または場合によっては
信号ＳＥＬＷＬから）測定された較正された期間ＤＣ
後、一時的に０状態となる信号ＤＥＳＥＬが生成され
る。一時的に０状態となる信号ＤＥＳＥＬは、ビット線
の一時的なリセットと、その後のそれらのデコーダＢＬ
ＤＥＣとの再接続を促進する。この場合、メモリは再度
使用して、次のアドレス遷移を受けるとすくにビット線
のプリチャージを開始する。このプリチャージ動作を開
始させる前に予備リセットを待つ必要はもはや全くな
い。実際、十分に長い期間を有する信号ＡＭを遅延させ
ると、ビット線またはワード線を有効にリセットするた
めにそのように使用することができるように処理するこ
とが可能である。従って、ここでは０状態の信号ＤＥＳ
ＥＬは、１状態の信号ＡＭと同じ期間を有する。
ＰＲＥＣＨＢＬ、ＳＥＬＷＬ、ＬＥＣＴ、ＭＥＭ及びＤ
ＥＳＥＬの波形を図示したものである。信号ＳＥＬＷＬ
は、ワード線デコーダの有効化を可能にして、メモリセ
ルの読出を具体的に実行する信号である。この信号がア
クティブである時、ワード線アドレスのデコートは関係
するワード線に印加される電圧を生成する。この信号
は、回路Ｒ内で信号ＤＥＳＥＬを生成する前に遅延が考
慮される信号であるとみなされることがある。これらの
信号は、下記のように生成する。アドレス遷移は、信号
ＡＭを、場合によっては、公知の期間後信号ＳＥＬＷＬ
を生成する。信号ＡＭの開始後、デコーダＢＬＤＥＣに
よって回路Ｐ及びＣに接続されたビット線がプリチャー
ジされる。このプリチャージ後、信号ＳＥＬＷＬはメモ
リセルの読出を促進する。公知の型の回路では、信号Ｓ
ＥＬＷＬの期間に信号ＬＥＣＴ及びＭＥＭが生成され
る。次に、信号ＡＭの開始から（または場合によっては
信号ＳＥＬＷＬから）測定された較正された期間ＤＣ
後、一時的に０状態となる信号ＤＥＳＥＬが生成され
る。一時的に０状態となる信号ＤＥＳＥＬは、ビット線
の一時的なリセットと、その後のそれらのデコーダＢＬ
ＤＥＣとの再接続を促進する。この場合、メモリは再度
使用して、次のアドレス遷移を受けるとすくにビット線
のプリチャージを開始する。このプリチャージ動作を開
始させる前に予備リセットを待つ必要はもはや全くな
い。実際、十分に長い期間を有する信号ＡＭを遅延させ
ると、ビット線またはワード線を有効にリセットするた
めにそのように使用することができるように処理するこ
とが可能である。従って、ここでは０状態の信号ＤＥＳ
ＥＬは、１状態の信号ＡＭと同じ期間を有する。
【００５２】しかし、次のアドレス遷移まで信号ＤＥＳ
ＥＬを０状態にすることが望ましい。この場合、信号Ｄ
ＥＳＥＬは、入力として信号ＤＥＳＥＬを受け、クロッ
ク入力として遅延された信号ＡＭを受けるＤ型フリップ
フロップ回路によって生成される。この場合、信号ＤＥ
ＳＥＬの期間は、その時好ましくは短い信号ＡＭの期間
に制限されない。
ＥＬを０状態にすることが望ましい。この場合、信号Ｄ
ＥＳＥＬは、入力として信号ＤＥＳＥＬを受け、クロッ
ク入力として遅延された信号ＡＭを受けるＤ型フリップ
フロップ回路によって生成される。この場合、信号ＤＥ
ＳＥＬの期間は、その時好ましくは短い信号ＡＭの期間
に制限されない。
【００５３】上述のように本発明の特定の実施例を記載
したが、当業者は様々な変更、修正及び改良を容易に行
うことができる。そのような変更、修正及び改良は本明
細書の一部分であり、本発明の精神の範囲内である。従
って、上記の説明は単に例であり、本発明を何ら限定す
るものではない。本発明は、請求の範囲によってのみ限
定される。
したが、当業者は様々な変更、修正及び改良を容易に行
うことができる。そのような変更、修正及び改良は本明
細書の一部分であり、本発明の精神の範囲内である。従
って、上記の説明は単に例であり、本発明を何ら限定す
るものではない。本発明は、請求の範囲によってのみ限
定される。
【図１】 本発明によるメモリの概略図であり、その複
雑な読出回路のためＥＰＲＯＭの実施例を図示してい
る。
雑な読出回路のためＥＰＲＯＭの実施例を図示してい
る。
【図２】 本発明によるメモリの概略図であり、ＥＰＲ
ＯＭセルを図示している。
ＯＭセルを図示している。
【図３】 本発明で生成される信号のクロック図であ
る。
る。
１ メモリセル ２〜５ トランジスタ ６〜８ インバータセル ９、１０ コンデンサ １１ 差動増幅器 １２ パワートランジスタ １３、１４ Ｐチャネル形トランジスタ １５、１６、１９ Ｎチャネル形トランジスタ ２０ ＮＡＮＤゲート ２１ インバータ ＢＬ０〜ＢＬＮ−１ ビット線 ＷＬ０〜ＷＬＭ−１ ワード線 ＢＬＤＥＣ、ＷＬＤＥＣ デコーダ Ｐ プリチャージ回路 Ｒ 遅延回路 ＰＬ１、ＰＬ２ 論理ゲート ＰＴ１、ＰＴ２、ＰＴ３ 転送ゲート Ｖｃｃ 電源
フロントページの続き (56)参考文献 特開 昭60−224197（ＪＰ，Ａ) 特開 昭53−117342（ＪＰ，Ａ) 特開 昭62−214596（ＪＰ，Ａ) 特開 昭62−31094（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (8)
- 【請求項１】 少なくとも１つの選択線（ＢＬ）に接続
されるセルを有する集積回路メモリにおいて、 (1) 出力が前記の少なくとも１つの選択線に接続されて
いて、選択線を高インピーダンスであるか第１の電圧に
接続されるかのいずれかの状態であるプリアクティブ化
状態にするプリアクティブ化回路（ＰＡ）と、 (2) 出力（Ｃ）が前記の少なくとも１つの選択線に接続
されていて、選択線を前記第１の電圧とは異なる第２の
電圧にプリチャージすると共に、後記アクセス回路によ
って活動化されるプリチャージ回路（Ｐ）と、 (3) アクセス信号（ＡＭ）によって制御されてセルにア
クセスするアクセス回路であって、このアクセスにはセ
ルの電気状態の読出、書込及び読出・書込の内の少なく
とも読出が含まれる、アクセス回路（Ｄ，ＡＳ）と、 (4) 出力がプリアクティブ化回路の入力に接続されて遅
延回路であって、読み出 しのためのアクセス信号によっ
て活動化され、セルに読み出しアクセスした後に、前記
プリアクティブ化回路によって、較正された遅延時間で
前記の少なくとも１つの選択線をプリアクティブ化状態
にする遅延回路（Ｒ）と、 (5) 読み出しアクセス後に、読み出しアクセス時に読み
出されたセルの電気状態を保持する記憶回路であって、
少なくとも１つの選択線がプリアクティブ化状態にある
間は上記の電気状態を保持する記憶回路とを具備する集
積回路メモリ。 - 【請求項２】 少なくとも１つの選択線が複数のビット
線を備え、これらの複数のビット線にそれぞれ接続され
る複数のセルを具備し、前記プリアクティブ化回路は、
前記の少なくとも１つの選択線がプリアクティブ化状態
にあるときに上記の複数のビット線を一緒に接続する請
求項１に記載の集積回路メモリ。 - 【請求項３】 プリアクティブ化状態が高インピーダン
ス状態であり、メモリセルがＥＰＲＯＭセルである請求
項１に記載の集積回路メモリ。 - 【請求項４】 プリアクティブ化状態が第１の電圧に接
続された状態であり、メモリセルがＥＥＰＲＯＭセルで
ある請求項１に記載の集積回路メモリ。 - 【請求項５】 少なくとも１つの選択線が少なくとも１
つのビット線また は少なくとも１つのワード線を有する
請求項１に記載の集積回路メモリ。 - 【請求項６】 遅延回路が集積回路メモリの有する定格
サイクル時間に等しい第１の較正された遅延時間を与え
る請求項１又は２に記載の集積回路メモリ。 - 【請求項７】 遅延回路が読み出しアクセス中に上記の
定格サイクル時間より長い第２の較正された遅延時間を
与える請求項１又は６に記載の集積回路メモリ。 - 【請求項８】 遅延回路が直列接続されたインバータ回
路とコンデンサを備え、このコンデンサが基準電圧と２
つのインバータ回路の中点との間に接続されている請求
項１又は７に記載の集積回路メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9315499 | 1993-12-22 | ||
| FR9315499A FR2714202B1 (fr) | 1993-12-22 | 1993-12-22 | Mémoire en circuit intégré à temps de lecture amélioré. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320493A JPH07320493A (ja) | 1995-12-08 |
| JP2886472B2 true JP2886472B2 (ja) | 1999-04-26 |
Family
ID=9454267
Family Applications (1)
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| JP33625894A Expired - Fee Related JP2886472B2 (ja) | 1993-12-22 | 1994-12-22 | アクセス時間が改良された集積回路メモリ |
Country Status (5)
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| EP (1) | EP0660333B1 (ja) |
| JP (1) | JP2886472B2 (ja) |
| DE (1) | DE69400402T2 (ja) |
| FR (1) | FR2714202B1 (ja) |
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| US6876582B2 (en) * | 2002-05-24 | 2005-04-05 | Hynix Semiconductor, Inc. | Flash memory cell erase scheme using both source and channel regions |
| US6768677B2 (en) * | 2002-11-22 | 2004-07-27 | Advanced Micro Devices, Inc. | Cascode amplifier circuit for producing a fast, stable and accurate bit line voltage |
| JP2005190626A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体読み出し回路 |
| US8184487B2 (en) * | 2010-08-30 | 2012-05-22 | Micron Technology, Inc. | Modified read operation for non-volatile memory |
| IT1404183B1 (it) * | 2011-02-28 | 2013-11-15 | St Microelectronics Srl | Dispositivo di decodifica di indirizzo |
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| JPS5963091A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | スタテイツクメモリ回路 |
| JPS60224197A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 記憶素子回路およびそれを用いたマイクロコンピュータ |
| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62172595A (ja) * | 1986-01-24 | 1987-07-29 | Mitsubishi Electric Corp | 半導体集積回路記憶装置 |
| JPS62214596A (ja) * | 1986-03-14 | 1987-09-21 | Mitsubishi Electric Corp | 半導体回路装置 |
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| US5058069A (en) * | 1987-03-03 | 1991-10-15 | Thomson Semiconducteurs | Device for addressing of redundant elements of an integrated circuit memory |
| FR2611972B1 (fr) * | 1987-03-03 | 1989-05-19 | Thomson Semiconducteurs | Procede d'adressage d'elements redondants d'une memoire integree et dispositif permettant de mettre en oeuvre le procede |
| FR2622038B1 (fr) * | 1987-10-19 | 1990-01-19 | Thomson Semiconducteurs | Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede |
| FR2623651B1 (fr) * | 1987-11-20 | 1992-11-27 | Sgs Thomson Microelectronics | Plan memoire et procede et prototype de definition d'un circuit integre electronique comportant un tel plan memoire |
| FR2623653B1 (fr) * | 1987-11-24 | 1992-10-23 | Sgs Thomson Microelectronics | Procede de test de cellules de memoire electriquement programmable et circuit integre correspondant |
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| FR2659165A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Memoire ultra-rapide comportant un limiteur de la tension de drain des cellules. |
-
1993
- 1993-12-22 FR FR9315499A patent/FR2714202B1/fr not_active Expired - Fee Related
-
1994
- 1994-12-16 EP EP94402912A patent/EP0660333B1/fr not_active Expired - Lifetime
- 1994-12-16 DE DE69400402T patent/DE69400402T2/de not_active Expired - Fee Related
- 1994-12-21 US US08/361,996 patent/US5537349A/en not_active Expired - Lifetime
- 1994-12-22 JP JP33625894A patent/JP2886472B2/ja not_active Expired - Fee Related
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|---|---|
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| DE69400402D1 (de) | 1996-09-26 |
| FR2714202A1 (fr) | 1995-06-23 |
| FR2714202B1 (fr) | 1996-01-12 |
| EP0660333A1 (fr) | 1995-06-28 |
| EP0660333B1 (fr) | 1996-08-21 |
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