JPH07320493A - アクセス時間が改良された集積回路メモリ - Google Patents

アクセス時間が改良された集積回路メモリ

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JPH07320493A
JPH07320493A JP33625894A JP33625894A JPH07320493A JP H07320493 A JPH07320493 A JP H07320493A JP 33625894 A JP33625894 A JP 33625894A JP 33625894 A JP33625894 A JP 33625894A JP H07320493 A JPH07320493 A JP H07320493A
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Abstract

(57)【要約】 【目的】 アクセス時間が高速化されたランダムアクセ
スメモリ。 【構成】 メモリにアクセスするために実施される動作
のシーケンスの１つまたは複数の予備動作は、予想され
る１つまたは複数の動作を、前のメモリアクセスシーケ
ンスの終りの間に実行することによって予想される。予
想された動作は、好ましくは、メモリビット線の選択解
除動作である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速化された読出サイ
クルを有する集積回路の形のランダムアクセスメモリに
関するものである。この高速化は、読出動作の新規な組
織によるものである。書込にもまた同じ原理を適用する
ことかできる。本発明は、特に、メモリセルがその記憶
要素としてフローティングゲートトランジスタを有する
ＥＰＲＯＭ型メモリの分野またはＥＥＰＲＯＭ型メモリ
の分野で使用される。これらの分野では、本発明は特に
フラッシュＥＰＲＯＭ型メモリに適している。
【０００２】
【従来の技術】ＥＰＲＯＭメモリは、書込がセル毎に電
気的に行われるが、消去は全体的に、すなわち、紫外線
照射によって行われる不揮発性メモリである。ＥＥＰＲ
ＯＭメモリもまた不揮発性メモリであるが、その書込及
び消去は電気的である。しかし、消去はメモリセルのブ
ロック単位で行われる。フラッシュＥＰＲＯＭメモリ
は、書込及び消去は電気的であるが、使用上特別な制約
がある不揮発性メモリである。本発明は、読出で得られ
る高速化の他に、これらの制約の作用を制限するので、
これらのメモリには特に大きく貢献する。
【０００３】メモリのメモリセルは、行及び列の交点に
マトリクスの形に組織される。行はビット線と呼ばれ、
列はワード線と呼ばれる。メモリセルに含まれる情報に
アクセスするために、デコーダを使用して、読み出そう
とするメモリセルを指定するビット線及びワード線を選
択する。メモリセルの選択は、そのメモリセルを検出回
路に接続するためのものである。検出回路は、通常、電
流センサ回路である。その時、フローティングゲートト
ランジスタによって構成されたメモリセルは、そのプロ
グラムされた状態に応じて、低い値の抵抗のようにまた
は開回路のように挙動する。抵抗の場合は、メモリセル
が属するビット線は、選択時に、メモリの回路のアース
に接続される。従って、ビット線に放電電流が流れる。
しかし、開回路の時は、ビット線に前もって印加された
電圧が保持される。電流センサは、放電電流の通過を検
出するかまたは検出しない。従って、静的電気状態すな
わちメモリセルにプログラムされた電気状態は、動的電
気状態すなわち経時変化する状態に変換される。次に、
この状態の変化は、メモリに接続された異なる回路内で
使用される。
【０００４】上記のように、その方法は、関係するメモ
リセルをビット線によって選択する前にビット線を或る
電圧にプリチャージすることを必要とする。電流センサ
回路は、少なくともこのプリチャージ動作の終りにビッ
ト線に接続される。関係するワード線がアクティブ化さ
れると直ちに、短絡または開回路の現象が生じ、電流が
電流センサを流れるかまたは流れない。このように電流
センサは前もってビット線に接続されているので、ビッ
ト線のプリチャージ回路が電流センサに集積化されてい
るビット線をプリチャージする方法が開発された。
【０００５】しかしながら、ＥＥＲＰＯＭメモリの場
合、プリチャージする前に、ビット線とワード線を零に
リセットして、プリチャージを適切に実施し、特にまず
第１にプリチャージが適切に開始され、第２に各ビット
線のプリチャージ電圧が同じになるようにすることが必
要である。ＥＰＲＯＭメモリの場合、ワード線はセルに
影響しないようにアースにされるかまたは読出電圧より
低い電圧にされる。この場合、プリチャージの前に、ビ
ット線は高インピーダンスにされる。すなわち、ビット
線はセンサ回路から接続を切られる。実際、全ての接続
及び電圧の印加は、第１に選択された技術（ＥＰＲＯＭ
−ＥＥＰＲＯＭ）及び第２に読出回路の具体的構成によ
って決定される。
【０００６】
【発明が解決しようとする課題】この型のメモリに見ら
れる問題は、一般にそのスピードに関するものである。
例えば、読出のため、ビット線をリセットし、ビット線
をプリチャージし、読み出し、読出を記憶する動作にか
かる時間は、回路の許容範囲について規定した定格時間
より短くなければならない。メモリのサイズが大きくな
る傾向があるので、この速度の要求を満たすことは次第
に困難になっている。従って、これらのビット線及びワ
ード線はより長く、信号の伝搬時間は大きくなる。これ
は、もはや定格時間に従うことができないことを意味す
る。これらの動作を高速化するために1989年10月２日に
出願されたフランス国特許出願（公開番号第2,652,672
号)が既に、ビット線プリチャージ動作をより速くする
提案をしている。1992年７月24日に出願されたフランス
国特許出願第92／09197 号では、出力増幅器をプリチャ
ージして、この増幅器の立ち上げ(build-up)時間が伝送
時の遅延を受けないようにすることが提案されている。
【０００７】
【課題を解決するための手段】本発明の１実施例では、
メモリセルがビット線及びワード線に接続されている集
積回路において、上記ビット線及び／またはワード線に
選択され、上記ビット線及び／またはワード線を高イン
ピーダンス状態にする及び／またはそれらを基本電圧に
接続する回路と、上記ビット線に接続され、上記ビット
線を基本電圧とは異なる読出電圧または書込電圧にプリ
チャージするプリチャージ回路と、読出信号または書込
信号によって制御され、メモリセルの電気状態を読み出
すまたは書き込む読出または書込回路と、上記読出信号
または書込信号の印加に応答した上記ビット線及び／ま
たはワード線の電気状態の読出または書込に続いて、較
正された遅延の後、上記読出または書込回路によってア
クティブ化されて、上記ビット線及び／またはワード線
を高インピーダンス状態にする及び／または基本電圧源
に接続する遅延回路とを備える。本発明は、添付図面を
参照して行う下記の実施例の説明から明らかになろう。
但し、これらの図面は、本発明を例示するものであり、
本発明の範囲を何ら限定するものではない。
【０００８】
【実施例】本発明は、メモリ内の読出の種々の動作を異
なるように組織することによって問題を解決するもので
ある。特に、シーケンス、すなわち、ビット線またはワ
ード線のリセット、これらの線のプリチャージ、メモリ
セルの読出、次に、場合によっては読出記憶のシーケン
スを保持するよりはむしろ、本発明は逆シーケンスを推
奨する。逆シーケンスでは、プリチャージが実行され、
次いで読出動作が実行される。必要ならば、読み出され
たものが記憶され、次に、読出後の較正された期間の後
に、選択した技術によって、ビット線またはワード線が
リセットされるか、または高インピーダンス状態に再度
置かれる。
【０００９】従って、最後に、読出の終りに、次の読出
に関係する動作の１つが予想されているので、シーケン
スをより速くすることが可能である。実際、メモリ内で
の連続した読出動作では、同じ動作が同じ順序で実施さ
れるが、これらの動作の１つ、すなわち、前に選択され
たビット線及びワード線の選択解除（deselection)は読
出サイクルの終りに実行され、従来技術のように読出サ
イクルの開始時ではない。その時、例えば、次の読出を
許可する前に読出の終りを待つために、このリセット動
作はそうでなければ無効化されていた期間中に実行され
るので、読出サイクル全体で約５ナノ秒が得られること
が分かる。
【００１０】さらに、このように動作することによっ
て、ビット線が選択されな限り、非臨界的電圧状態にあ
る。実際、従来技術では、ビット線は読み出されている
が、そのメモリセルのどれも短絡回路に等価ではないの
で、このビット線の電圧は高いままであり、例えば３Ｖ
である。最後に、そのような励起をフローティングゲー
トトランジスタのソース領域に印加することは、このト
ランジスタを僅かにプログラミングすることになる。す
なわち、メモリが自動的にプログラムされる。これは、
フラッシュＥＰＲＯＭの場合、これらのメモリはＥＰＲ
ＯＭのように直列接続制御トランジスタを備えず、ＥＥ
ＲＰＯＭメモリのように薄いゲート酸化物を備えている
ので、特に重要である。従って、それは永久的に作用を
うける。
【００１１】また、ビット線をリセットすることは必ず
しも必須ではない。製造技術及び使用する読出回路によ
って、その動作をビット線を高インピーダンス状態に置
く動作に制限することが可能であり（従って、もはや回
路の高電圧源に接続されない）、一般的にこのリセット
動作の間、ワード線はアースに接続される。
【００１２】図１は、メモリセル１がフローティングゲ
ートトランジスタを備え、ビット線ＢＬ０〜ＢＬＮ−１
及びワード線ＷＬ０〜ＷＬＭ−１に接続されている型の
本発明によるメモリを図示している。これらのビット線
及びワード線は、さらに、各々ビット線及びワード線の
デコーダＢＬＤＥＣ及びＷＬＤＥＣに接続されている。
メモリは、いわゆる選択解除回路を備え、この選択解除
回路もまた、これらのビット線及び／またはワード線に
接続され、これらのビット線及び／またはワード線を高
インピーダンス状態にするかまたはそれらを基本電圧源
に接続する。例えば、この選択解除回路は、第１にビッ
ト線に直列接続されたトランジスタ２等のＮチャネル形
トランジスタを備え、そのトランジスタはその制御ゲー
トに状態１の選択解除信号ＤＥＳＥＬを受けるとデコー
ダＢＬＤＥＣの出力にこれらのビット線を接続する。状
態０の信号ＤＥＳＥＬを受けると、トランジスタはオフ
になる。ビット線は接続を切られ、すなわち、デコーダ
ＢＬＤＥＣから接続を切られる。
【００１３】選択解除回路は更に、トランジスタ３及び
４等のＮチャネル形トランジスタを備え、これらのトラ
ンジスタはその制御ゲートにインバータＩによって生成
された信号ＤＥＳＥＬの反転信号を受ける。これらのＮ
チャネル形トランジスタのドレイン及びソース領域はの
一方が、ビット線に接続され、他方がアースに接続され
る。この場合、基本電圧はアース電圧であるが、これは
必須ではない。トランジスタ３は、物理的にビット線側
の位置に対応するデコーダＢＬＤＥＣの一方の側に配置
される。トランジスタ４は、センサＤ側の位置に対応す
るデコーダＢＬＤＥＣのもう一方の側で同じビット線上
に配置される。従って、ＤＥＳＥＬが０である時、ビッ
ト線及びデコーダＢＬＤＥＣの入力及び出力はアースさ
れる。選択解除回路は更に、ワード線とアースとの間に
接続されたＮチャネル形トランジスタ５を備え、このト
ランジスタはその制御ゲートに信号ＤＥＳＥＬの反転信
号を受ける。選択解除の時、信号ＤＥＳＥＬが１に等し
いと、ワード線はアースされる。
【００１４】反対の形の信号によって制御される、反対
のチャネル形のトランジスタを備える別の回路を設計す
ることもできる。また、リセット段階の間、動作をビッ
ト線を高インピーダンス状態にすることに制限すること
ができる。図２は、フローティングゲートトランジスタ
のドレインがビット線に直接接続され、そのソースがア
ースに接続されるＥＰＲＯＭ型メモリセルを図示してい
る。このトランジスタの制御ゲートはワード線に接続さ
れる。読出の原理は同じである。
【００１５】メモリは更に、これらのビット線を基本電
圧とは異なる読出または書込電圧にプリチャージするた
めにこれらのビット線に接続されたプリチャージ回路Ｐ
を備える。実際、回路の電源電圧Ｖccが３Ｖに等しい
時、読出プリチャージ電圧は約1.2 Ｖである。またメモ
リは、これらの電気状態を読み出すために読出信号ＡＭ
によって制御された読出回路Ｄを備える。信号ＡＭは実
際にメモリのアドレッシングによって生成される信号で
ある。メモリのアドレスバスでアドレス遷移信号が受け
取られるとすぐに、公知の型の回路を使用して、信号Ａ
Ｍを生成する。この信号はまたメモリの標準の読出信号
であり、集積回路の外部で生成されることがある。従っ
て、セルの読出に参加する回路は、読出回路とされる。
これは特にアドレス遷移検出回路（図示せず）が存在す
る場合にそうである。
【００１６】この実施例の特徴は、読出信号の印加の結
果生じたメモリセルの電気状態の読出に続いて、較正さ
れた遅延時間の後、これらのビット線及び／またはワー
ド線を高インピーダンス状態にする及び／または基本電
圧に接続するために読出回路（例えばこの読出回路のた
めに生成された信号ＡＭ）によってアクティブにされる
遅延回路Ｒを有することである。１実施例では、遅延回
路Ｒは直列接続されたインバータセル６〜８によって構
成されたアナログ遅延線を有し、そのインバータセルの
接続ノードはコンデンサ９、10を介して一定の電圧、例
えば、アースに接続される。このような一連のインバー
タセルセルにパルスが伝送されると、このパルスの出力
は、並列に挿入されたコンデンサを充電するためにかか
る時間だけ遅延される。この遅延回路は、本実施例で
は、約40ナノ秒の遅延を提案することができる。さら
に、より短い遅延を得るために中間接続を備えることが
可能である。センサ回路Ｄ及びプリチャージ回路Ｐを図
１に図示した。このような回路では、ビット線をプリチ
ャージすることができ、ビット線は、プリチャージ時ま
たは読出時に、ほぼ10ナノ秒の期間の終りのＲＣ回路と
みなすことができる。
【００１７】センサ回路Ｄ及びプリチャージ回路Ｐの動
作は、下記の通りである。始めに、信号ＤＥＳＥＬが１
に等しいの時、任意に選択されたビット線をノードＣに
接続する。関係するビット線の電位はその時Ｖssであ
り、０Ｖに等しい。ビットをプリチャージするために、
センサＤを、例えばＰチャネル形トランジスタＰ１のゲ
ートに入力される信号ＶＲＥＦによってアクティブにす
る。トランジスタＰ１は一端でＶcc（電源電圧）に他端
でノードＡに接続される。ＶＲＥＦによる制御は、ノー
ドＡをＶccの値にすることを目的とする。従って、その
ドレインが電位Ｖccに接続され、そのゲートにノードＡ
の電位を受けるＮチャネル形トランジスタＮ１は導通す
る。更に、そのゲートにノードＡの電位を受け、Ｐチャ
ネル形トランジスタＰ２を導通状態に置くことによって
そのドレインがＶccに接続されるネーティブトランジス
タＮＡＴ２も同様に導通する。トランジスタＰ２も同様
に制御電位ＶＲＥＦによって制御される。トランジスタ
Ｎ１及びＮＡＴ２は、それらトランジスタのソースが接
続されているノードＣが接続されいてるビット線を充電
する。ノードＣの電圧は上昇する。ノードＣの電圧の上
昇によって、Ｎチャネル形トランジスタＮ２を導通状態
にすることが促進される。トランジスタＮ２は、トラン
ジスタＰ１とＮチャネル形トランジスタＮＡＴ１との間
に、Ｖccとアースとの間で直列接続されている。トラン
ジスタＮ２は、そのゲートでノードＣから電圧を受け
る。トランジスタＮＡＴ１は、そのゲートをそのドレイ
ンに接続することによってダイオードとして設けられて
いる。
【００１８】その時、負のフィードバックがノードＡの
電圧に作用する。従って、ノードＡの電圧は、トランジ
スタＰ１、Ｎ２及びＮＡＴ１によって決定された中間電
圧に安定化される。トランジスタＮＡＴ１は、そのゲー
トがそのドレインに短絡されているので、ダイオードと
して挙動する。すなわち、電流がトランジスタＮ２及び
トランジスタＮＡＴ１を流れるとすぐに、ノードＡの電
圧を大きくするように機能する。その時、ノードＣの電
圧は、トランジスタＮＡＴ１の導通閾値電圧（ＶＴＮＡ
Ｔ１）にトランジスタＮ２の導通閾値電圧ＶＴ（ＶＴＮ
２）を加算した電圧に等しく、すなわち、1.2 Ｖであ
る。
【００１９】実際、ノードＣで電圧が上昇すると、トラ
ンジスタＮ２及びＮＡＴ１はより強く導通状態になろう
とし、ノードＡの電圧の降下を引き起こす。次に、ノー
ドＣの電圧はもちろんトランジスタＮ１及びＮＡＴ２が
導通でなくなることによって小さくなる。しかし、ノー
ドＣの電圧が降下すると、こられの２つのトランジスタ
は導通でなくなくなろうとし、逆の現象が起きる。従っ
て、トランジスタＮ１及びＮＡＴ２は、電圧Ｃがこの値
に達するまでビット線を充電する。
【００２０】読出時、読み出されるビット線は、このビ
ット線で読み出されるメモリセルのプログラミング状態
に応じて、ノードＣとアースとのリンクの弱い抵抗であ
ってもなくてもよい。アースへのリンクが存在する時、
ノードＣでの電圧は突然降下し、トランジスタＮＡＴ２
は大量の電流を通過させなければならない。トランジス
タＮＡＴ２の制御は変化しておらず、ノードＡの電圧は
読出動作中同じ電位のままなので、その結果、トランジ
スタＰ２とトランジスタＮＡＴ２との間の中間ノードＢ
の電圧は急峻に上昇する。対照的に、読出時、短絡が検
出されないと、ノードＢの電圧はその初期の低い値のま
まである。このノードＢに接続された出力インバータ
（トランジスタＰ４及びＮ４からなる）は、各々、この
読出に応じてスイッチングされるかまたはされない。出
力Ｓは、各々、高レベル信号（Ｖcc) または低レベル信
号（Ｖss）を生成する。
【００２１】ビット線の充電の緩慢性の主な部分は、ネ
ガティブフィードバック回路ＮＡＴ２−Ｎ２−ＮＡＴ１
から生じる。この欠点を解消するために、本発明の図示
した実施例は、また、センサＤ自体とは独立した、はる
かに強力なビット線のプリチャージ用回路Ｐを使用す
る。さらに、製造のばらつきを防止し、より強力な付加
プリチャージ回路による装置によって占める空間を制限
するために、プリチャージ時に、一緒にプリチャージさ
れる全ビット線を短絡させることが可能である。従っ
て、全てに下記の品質を備えるプリチャージが得られ
る。すなわち、速く、全ての線について同一であり、大
きい付加空間を占めない。プリチャージ回路Ｐは、差動
増幅器11を有する。この差動増幅器11は、ビット線の効
果的なプリチャージのために信号ＰＲＥと比較されなけ
ればならないビット線電圧基準信号ＢＬＲＥＦを受け
る。この差動増幅器11は、ビット線プリチャージ制御信
号ＰＲＥＣＨＢＬを出力して、ビット線のプリチャージ
を制御する。このビット線プリチャージ制御信号は、ビ
ット線をプリチャージするためにビット線にノードＣで
一端が接続されるパワートランジスタ12への制御として
入力される。トランジスタ12の他端は、回路の電源Ｖcc
に接続される。
【００２２】プリチャージ回路Ｐの構造を下記に示す。
２つのエンハンスメントＰチャネル形トランジスタ13及
び14は、各々、２つのネーティブＮチャネル形トランジ
スタ15及び16に直列接続されている。この２つのネーテ
ィブＮチャネル形トランジスタのソース17及び18は一緒
に接続されている。ソース17及び18の共通ノードはさら
にＮチャネル形トランジスタ19を介してアースに接続さ
れている。ネーティブトランジスタ15及び16は、差動段
を形成している。それらのトランジスタのゲートは各々
信号ＰＲＥ及びＢＬＲＥＦを受ける。２つのＰチャネル
形トランジスタ13及び14の２つのゲートは互いに接続さ
れており、同時にトランジスタ14のドレインに接続され
ている。トランジスタ13及び14は、差動増幅器11の両方
の電流路に比例した電流を印加する電流ミラーを形成す
る。
【００２３】プリチャージ動作の開始時、ビット線上の
ノードＣで使用できる電圧は０である。従って、ビット
線プリチャージ信号ＰＲＥは０である。プリチャージを
実行しなければならない時、正の信号ＡＭをトランジス
タ19の制御ゲートに送る。その時、ネーティブトランジ
スタ15及び16のソース18及び17はアースに接続されると
考えられる。このとき、差動増幅器11が作動状態に置か
れる。ソース17及び18がアースに接続される時、トラン
ジスタ14及び16は導通する。従って、トランジスタ13は
また導通になる。しかし、その時ネーティブトランジス
タ15の制御ゲートに入力される有効プリチャージ信号Ｐ
ＲＥは０なので、トランジスタ15のドレイン−ソース電
圧は大きい。従って、トランジスタ13のドレインは電源
電位、すなわち、Ｖccにされる。トランジスタ13のドレ
イン電位及び差動増幅器の動作の有効化命令ＡＭはＮＡ
ＮＤゲート20の入力に入力され、そのＮＡＮＤゲート20
は零論理状態を出力する。この零論理状態はインバータ
21の入力に導入され、状態１であるビット線ＰＲＥＣＨ
ＢＬのプリチャージを制御する信号を出力する。この状
態１の命令によって、ビット線チャージトランジスタ12
を導通にする。
【００２４】ビット線プリチャージ信号が更にノードＣ
から取られ、トランジスタ22及びＲ'Ｃ'シミュレーショ
ン回路（トランジスタ22とネーティブトランジスタ15の
制御ゲートとの間に接続された抵抗Ｒ' と、ネーティブ
トランジスタ15の制御ゲートとアースとの間に接続され
たコンデンサＣ' とからなるように図示してある）を介
して信号ＰＲＥとしてネーティブトランジスタ15の制御
ゲートに送られる。このＲ'Ｃ'回路はビット線の充電を
シミュレーションする回路であり、実際に存在し、ここ
では、単なる象徴的表示ではない。この回路の目的は、
その入力ではなく、ビット線の終りでビット線をプリチ
ャージするための有効電圧の情報を得ることである。従
って、Ｒ'Ｃ'回路の中点はビット線の有効なプリチャー
ジのための信号ＰＲＥを出力する。Ｒ'Ｃ'回路は、例え
ば修理のために使用される型の現実の付加ビット線によ
って置き換えられることがある。しかし、Ｒ'Ｃ'回路の
方が占める空間が小さいので、Ｒ'Ｃ'回路を選択するこ
とが好ましい。また、複数のビット線が同時にプリチャ
ージされるので、同時に複数のビット線をプリチャージ
するシミュレーションを形成することが必要なことがあ
る。これは、１本のビット線だけのプリチャージと等価
であることは不可能である。
【００２５】
１ビット線の有効なプリチャージのため
の信号が基準信号ＢＬＲＥＦによって定められたレベル
に達した時、トランジスタ15のドレイン／ソース電圧は
小さくなりはじめ、差動増幅器11はスイッチングして、
ビット線プリチャージ制御信号ＰＲＥＣＨＢＬは状態を
変化する。すなわち、零状態に戻る。その時、トランジ
スタ12はオフになる。この時、プリチャージは終了し、
読出自体のためにビット線が使用できる。さらに、ノー
ドＣとＲ'Ｃ'回路との間に直列接続され、またプリチャ
ージ制御信号ＰＲＥＣＨＢＬによって制御されるトラン
ジスタ22もまたオフになる。その時、そのトランジスタ
は22メモリ読出回路から差動増幅器11の接続を切る。こ
の動作は、インバータＰ４Ｎ４のスイッチングを遅延さ
せることがある差動増幅器11のコンデンサの存在（及び
Ｒ'Ｃ'回路のコンデンサの存在）によりノードＣでの電
圧降下の測定のひずみを防止する。
【００２６】ビット線プリチャージ制御信号の存在は、
全ビット線を共に短絡させるために効果的に使用でき
る。プリチャージ時にビット線を共に短絡させるという
事実は、全てのビット線が同じ１つの値にプリチャージ
され、従って、この値はセンサ自体のプリチャージトラ
ンシズタの特性のばらつきとは無関係であることを確実
にするという第２の利点がある。差動増幅器11が極めて
高速になるためには、Ｐチャネル形トランジスタ13及び
14は大きなトランジスタであることが好ましい。また、
比較トランジスタ15及び16はネーティブトランジスタで
あることが好ましい。実際、Ｎ形差動増幅器の有効動作
域は、２ＶＴからＶccの範囲にある。普通のＮチャネル
形トランジスタ（すなわちエンハンメントＮチャネル形
トランジスタ）の閾値電圧ＶＴは約1.5 Ｖである。従っ
て、この形の差動増幅器は、比較すべき電圧ＰＲＥ及び
ＢＬＲＥＲＦが３Ｖより大きく、Ｖccより低い時良好に
作動する。実際は、得るべきプリチャージ電圧が1.2 Ｖ
に等しいので、そうではない。導通閾値電圧ＶＴが約0.
2 Ｖのネイティブトランジスタを使用することによっ
て、満足できる動作範囲を得ることが容易である。差動
増幅器11の存在によって、ビット線がトランジスタ12に
よってＶccのプリチャージ値に達することが望ましいか
のようにビット線をプリチャージすることができる。一
定のビット線プリチャージ時間は変化しない。しかし、
電圧について設定された目的値はより大きいので、目的
がまさにこの閾値を得ることであった時より急速にこの
閾値に達する。この電圧に達するとすぐに、差動増幅器
はプリチャージをオフにすることができる。更に、差動
増幅器11のために、負のフィードバックＮＡＴ２、ＮＡ
Ｔ１、Ｎ２はもはや優勢ではない。
【００２７】本発明の１実施例によると、出力増幅器Ａ
Ｓは、２つの段階（フェイズ）で作動する。その２つの
段階とは、すなわち、最初にプリチャージ、次に、信号
Ｓの論理レベルの伝送である。その出力増幅器ＡＳは、
パッドＩＯＰＡＤを所望の論理レベルにするために使用
される２つの出力トランジスタを有する。これらは、各
々、充電トランジスタＴ１及び放電トランジスタＴ２で
ある。ＣＭＯＳ技術では、使用されるトランジスタは、
ソースが正の電源端子Ｖccに接続されたＰチャネル充電
トランジスタ及びソースが低い電源端子、例えばアース
に接続されたＮチャネル放電トランジスタである。両ト
ランジスタのドレインはパッドＩＯＰＡＤに接続され
る。信号ＳがパッドＩＯＰＡＤを高い論理レベルにする
ことに対応する時、トランジスタＴ１は導通でなければ
ならず、Ｔ２はオフでなければならない。逆に、信号Ｓ
がパッドを低い論理レベルにする時に対応する時トラン
ジスタＴ１はオフでなければならず、Ｔ２はオンでなけ
ればならない。
【００２８】情報の第１の読出によりパッドＩＯＰＡＤ
が高い電位にされた時、第２の読出もまた高レベルにし
なければならない場合、第２の読出は高速の情報要素を
与えるが、低レベルにしなければならない時は、その場
合、パッドとこのパッドに接続された外部線を放電する
ために必要な時間をかけることが必要なので、低速の情
報要素を与えることが理解されよう。逆に、前の読出で
パッドを低レベルにした時、新しい情報要素が高い論理
レベルに対応すると、情報要素を得ることが遅延され
る。
【００２９】２つの起こり得る場合（２つの同一レベル
の連続した供給または２つの異なるレベルの供給）情報
が与えられる速度を平衡化するために、出力パッドは、
読出そのもの直前のプリチャージ段階中に２つの論理レ
ベルの間の中間値にプリチャージする。ここで考えられ
る論理レベルは使用技術で許可される標準的なレベルで
ある。例えば、ＣＭＯＳ技術では、これらのレベルは、
低レベルで0.8 Ｖであり、高レベルで２Ｖである。中間
値は、約1.4 Ｖに等しい。従って、動作のシーケンス
は、読み出す情報のアドレスＡＭの変化の検出によって
決定される時ｔ０から開始して、第１のプリチャージ段
階ＰＲＥＣＨ（ｔ０〜ｔ１、例えば30ナノ秒の期間) 、
次に読出段階ＬＥＣＴ（ｔ１〜ｔ２、約10ナノ秒) 及び
次に読み出す情報のアドレスの新しい変化を待つ段階を
含む。この付加プリチャージ段階は、信号Ｓの生成前に
ビット線ＢＬのプリチャージ段階と同時に実施される
時、全く損失時間を含むことがないことが注目される。
本発明では、前段の読出の終りまでにプリチャージをア
クティブにすることによってプリチャージを予想するこ
とさえできる。
【００３０】第１の論理ゲートＰＬ１はトランジスタＴ
１をアクティブにし、第２の論理ゲートＰＬ２はトラン
ジスタＴ２をアクティブにする。図示した実施例では、
論理ゲートＰＬ１は２入力ＮＡＮＤゲートであり、論理
ゲートＰＬ２は２入力ＮＯＲゲートである。読出段階
中、ＮＡＮＤゲートＰＬ１の第１の入力は出力パッドに
伝送ずべき情報を示す信号Ｓを受ける。ＮＯＲゲートＰ
Ｌ２の第１の入力も同一の信号を受ける。インバータ
（Ｎ４−Ｐ４）の出力は、プリチャージ段階後の読出段
階中にだけ開く転送ゲートＰＴ１を介してこれらゲート
の第１の入力に接続される。図示の転送ゲートをアクテ
ィブにする信号ＬＥＣＴは、この読出段階を決定する
（図３を参照）。転送ゲートは、論理信号によって制御
されるＮチャネルＭＯＳトランジスタと、そのＮチャネ
ルＭＯＳトランジスタに並列に接続されたその論理信号
の反転論理信号によって制御されるＰチャネルＭＯＳト
ランジスタとによって構成される。ＮＡＮＤゲートＰＬ
１の第２の入力は、また読出段階ＬＥＣＴ中オンである
別の転送ゲートＰＴ２を介して信号Ｓを受ける。同様
に、ＮＯＲゲートＰＬ２の第１の入力はゲートＰＴ１を
介して信号Ｓを受け、第２の入力は信号ＬＥＣＴによっ
てオンになる転送ゲートＰＴ３を介して信号Ｓを受け
る。
【００３１】パッドＩＯＰＡＤにおいて情報が完全に安
定化される前でも新しい読出動作のために差動増幅器Ｐ
４−Ｎ４を極めて急速に解除する必要に関する理由のた
め、信号Ｓの消滅後でも論理ゲートＰＬ１及びＰＬ２の
入力で信号Ｓの値を記憶して保持する補助保持回路が備
えられる。更に、各転送ゲートＰＴ１、ＰＴ２、ＰＴ３
の後に保持回路が存在する。各保持回路ＣＭ１、ＣＭ
２、ＣＭ３は各々転送ゲートに直列接続された２つの直
列インバータを備えるサーボ制御ループを有する。第２
のインバータの入力は第１のインバータの出力に接続さ
れており、第２のインバータの出力は転送ゲートの入力
に接続されており、この転送ゲートの出力は第１のイン
バータの入力に接続されて、ループを構成している。保
持回路の転送ゲートは、新しい読出に対応する信号Ｓが
その新しい値をとるとすぐに情報（Ｓ）をセーブする信
号ＭＥＭによって制御される。信号ＭＥＭは、読出段階
（ＬＥＣＴ）が終了するとすぐに出現し、次のプリチャ
ージ段階まで、すなわち読み出される情報のアドレスで
の変化の検出前の待ち時間の間正常に保持される。
【００３２】２つのインバータＩ１、Ｉ２及び転送ゲー
トＰＴ４に対応する第１の保持回路ＣＭ１はゲートＰＴ
１の出力に接続され、すなわち、インバータＩ１の入力
及びゲートＰ４の出力はゲートＰＴ１の出力に接続され
る。同様に、第２の保持回路ＣＭ２（信号ＭＥＭによっ
て制御されるインバータＩ３、Ｉ４、転送ゲートＰＴ
５）は転送ゲートＰＴ２の出力に接続される。第３の保
持回路ＣＭ３（信号ＭＥＭによって制御されるインバー
タＩ５、Ｉ６、転送ゲートＰＴ６）は転送ゲートＰＴ３
の出力に接続される。
【００３３】信号ＬＥＣＴが出力され、信号Ｓがゲート
ＰＬ１及びＰＬ２に入力される時、信号ＭＥＭは低レベ
ル状態（ゲートＰＴ４、ＰＴ５、ＰＴ６がオフ）であ
る。読出信号ＬＥＣＴによってゲートＰＴ１、ＰＴ２、
ＰＴ３を導通にする。信号ＳがゲートＰＬ１及びＰＬ２
の入力に出現し、次に安定化される。次に、信号ＬＥＣ
Ｔは低レベル状態に戻され、信号ＭＥＭはゲートＰＴ
４、ＰＴ５、ＰＴ６に入力され、それらをオンにして、
保持回路をアクティブにして信号Ｓを記憶する。次に、
信号Ｓの論理値は、増幅器Ｐ４−Ｎ４の出力が信号Ｓを
出力することを停止しても論理ゲートＰＬ１及びＰＬ２
の入力に入力され続ける。従って、この時以後、センサ
Ｄを再初期化する選択解除動作を実施することが可能で
ある。
【００３４】信号Ｓが高論理レベル(1) にある時、ＮＡ
ＮＤゲートの入力はどちらも１なので、その出力は０に
なる。その時、充電トランジスタＴ１は導通になり、パ
ッドＩＯＰＡＤを高い電源端子Ａから高論理レベルに充
電する。トランジスタＴ２はオフのままであり、ＮＯＲ
ゲートの入力はどちらも１なのでその出力は０である。
もし、反対に、信号Ｓが低論理レベル(0) にあると、Ｎ
ＯＲゲートの出力は１になり、放電トランジスタＴ２を
導通にして、出力パッドをレベル０にする。ＮＡＮＤゲ
ートは、トランジスタＴ１をオフにするレベル１にな
る。
【００３５】増幅器ＡＳのプリチャージのため、好まし
くは下記の特殊な付加素子が構成される。すなわち、パ
ッドＩＯＰＡＤの前段の論理状態に応じてゲートＰＬ１
及びＰＬ２の内の１つを抑止するための抑止回路及びパ
ッドＩＯＰＡＤのプリチャージを所定の値に制限するた
めの閾値センサである。好ましい実施例では、パッドＩ
ＯＰＡＤの前段の論理値を記憶するための回路が備えら
れる。この回路は、例えば、インバータ17と、そのイン
バータ17より抵抗の高い別のインバータＩ８とからなる
ループを有する。この記憶回路の入力（インバータ17の
入力) は読出段階ＬＥＣＴ中オンになる転送ゲートＰ17
を介してパッドに接続される。従って、記憶回路は読出
段階中パッドの状態を記憶する。記憶回路の出力（イン
バータ17の出力) は、プリチャージ段階ＰＲＥＣＨ中オ
ンになる転送ゲートＰＴ８によってＮＡＮＤゲートＰＬ
１の第１の入力及びＮＯＲゲートＰＬ２の第１の入力に
接続される。従って、インバータ17によって反転され、
このインバータによって記憶されるパッドに存在する論
理状態は、プリチャージ段階中ＮＡＮＤ及びＮＯＲゲー
トの別の入力に伝送される。
【００３６】記憶回路の出力は、単純にゲートＰＬ１及
びＰＬ２のどちらかの作動を抑止して、前段の読出時の
パッドの論理状態に応じて充電トランジスタまたは放電
トランジスタの導通を禁止するために使用される。すな
わち、記憶された論理状態が１の時、次のプリチャージ
段階中に０状態がＮＡＮＤゲートの入力に伝送される。
これは、他の入力の状態とは無関係にトランジスタＴ１
の導通を禁止する。ＮＯＲゲートは影響されず、従っ
て、このゲートの別の入力の状態の応じてトランジスタ
Ｔ２を導通にすることがある。逆に、前段の読出のパッ
ドの状態が０の時、次のプリチャージ段階中記憶回路に
よって１状態が伝送され、トランジスタＴ２の導通を禁
止する。トランジスタＴ１の導通は禁止されず、ＮＡＮ
Ｄゲートの別の入力の状態による。
【００３７】ＮＡＮＤゲートＰＬ１の第２の入力はそれ
自体閾値インバータＩＳ１の出力を受ける転送ゲートＰ
Ｔ９の出力を受け、このインバータの入力はパッドＩＯ
ＰＡＤに接続される。また、ＮＡＮＤゲートの第２の入
力は保持回路ＣＭ２の出力によって信号Ｓを受けること
が思い出される。しかし、プリチャージ段階ＰＲＥＣＨ
中、信号ＬＥＣＴ及び信号ＭＥＭは０であり、ゲートＰ
Ｔ２及びＰＴ５をオフにする。従って、信号ＳはＮＡＮ
Ｄゲート及びＮＯＲゲートの入力にもはやアクティブに
転送されることはない。同様に、プリチャージ段階ＰＲ
ＥＣＨ中前段の読出信号Ｓをもはや受けないＮＯＲゲー
トＰＬ２の第２の入力は、信号ＰＲＥＣＨによってアク
ティブになる転送ゲートＰＴ10によって閾値インバータ
ＩＳ２の出力を受ける。
【００３８】閾値インバータは、プリチャージ段階中抑
止回路によって導通が禁止されていないトランジスタＴ
１またはＴ２を導通状態にすることができるように使用
される。この導通は、パッドの電位が所望の中間プリチ
ャージ値に達していない限り許可され、達すると停止さ
れる。インバータＩＳ１及びＩＳ２の閾値は、プリチャ
ージ段階中パッドＩＯＰＡＤに入力されるプリチャージ
電位の値に直接関係する値に設定される。
【００３９】実際、回路は下記のように作動する。前段
の読出信号Ｓが１の時、パッドは読出段階の終りに約５
Ｖに充電される。次の読出動作を準備するプリチャージ
段階中、ＮＡＮＤゲートはゲートＰＴ８の出力によって
抑止される。パッドが１なので、ＮＯＲゲートはゲート
ＰＴ８によってその第１の入力に論理状態０を受け、閾
値インバータによって論理状態０を受ける。ＮＯＲゲー
トはその出力に高いレベルを受ける。放電トランジスタ
Ｔ２は導通になり、パッドＩＯＰＡＤの高い電位を放電
する。このパッドの電位は降下する。しかし、インバー
タＩＳ２の閾値によって決定される所望のプリチャージ
値に達するとすぐに、インバータＩＳ２はスイッチング
し、ＮＯＲゲートをスイッチングさせ、トランジスタＴ
２をオフにして、その結果、パッドの放電が停止され
る。パッドは高論理レベルと低論理レベルとの間の中間
値である所望のプリチャージ値に充電される。その後、
その状態はプリチャージ段階ＰＲＥＣＨの終りまで及
び、新しい読出段階を決定する信号ＬＥＣＴの出現まで
そのままである。
【００４０】反対に、上記の読出の信号Ｓが０の時、パ
ッドは読出段階の終わリに当初０Ｖに放電される。次の
読出動作を用意するプリチャージ段階中、ゲートＰＴ８
の出力によってこの時間禁止されるのはＮＯＲゲートで
ある。パッドは０なので、ＮＡＮＤゲートはゲートＰＴ
８を介してその第１の入力に論理状態１を受け、閾値イ
ンバータＩＳ１によって論理状態１を受ける。従って、
ＮＡＮＤゲートは、その出力を低レベルにする。充電ト
ランジスタＴ１は導通になり、パッドＩＯＰＡＤを充電
する。このパッドの電位は上昇する。インバータＩＳ１
の閾値によって決定された所望のプリチャージ値に達す
るとすぐに、インバータＩＳ１はスイッチングされ、Ｎ
ＡＮＤゲートをスイッチングさせ、トランジスタＴ１を
オフにして、その結果、パッドの充電が停止する。パッ
ドは高い論理状態と低い論理状態の間の中間値である所
望のプリチャージ値に充電されたままである。
【００４１】ヒステリシスなしに作動する閾値インバー
タ、すなわち、電圧の大きくなる順番及び電圧の小さく
なる順番に同じ入力電圧値でスイッチングする閾値イン
バータを製造することは困難であるので、２つの独立し
たインバータＩＳ１及びＩＳ２を使用することが好まし
い。しかし、ヒステリシスが許容されるならば、２つの
インバータは並列接続されているので単一のインバータ
に置換することができる。パッドがプリチャージされる
中間電位のレベルは、５Ｖの電源電圧の場合１〜２Ｖの
範囲にあることが好ましく、適切な値は約1.4 Ｖであ
る。電源は５Ｖなので、低論理レベルは約0.8 Ｖより低
い値を有するとみなされ、高論理レベルは約2.2 Ｖの値
に達するとみなされる。これは、増幅器の出力のプリチ
ャージのための好ましい値の中間範囲として与えられる
値を説明するものである。
【００４２】図３のａ〜ｆは、各々、上記の信号ＡＭ、
ＰＲＥＣＨＢＬ、ＳＥＬＷＬ、ＬＥＣＴ、ＭＥＭ及びＤ
ＥＳＥＬの波形を図示したものである。信号ＳＷＬＷＬ
は、ワード線デコーダの有効化を可能にして、メモリセ
ルの読出を具体的に実行する信号である。この信号がア
クティブである時、ワード線アドレスのデコートは関係
するワード線に印加される電圧を生成する。この信号
は、回路Ｒ内で信号ＤＥＳＥＬを生成する前に遅延が考
慮される信号であるとみなされることがある。これらの
信号は、下記のように生成する。アドレス遷移は、信号
ＡＭを、場合によっては、公知の期間後信号ＳＥＬＷＬ
を生成する。信号ＡＭの開始後、デコーダＢＬＤＥＣに
よって回路Ｐ及びＣに接続されたビット線がプリチャー
ジされる。このプリチャージ後、信号ＳＥＬＷＬはメモ
リセルの読出を促進する。公知の型の回路では、信号Ｓ
ＥＬＷＬの期間に信号ＬＥＣＴ及びＭＥＭが生成され
る。次に、信号ＡＭの開始から（または場合によっては
信号ＳＥＬＷＬから）測定された較正された期間ＤＣ
後、一時的に０状態となる信号ＤＥＳＥＬが生成され
る。一時的に０状態となる信号ＤＥＳＥＬは、ビット線
の一時的なリセットと、その後のそれらのデコーダＢＬ
ＤＥＣとの再接続を促進する。この場合、メモリは再度
使用して、次のアドレス遷移を受けるとすくにビット線
のプリチャージを開始する。このプリチャージ動作を開
始させる前に予備リセットを待つ必要はもはや全くな
い。実際、十分に長い期間を有する信号ＡＭを遅延させ
ると、ビット線またはワード線を有効にリセットするた
めにそのように使用することができるように処理するこ
とが可能である。従って、ここでは０状態の信号ＤＥＳ
ＥＬは、１状態の信号ＡＭと同じ期間を有する。
【００４３】しかし、次のアドレス遷移まで信号ＤＥＳ
ＥＬを０状態にすることが望ましい。この場合、信号Ｄ
ＥＳＥＬは、入力として信号ＤＥＳＥＬを受け、クロッ
ク入力として遅延された信号ＡＭを受けるＤ型フリップ
フロップ回路によって生成される。この場合、信号ＤＥ
ＳＥＬの期間は、その時好ましくは短い信号ＡＭの期間
に制限されない。上記に本発明の特定の実施例を記載し
たが、当業者は様々な変更、修正及び改良を容易に行う
ことができる。そのような変更、修正及び改良は本明細
書の一部分であり、本発明の精神の範囲内である。従っ
て、上記の説明は単に例であり、本発明を何ら限定する
ものではない。本発明は、請求の範囲によってのみ限定
される。
【図面の簡単な説明】
【図１】 本発明によるメモりの概略図であり、その複
雑な読出回路のためＥＰＲＯＭの実施例を図示してい
る。
【図２】 本発明によるメモりの概略図であり、ＥＰＲ
ＯＭセルを図示している。
【図３】 本発明で生成される信号のクロック図であ
る。
【符号の説明】
１ メモリセル ２〜５ トランジスタ ６〜８ インバータセル ９、10 コンデンサ 11 差動増幅器 12 パワートランジスタ 13、14 Ｐチャネル形トランジスタ 15、16、19 Ｎチャネル形トランジスタ 20 ＮＡＮＤゲート 21 インバータ ＢＬ０〜ＢＬＮ−１ ビット線 ＷＬ０〜ＷＬＭ−１ ワード線 ＢＬＤＥＣ、ＷＬＤＥＣ デコーダ Ｐ プリチャージ回路 Ｒ 遅延回路 ＰＬ１、ＰＬ２ 論理ゲート ＰＴ１、ＰＴ２、ＰＴ３ 転送ゲート Ｖcc 電源

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの選択線に接続されたセ
    ルを有する集積回路メモリであって、 上記少なくとも１つの選択線に接続され、上記少なくと
    も１つの選択線をプリアクティブ化状態（高インピーダ
    ンスまたは第１の電圧のどちらか）にするプリアクティ
    ブ化回路と、 上記少なくとも１つの選択線に接続され、上記少なくと
    も１つの選択線を上記第１の電圧とは異なる第２の電圧
    にプリチャージするプリチャージ回路と、 アクセス信号によって制御され、上記セルにアクセスす
    るアクセス回路（該セルのアクセスはそのセルの電気状
    態の読出、書込及び読出／書込の内の１つを含む）と、 上記アクセス回路によってアクティブにされて、上記セ
    ルのアクセスのあと較正された遅延時間の後、上記の少
    なくとも１つの選択線をプリアクティブ化状態にする遅
    延回路とを備える集積回路メモリ。
  2. 【請求項２】 上記少なくとも１つの選択線は複数のビ
    ット線を備え、上記集積回路メモリはさらに上記複数の
    ビット線に各々接続された複数のセルと、 上記プリアクティブ化回路が少なくとも１つの選択線を
    プリアクティブ化状態にする時複数のビット線を共に接
    続する接続回路とを備えることを特徴とする請求項１に
    記載の集積回路。
  3. 【請求項３】 上記遅延回路は、直列接続されたインバ
    ータ回路とコンデンサを備え、そのコンデンサは基準電
    圧と２つのインバータ回路の中点との間に接続されてい
    ることを特徴とする請求項１に記載の集積回路。
  4. 【請求項４】 上記集積回路は定格サイクル時間を有
    し、上記遅延回路はその定格サイクル時間に等しい第１
    の較正された遅延を生成することを特徴とする請求１に
    記載の集積回路メモリ。
  5. 【請求項５】 さらに、読出アクセス中セルの電気状態
    をセーブする記憶回路を備える請求項１に記載の集積回
    路メモリ。
  6. 【請求項６】 上記集積回路メモリは定格サイクル時間
    を有し、上記遅延回路は定格サイクル時間より大きい遅
    延を生成することを特徴とする請求項５に記載の集積回
    路メモリ。
  7. 【請求項７】 上記プリアクティブ化状態は高インピー
    ダンス状態であり、上記メモリセルはＥＰＲＯＭセルで
    あることを特徴とする請求項１に記載の集積回路メモ
    リ。
  8. 【請求項８】 上記プリアクティブ化状態は第１の電圧
    であり、上記メモリセルはＥＰＲＯＭセルであることを
    特徴とする請求項１に記載の集積回路メモリ。
  9. 【請求項９】 上記の少なくとも１つの選択線は少なく
    とも１つのビット線を備えることを特徴とする請求項１
    に記載の集積回路メモリ。
  10. 【請求項10】 上記の少なくとも１つの選択線は少なく
    とも１つのワード線を備えることを特徴とする請求項１
    に記載の集積回路メモリ。
  11. 【請求項11】 上記集積回路メモリは定格サイクル時間
    を有し、上記遅延回路はその定格サイクル時間に等しい
    第１の較正された遅延を生成することを特徴とする請求
    項２に記載の集積回路メモリ。
  12. 【請求項12】 上記遅延回路は更に、読出アクセス中定
    格サイクル時間より長い第２の較正された遅延を生成
    し、上記集積回路メモリはさらに読出アクセス中のセル
    の状態を記憶する記憶回路を備えることを特徴とする請
    求項11に記載の集積回路メモリ。
  13. 【請求項13】 上記遅延回路は、直列接続されたインバ
    ータ回路とコンデンサを備え、そのコンデンサは基準電
    圧と２つのインバータ回路の中点との間に接続されてい
    ることを特徴とする請求項12に記載の集積回路メモリ。
  14. 【請求項14】 上記遅延回路は更に、読出アクセス中定
    格サイクル時間より大きい第２の較正された遅延を生成
    することを特徴とする請求項４に記載の集積回路メモ
    リ。
  15. 【請求項15】 選択線に接続されており且つ電気状態を
    有するメモリのアクセスサイクルを制御する方法であっ
    て、 Ａ．選択線をプリチャージ状態にプリチャージし、 Ｂ．セルの電気状態をアクセスするアクティブ状態に選
    択線をアクティブ化し、 Ｃ．Ｂ段階を実行した後、選択線をプリチャージ状態と
    もアクティブ化状態とも異なるプリアクティブ化状態に
    することを特徴とする方法。
  16. 【請求項16】 Ｂ段階は上記選択線をアクティブにし
    て、上記セルの電気状態を読み出すことを含み、当該方
    法は更に、Ｃ段階を実行する前に、セルの状態を記憶す
    る段階と、Ｃ段階を実行した後、記憶された状態をセル
    に書き込む段階を含むことを特徴とする請求項15に記載
    の方法。
  17. 【請求項17】 上記メモリは、各々複数の選択線に接続
    された複数のセルを備え、Ｂ段階は複数の選択線を一緒
    に接続する段階を備えることを特徴とする請求項16に記
    載の方法。
  18. 【請求項18】 Ｃ段階は、上記選択線を所定の電圧にセ
    ットすることを含むことを特徴とする請求項17に記載の
    方法。
  19. 【請求項19】 Ｃ段階は、上記選択線を高インピーダン
    ス状態にすることを含むことを特徴とする請求項16に記
    載の方法。
  20. 【請求項20】 上記メモリは複数の選択線に各々接続さ
    れた複数のセルを備え、Ｂ段階は複数の選択線を一緒に
    接続する段階を備えることを特徴とする請求項15に記載
    の方法。
  21. 【請求項21】 Ｃ段階は、上記選択線を高インピーダン
    ス状態にすることを含むことを特徴とする請求項15に記
    載の方法。
  22. 【請求項22】 Ｃ段階は、上記選択線を所定の電圧にセ
    ットすることを含むことを特徴とする請求項15に記載の
    方法。
  23. 【請求項23】 一緒に接続された選択線とセルを有する
    メモリであって、 上記選択線をプリチャージ状態にプリチャージする、該
    選択線に接続されたプリチャージ回路と、 アクセスクロックサイクル中セルをアクセス状態にする
    アクセス回路（アクセス状態はセルの読出、書込及び読
    出／書込状態の内の１つである）と、 アクセスクロックサイクル中及びセルがアクセス状態に
    された後、プリチャージ状態ともアクセス状態とも異な
    るプリアクティブ化状態に上記選択線をする第１の手段
    とを備えることを特徴とするメモリ。
  24. 【請求項24】 アクセス状態は読出状態であり、上記メ
    モリは更に第１の手段が選択線をプリアクティブ化状態
    にする前にセルの状態を記憶する手段を備えることを特
    徴とする請求項23に記載のメモリ。
  25. 【請求項25】 各々複数のセルに接続された複数の選択
    線と、 第１の手段が選択線をプリアクティブ化状態にする時複
    数の選択線を一緒に接続する手段とを更に備えることを
    特徴とする請求項24に記載のメモリ。
  26. 【請求項26】 上記第１の手段は、上記選択線を所定の
    電圧にセットする手段を備えることを特徴とする請求項
    25に記載のメモリ。
  27. 【請求項27】 上記第１の手段は、上記選択線を高イン
    ピーダンス状態にする手段を備えることを特徴とする請
    求項24に記載のメモリ。
  28. 【請求項28】 複数のセルに各々接続された複数の選択
    線と、 上記第１の手段が選択線をプリアクティブ化状態にする
    時複数の選択線を一緒に接続するための手段とを更に備
    えることを特徴とする請求項23に記載のメモリ。
  29. 【請求項29】 上記第１の手段は、上記選択線を高イン
    ピーダンス状態にする手段を備えることを特徴とする請
    求項23に記載のメモリ。
  30. 【請求項30】 上記第１の手段は、上記選択線を所定の
    電圧にセットする手段を備えることを特徴とする請求項
    23に記載のメモリ。
  31. 【請求項31】 各々複数のセルに接続された複数の選択
    線と、 上記第１の手段が選択線をプリアクティブ化状態にする
    時複数の選択線を一緒に接続するための手段とを更に備
    えることを特徴とする請求項30に記載のメモリ。
  32. 【請求項32】 プリチャージ状態、アクセス状態及びプ
    リアクティブ化状態を有する選択線に接続されたメモリ
    セルの電気状態にメモリアクセス時間中にアクセスする
    方法であって、上記プリアクティブ化状態は高インピー
    ダンス及び所定の電圧のどちらかであり、 Ａ．アクセスサイクル中、選択線の状態をプリチャージ
    状態にセットし、 Ｂ．Ａ段階に続いて、選択線をプリチャージ状態からア
    クセス状態に変化させて、メモリセルの電気状態にアク
    セスし、 Ｃ．Ｂ段階に続いて、アクセスサイクルの終了前に選択
    線の状態をアクセス状態からプリアクティブ化状態にす
    ることを特徴とする方法。
  33. 【請求項33】 上記Ｂ段階は更に、上記メモリセルの電
    気状態を記憶し、メモリに電気状態を再書き込みするこ
    とを特徴とする請求項32に記載の方法。
  34. 【請求項34】 上記メモリは複数の選択線と複数のメモ
    リセルを備え、複数のメモリセルは各々複数の選択線に
    接続されており、上記Ｃ段階は更に、複数の選択線を一
    緒に接続することを含むことを特徴とする請求項33に記
    載の方法。
  35. 【請求項35】 上記メモリは複数の選択線と複数のメモ
    リセルを備え、複数のメモリセルは各々複数の選択線に
    接続されており、上記Ｃ段階は更に、複数の選択線を一
    緒に接続することを含むことを特徴とする請求項32に記
    載の方法。
  36. 【請求項36】 プリチャージ状態、アクセス状態及びプ
    リアクティブ化状態を有する選択線に接続されたメモリ
    セルの電気状態をメモリセルアクセスサイクル中にアク
    セスする回路であって、上記プリアクティブ化状態は高
    インピーダンス及び所定の電圧のどちらかであり、 アクセスサイクル中第１の時に選択線をプリチャージ状
    態にセットする第１の手段と、 アクセスサイクル中第２の時に選択線の状態をプリチャ
    ージ状態からアクセス状態に変化させ、メモリセルの電
    気状態にアクセスする第２の手段と、 アクセスサイクル中第３の時に選択線の状態をアクセス
    状態からプリアクティブ状態に変化させる第３の手段と
    を備え、アクセスサイクル中第１の時は第２の時に先行
    し、アクセスサイクル中第２の時は第３の時に先行する
    ことを特徴とする回路。
  37. 【請求項37】 上記第２の手段はさらに、セルの電気状
    態を記憶する手段と、電気状態をメモリセルに再度書き
    込む手段とを備えることを特徴とする請求項36に記載の
    回路。
  38. 【請求項38】 上記メモリは複数のメモリセルと複数の
    選択線を備え、複数の選択線は各々複数のメモリセルに
    接続され、上記第３の手段はまた複数の選択線を互いに
    接続する手段を備えることを特徴とする請求項37に記載
    の回路。
  39. 【請求項39】 上記メモリは複数のメモリセルと複数の
    選択線を備え、複数の選択線は各々複数のメモリセルに
    接続され、上記第３の手段はまた複数の選択線を互いに
    接続する手段をを備えることを特徴とする請求項36に記
    載の回路。
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