JP2006196184A

JP2006196184A - アレイセルのしきい値電圧を検出する方法およびメモリ

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Publication number: JP2006196184A
Application number: JP2006114736A
Authority: JP
Inventors: Shane C Hollmer; シェイン・シィ・ホールマー; Lee E Cleveland; リー・イー・クリーブランド
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1993-12-01
Filing date: 2006-04-18
Publication date: 2006-07-27
Also published as: KR950020743A; EP0656628B1; JPH07192478A; US5828601A; DE69432452T2; DE69432452D1; TW302479B; EP0656628A2; EP0656628A3; JP3813640B2; KR100357444B1

Abstract

【課題】多密度または低電圧源一括消去型ＥＥＰＲＯＭメモリアレイにおけるアレイセルの状態を認識するのに用いられるプログラム可能基準を提供する。
【解決手段】プログラム可能基準は１つ以上の基準セルを含む。アレイセルはアレイセルと基準セルとのゲートに同一の電圧を与え、出力を比較してアレイセルの状態を判断することによって読出される。読出中、プログラム可能基準セルはアレイセルと同じようにバイアスされるので、基準セルとアレイセルとの間のしきい値の差はＶＣＣの変化とともに一定のままである。単純な抵抗器の比を用いて基準セルをプログラムするために回路が含まれる。プログラミングはＶＣＣを厳密な許容誤差内に保つため、好ましくは製造者によってテスト時間に行なわれる。アレイセルは抵抗器をバイアスすることなく、かつより緩やかな許容誤差内で後に基準セルを用いてプログラムされかつ読出される。
【選択図】図４

Description

この発明は一般に、メモリアレイのための基準化方式に関し、より特定的には低電圧源および多密度メモリアレイで使用される一括電気的消去可能プログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）セルのしきい値を決定するのに用いられる基準化方式に関する。

メモリセルのしきい値を決定するのに用いられる伝統的な基準化方式の１つは、センス比と結合されたプログラムされていない基準セルを含む。図１はセンス比と結合されてアレイセル１０２のための基準を提供するそのような基準セル１００を示す。センス比は、ＶＣＣとアレイセル１００のドレインとの間に接続された同一の値Ｒを有する２つの並列の抵抗素子１１２および１１４、ならびにＶＣＣとアレイセル１０２のドレインとの間に接続された値Ｒの付加的な抵抗素子１１６によって提供される。基準セル１００のドレインはコンパレータ１０４の１つの入力に基準出力を与える。アレイセル１０２のドレインはコンパレータ１０４の第２の入力にアレイセル出力を与える。コンパレータ１０４の出力はアレイセル１０２のしきい値状態を示す。

図１におけるアレイセル１０２の状態を読出すため、基準セル１００とアレイセル１０２とのゲートにＶＣＣが与えられる。ＶＣＣが与えられると、センス比はコンパレータ１０４が基準セル１００のドレインに見る電圧を、アレイセル１０２のドレインと比べて変動させる。コンパレータ１０４が基準セル１００のドレインに見る電圧は、したがってＶＣＣ−１／２ＲＩ_Dであり、コンパレータがアレイセル１０２のドレインに見る電圧はＶＣＣ−Ｉ_DＲである。Ｉ_DはＭＯＳトランジスタのための飽和領域の式Ｉ_D＝Ｋ（Ｖ_GS−Ｖ_t）²からわかるように基準セル１００およびアレイセル１０２のしきい値Ｖ_tによって制御される。ここでＶ_GSはＶＣＣに等しい。基準セル１００とアレイセル１０２との両方がプログラムされていない、または同一のしきい値Ｖ_tを有している場合、センス比はアレイセル出力よりもコンパレータ１０４への基準出力においてより高い電圧を与え、それによりコンパレータ１０４が第１の状態を出力することになる。アレイセルがある一定のレベルまで高められたしきい値を有するようにプログラムされていれば、そのアレイセルのためのＩ_Dは低減され、アレイセル出力の電圧は基準セル出力における電圧を超えて上昇し、これによりコンパレータ１０４は第２の状態を出力するようになる。

センス比の方法は、基準セルおよびアレイセルのドレインに接続された異なる抵抗器の比を用いるので、このセンス比の方法は抵抗素子の温度およびプロセスの変動によってもＶＣＣの変動によってもアレイセル出力に関して変動する基準出力を提供する。

図３の回路は、バイアスゲート方法と呼ばれる別の伝統的な基準化方式を示す。バイアスゲート方法はセンス比の方法よりも正確な基準を提供するが、これはセンス比の方法と比べてプロセスや温度やＶＣＣの変動の影響が低減されているからである。図３の回路は、図１のセンス比回路に類似のプログラムされていない基準セル１００、アレイセル１０２、およびコンパレータ１０４を含む。便宜上、図３およびそれ以降の図面では、前の図面から引継がれる構成要素を示すために使用されている参照番号は、同様に引継がれている。

基準セル１００とアレイセル１０２とのドレインに直接接続された抵抗器の比を提供する、図１のセンス比の方法とは違って、図３の回路は基準セル１００のゲートに接続されてＶ_GSを変動させる抵抗器の比を有する。抵抗器の比は、ＶＣＣと基準セル１００のゲートとの間に接続された抵抗素子３０２、ならびに基準セル１００のゲートを接地する抵抗
素子３０４によって提供される。基準セル１００のドレインはコンパレータ１０４の１つの入力に基準出力を与える。アレイセル１０２のドレインはコンパレータ１０４の第２の入力にアレイセル出力を与える。同じものである抵抗素子３０６および３０８がＶＣＣを基準およびアレイセル出力に接続して、それらのＩ_D出力をコンパレータ１０４の入力における電圧に変換する。直接Ｉ_Dを変える代わりに、Ｖ_GSを変動させることによって、抵抗素子に対するプロセスおよび温度の影響、ならびにＶＣＣの変動が基準セルとアレイセルとの出力間にもたらす変動は、センス比の方法における場合よりも少なくなる。

図３におけるアレイセル１０２の状態を読出すために、電圧ＶＣＣがアレイセル１０２のゲートには直接に与えられる一方で、基準セル１００のゲートには抵抗素子３０２および３０４を介して与えられる。基準セル１００とアレイセル１０２とが双方ともプログラムされていない、または同一のＶ_tを有している場合、抵抗素子３０２および３０４はより低いＶ_GSを与え、したがってコンパレータ１０４への基準セル出力においてアレイセル出力における電流よりも低いＩ_Dを与える。それによりコンパレータ１０４は第１の状態を示すようになる。アレイセルがある一定のレベルまで高められたしきい値を有するようにプログラムされていれば、アレイセル出力は基準セル出力を超えて上昇し、コンパレータ１０４に第２の状態を出力させる。

センス比やバイアスゲート方式などの基準方式では、アレイセル出力に関してのプロセス、温度、およびＶＣＣの変動による基準出力の変動は、読出エラーを生じることがあり得る。エラーの起こる可能性は、多密度の、または低電圧源のメモリなどアレイセルのしきい値状態間の動作マージンが低いメモリで、より著しい。図２は、単一密度、３／２密度、および２倍密度となるように構成された典型的な多密度メモリのための基準レベルおよびアレイセルのしきい値状態を示す。示されるように、密度が高まるにつれ、基準レベルとアレイセル状態との間の動作マージンは減少する。たとえば、単一密度を用いるなら、ゼロ状態と基準状態との間のマージンは（４．００−２．９Ｖ＝１．１０Ｖ）である。３／２密度では、マージンは５０％低減されて（４．００Ｖ−３．４５Ｖ＝０．５５Ｖ）となり、２倍密度ではマージンは０．３３Ｖまで低減される。低電圧源メモリにおける動作マージンが制限されているのは、ＶＣＣの低減がアレイセルのしきい値状態に利用可能な範囲を制限するからである。動作マージンが低ければ、起こるかもしれないエラーを低減するため、アレイセルの電気的特性における変動に追随する基準が必要である。

この発明は、アレイセルの電気的特性における変動に追随する基準を備えた基準化方式を提供する。

この発明はプログラム可能基準であって、１つまたはそれ以上の基準セルを含み、各基準セルはそのしきい値を設定するために制御された環境の中でプログラムされたフローティングゲートを有する。アレイセルの状態を読出すために、アレイセルおよび基準セルのゲートに同一の電圧ＶＣＣが与えられる。加えて、アレイセルおよび基準セルの出力は同じバイアス条件下に維持される。読出中、基準セルのドレインは、基準セルのしきい値に対するアレイセルのしきい値を決定するためにアレイセルのドレイン出力と比較される出力を提供する。

この発明はさらに、プログラムされていないセルに関してバイアスを行なうためのバイアスゲート方法を用いる基準セルをプログラムするための回路を含む。基準セルは好ましくは製造者によってテスト時間にプログラムされ、それにより確実にＶＣＣおよび温度が厳密な許容誤差内に留まって、バイアスゲート方法を用いて基準しきい値をプログラムす
るときの変動が排除される。アレイセルは次により緩やかなＶＣＣおよび温度の許容誤差のもとでプログラムされ読出されて、その後基準セルが使用される。

アレイセルの読出中、基準セルおよびアレイセルはセンス比またはバイアスされたゲートの方法を用いるのではなく、むしろ同じバイアス条件下に維持され、それにより基準およびアレイセル出力に対するプロセス変動の影響が低減される。ＶＣＣは基準セルのゲートにもアレイセルのゲートにも同じように読出電圧として与えられるので、基準セルおよびアレイセルの出力間の動作マージンはＶＣＣの変化に対して実質的に一定を維持する。しきい値の変化が確実に温度に対し一定に留まるようにするため、アレイセルおよび基準セルはまた、好ましくは同じ集積回路上のコアセルとして含まれる。

この発明のさらなる詳細は、添付の図面の助けを借りて説明される。
図４は、アレイセル４００を、このアレイセル４００を読出すのに用いられる本発明のプログラム可能基準セル４０２−１から４０２−（ｎ−１）とともに示す。アレイセル４００は、ワード選択回路４０４でデコードされるワードアドレスを与えかつアレイセル４００のゲートに選択電圧Ｖ_SELを印加することによって読出される。選択電圧は基準セル４０２−１から４０２−（ｎ−１）のゲートに同じように与えられる。Ｖ_SELは、１９９３年１２月１日に提出された本件の発明者らによる「多密度および低電圧源メモリのための基準トラッキングを備える昇圧・安定化ゲート電源（Boosted and Regulated Gate Power Supply With Reference Tracking for Multi-Density and Low Voltage Supply Memories ）」と題されここに引用により援用される米国特許出願連続番号０８／１６０，５７８号で開示されるようにＶＣＣでも、Ｖ_DDでも、または昇圧ゲート電圧でもよい。アレイセル４００の出力は、本発明の基準セル４０２−１から４０２−（ｎ−１）の１つまたはそれ以上の出力に接続され、比較回路４０６に至る。比較回路４０６は、アレイセル４００の状態を示す信号を出力する。

アレイセル４００はプログラム可能なしきい値を有するフローティングゲートを備えたトランジスタとして示されているが、アレイセル４００がしきい値の固定されたＲＯＭトランジスタであってもよい。アレイセル４００は、図２に示されるように３／２密度セルの００状態、００．５状態、または１１状態などの状態を示すｎ個のしきい値の１つを記憶する。

基準セル４０２−１から４０２−（ｎ−１）は、各々フローティングゲートを有しており、このフローティングゲートは基準しきい値を設定するべくプログラムされてもよい電荷を蓄積する。合計ｎ−１個の基準セルが用いられ、これらは各々が図２の３／２密度セルにおける基準状態ＡおよびＢなどの連続的なしきい値レベルにプログラムされる。基準セル４０２−１から４０２−（ｎ−１）とアレイセル４００とを同様にバイアスし、それらのゲートに同一の電圧Ｖ_SELを印加することにより、基準セル４０２−１から４０２−（ｎ−１）のしきい値を、アレイセル４００のしきい値と比較することができる。

比較回路４０６は、選択電圧Ｖ_SELが印加されたときにアレイセル４００の出力を基準セル４０２−１から４０２−（ｎ−１）の出力と比較することによってしきい値の比較を行なう。比較回路４０６のための典型的な回路構成は、「メモリセル１つあたりＮビットを備える電気的に書換え可能な不揮発性メモリ（Electrically Alterable Non-volatile Memory）」と題されたバンクス（Banks ）による米国特許第５，２１８，５６９号、および「多ビットリードオンリメモリ回路（Multi-bit Read Only Memory Circuit）」と題されたシェパード（Sheppard）による米国特許第４，４９５，６０２号に示されており、これらは双方ともここに引用によって援用される。比較回路４０６は、アレイセル４００によって記憶可能なしきい値の状態により示されることのできる数のビットを有するデジタ
ル信号として比較結果を出力する。

図５は、アレイセル４００をプログラムするため、およびアレイセル４００をプログラムするのに用いられる本発明の基準セル４０２−１から４０２−（ｎ−１）および５０２−１から５０２−ｎをプログラムするために接続される回路のブロック図である。アレイセル４００をプログラムするためにはアレイセルプログラムベリファイ回路５０４が設けられており、その一方で基準セルをプログラムするためには基準セルプログラムベリファイ回路５０６が設けられている。基準セル５０２−１から５０２−ｎは、図２で３／２密度セルについて示されたような００状態、００．５状態、または１１状態などのｎ個の状態のうちの１つに各々がプログラムされたプログラム可能しきい値を有しており、これらの状態は３／２密度設計における状態ＡおよびＢなどの状態間のものであって、基準セル４０２−１から４０２−（ｎ−１）によって記憶可能である。

アレイセルプログラムベリファイ回路５０４はアレイセル４００のゲートおよびドレインに接続されて、アレイセル４００をプログラムする。アレイセルプログラムベリファイ回路５０４はまた、基準セル５０２−１から５０２−ｎのドレインにも接続されて、アレイセルの出力と基準セルの出力とを比較し、アレイセル４００が適正にプログラムされているかどうかを判断する。アレイセルプログラムベリファイ回路５０４のための典型的な回路構成は、多密度セルをプログラムするのに用いられる方法とともに、前に引用したバンクスによる米国特許第５，２１８，５６９号で示され、説明されている。

基準セルプログラムベリファイ回路５０６は、ゲートおよびドレインに接続されて、基準セル４０２−１から４０２−（ｎ−１）および基準セル５０２−１から５０２−ｎのプログラムができるようにする。基準セルプログラムベリファイ回路５０６は、伝統的な方法を用いてプログラムおよびベリファイ電圧を供給し、基準セルのプログラミングを可能にする。基準プログラムベリファイ回路５０６はさらに、適正なプログラミングをベリファイするのにバイアスゲート方法を用いるプログラムされていないセルに関して各基準をバイアスするための回路を用いる。回路はさらに、基準ビットの各々を最後まで順序付けて、プログラムされている基準セルの適正なビットラインおよびワードラインを能動化するためにも設けられる。

基準プログラムベリファイ回路５０６は、好ましくは製造者がテスト時間に基準をプログラムするのに用いられ、それによりＶＣＣおよび温度はバイアスされたゲートの方法を使用している場合に基準しきい値を設定する際の変動を排除するべく厳密な許容誤差内に留まる。アレイプログラムベリファイ回路５０４は、後にＶＣＣおよび温度のより緩やかな許容誤差を用いたアレイセルをプログラムするのに利用される。

図６および７は図２に示されるような３／２密度のメモリアレイのために設計された本発明のプログラムされた基準の一実施例を表わす。図６および７は、図５の基準セルプログラムベリファイ回路５０６を構成する構成要素を、プログラムされるべき基準セルを含む基準アレイ６００とともに含む。基準セルをプログラムするのに必要とされる回路の量および複雑さを低減するため、図６および７の回路は基準セルを１度に１つずつプログラムするように設計される。

図６および７の回路はプログラムベリファイ信号回路６０２を含み、これは基準がプログラムされるべきであるということを示すＰＲＲＥＦ信号を受取ると、プログラム信号とベリファイ信号とを交互に生成して個々の基準セルをプログラムする。プログラム中、基準セルのドレインに与えられるプログラム電圧は、信号ＶＰＲＯＧとして供給される。信号ＶＰＸは基準セルのゲートにプログラム電圧とベリファイ電圧とを交互に与えて、基準セルをプログラムする。ＶＰＸはアレイセルのプログラミングを読出している、またはベ
リファイしている間、読出電圧を与える。ベリファイの間、信号ＶＥＲＩＦＹがアサートされる。プログラム中は、信号ＰＧＭがアサートされる。プログラムベリファイ信号回路６０２を設けるには、単一フローティングゲートメモリセルをプログラムするための伝統的な回路を用いることができる。そのような伝統的な回路は一般的に前述のバンクスによる米国特許第５，２１８，５６９号に記載されている。

すべての基準セルを最後まで順序付し、選択されたセルにプログラムおよびベリファイ電圧を送るには、制御論理が設けられて適正な基準ビットラインおよび基準ワードラインを能動化する。制御論理は、基準カウント回路６０４およびそれに伴ういくらかの混合論理からなる。基準カウント回路６０４は、ＰＲＲＥＦ信号を受取ると順序付を始め、列信号（ＣＯＬ０〜ＣＯＬ３）および行信号（ＲＯＷ０〜ＲＯＷ５）を与えて、プログラムおよびベリファイ電圧をどの基準セルが受取るのかを示す。基準カウント回路６０４は前のセルが適正にプログラムされたことを示す信号ＲＤＳＯ０〜ＲＤＳＯ３およびＶＥＲＩＦＹが与えられると、次の順序の基準セルビットに進む。

データバッファ基準６０６とセンスバイアス回路６０８とは、基準カウント回路６０４によって出力された列および行信号をデコードして、選択された基準セルにプログラムおよびベリファイ電圧を与える。データバッファ基準６０６はＰＲＲＥＦとＰＧＭとを受取ると、列信号（ＣＯＬ０〜ＣＯＬ３）をデコードして、基準ビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）の１つにおけるプログラム電圧信号ＶＰＲＯＧを基準アレイ６００における基準セルの列のドレインに向ける。センスバイアス回路６０８はＰＲＲＥＦを受取ると、行信号（ＲＯＷ０〜ＲＯＷ３）をデコードして、基準ワードライン（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）の１つにおけるプログラムおよびベリファイ電圧信号ＶＰＸを基準アレイ６００内の基準セルの列のゲートに送る。センスバイアス回路６０８は読出信号をも受取り、アレイセルの読出またはベリファイ中に、すべてのワードラインへＶＰＸを与える。ＰＧＭは、アレイセルのプログラム中に、センスバイアス回路６０８を不能化するために受取られる。

基準アレイ６００における１つのビットが基準ビットをプログラムするための基準として設けられる。このビットを黄金基準と呼ぶ。バイアスゲート方法を用いてこの黄金基準のゲートをバイアスするために、基準バイアス回路６１０によって提供されるいくつかの抵抗器の比の１つを、黄金基準のゲートへのマスタワードライン（ＭＳＴＲＷＬ）に接続することができる。基準バイアス回路６１０の特定の抵抗器の比が、基準カウント回路６０４から受取られる列信号（ＣＯＬ０〜ＣＯＬ３）によって制御される。

基準信号が適正にプログラムされたかどうかをベリファイするため、プログラム基準は基準センス回路６１２、カスコードプリアンプ６１４、およびセンスアンプ６１６を含む。ＶＥＲＩＦＹとＰＲＲＥＦとがアサートされたときに、基準センス回路６１２は列信号（ＣＯＬ０〜ＣＯＬ３）をデコードしてイネーブル信号（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与え、適正な回路６１４のカスコードプリアンプと回路６１６のセンスアンプとを能動化する。回路６１４の能動化されたカスコードプリアンプは、プログラムされている基準セルのビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）からの電流を受取るように接続され、能動化された基準セル出力電圧（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を印加する。回路６１４における付加的なカスコードプリアンプは、黄金基準のビットライン（ＧＯＬＢＬ）からの電流を受取るように接続されて、イネーブル信号（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）が受取られると黄金基準出力電圧（ＳＡＲＥＦ４）を与える。回路６１６の能動化されたセンスアンプは、能動化された基準セル出力電圧（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ４）と比較し、能動化された基準セル出力電圧と黄金基準セル出力電圧とが実質的に等しいかどうかを示す信号（ＲＤＳＯ０〜ＲＥＳＯ３）を出力する。

図６および７の構成要素のための詳細な回路構成は、後続する図面に示されており、それらは以下で説明される。

［基準アレイ６００］
図８は、図６に示した基準アレイ６００の基準セルおよび黄金基準のための回路を示す。基準セルのゲートにはワードライン接続（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）が提供され、基準セルのドレインにはビットライン接続（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）が提供される。基準セルは、予め定められたしきい値にプログラムされてよいフローティングゲートを有する。

図６の回路は、８ビット出力を有する３／２密度設計に必要とされる合計２４個の基準セルを含む。図２の３／２密度設計の値からわかるように、１つのアレイセルに４つの基準セルビットライン出力を与えるには４つの基準セルが必要である。２つの基準セルは、アレイセルのしきい値状態を定めるために読出中に必要な基準状態ＡおよびＢ値を提供する。２つの付加的な基準セルが、アレイセルの適正なプログラミングをベリファイするのに必要な００状態および００．５状態を提供する。ここで１１状態はプログラムされていない状態である。４ビットライン出力のそれぞれ異なった６つの組を６つの異なったアレイセルに与えて８ビット出力を提供するには、４つの基準セルが６組必要である。３／２密度設計で８ビット出力を提供するのに６個のアレイセルが使用されているのは、各アレイセルが３つの可能な状態のうち単一密度設計でのように２つではなく１つの状態を記憶している場合には、８ビットを表わすのに必要とされる可能な値を記憶するのに要求されるセルは６個だけだからである。

図８の回路はさらに、ワードライン接続（ＭＳＴＲＷＬ）とビットライン接続（ＧＯＬＢＬ）とを備える黄金基準セルを含む。黄金ビットはプログラムされないままのＵＶ（紫外線）消去されたフローティングゲートを有する。図８の基準セルは好ましくはアレイセルと同じ集積回路上にコアセルとして含まれ、アレイセルはプログラムおよび読出にこの基準セルを用いるので、温度およびプロセスが変動しても、基準セルとアレイセルとの間での変動は実質的に均一なもののままとなる。

［基準カウント回路６０４］
図９および１０は、図６の基準カウント回路６０４のための回路を示す。カウンタを提供するため、図９および１０の回路は複数個のシフトレジスタ８０１〜８０６を含む。カウントを同期させるため、ＶＥＲＩＦＹ信号が、シフタ８０１のＣＬＫ入力と、インバータ８１０を介してシフタ８０１のＣＬＫＢ入力とに与えられる。ＲＤＳＯ０〜ＲＤＳＯ３信号がＮＯＲゲート８１２およびインバータ８１４によって受取られてＯＲ処理され、シフタ８０１のＤＡＴＡ入力を提供する。ビットがプログラムされるべくベリファイされると、ＲＤＳＯ０〜ＲＤＳＯ３信号の１つがアサートされ、それによりＶＥＲＩＦＹの立下がり端縁で、シフタ８０１のＱおよびＱＢが状態を変える。

シフタ８０１のＱおよびＱＢ出力は、それぞれシフタ８０２のＣＬＫＢおよびＣＬＫ入力に接続される。さらに、シフタ８０２および８０３のＱおよびＱＢ出力がシフタ８０３および８０４のそれぞれのＣＬＫおよびＣＬＫＢ入力に接続され、その一方でシフタ８０２、８０３、および８０４のＱＢ出力がそれらのＤＡＴＡ入力それぞれにフィードバックされる。シフタ８０２、８０３、および８０４のＱおよびＱＢ出力は、それぞれＱ０、ＱＢ０、Ｑ１、ＱＢ１、Ｑ２、およびＱＢ２出力を形成する。Ｑ１およびＱ２出力はシフタ８０５のＣＬＫ入力に至るＮＡＮＤゲート８１６に接続され、その一方でＮＡＮＤゲート８１６の出力はインバータ８１８を介してシフタ８０５のＣＬＫＢ入力に接続される。シフタ８０５のＱおよびＱＢ出力はシフタ８０６のＣＬＫおよびＣＬＫＢ入力に接続され、
シフタ８０５および８０６のＱＢ出力はそれらのＤＡＴＡ入力それぞれにフィードバックされる。シフタ８０５および８０６のＱおよびＱＢ出力は、それぞれＱ３、ＱＢ３、Ｑ４、およびＱＢ４出力を形成する。

ＲＯＷ０〜ＲＯＷ５およびＣＯＬ０〜ＣＯＬ３出力信号を与えるためには、論理回路がシフタ８０２〜８０６のＱ１〜Ｑ４およびＱＢ１〜ＱＢ４出力に接続されるように設けられる。論理回路８２０は、図示されているようにＱ０〜Ｑ２およびＱＢ０〜ＱＢ２出力のいくつかの組合せに接続されて行ビット（ＲＯＷ０〜ＲＯＷ５）を最後まで順序付し、その一方で作用される列（ＣＯＬ０〜ＣＯＬ３）は論理８２２に接続されたＱ３、ＱＢ３、Ｑ４、およびＱＢ４の出力の組合せによって制御されるにつれ更新される。

プログラム基準モードに入る際、シフトレジスタをリセットするため、シフトレジスタ８０１、８０５、および８０６には、インバータ８１０を介してＰＲＲＥＦ信号の補信号を受取るべく接続されたリセットがある。さらに、シフトレジスタ８０２〜８０４はプログラム基準モードに入る際にＮＡＮＤゲート８２４を介してＰＲＲＥＦ信号の補信号を受取る。ＮＡＮＤゲート８１６の出力はさらに、作用される列が更新されるときにシフトレジスタ８０２〜８０４をリセットするようＮＡＮＤゲート８２４を介して接続される。

図１１は、図９および１０のシフトレジスタ８０１〜８０６のための回路を示す。図１１のシフトレジスタは、２つのラッチ９０２および９０４を含む。トランジスタ９０６はＤＡＴＡ入力信号をラッチ９０２の入力に結合する電流経路を有する。トランジスタ９０６はＣＬＫ入力に接続されるゲートを有する。ラッチ９０２の入力はさらにトランジスタ９０８を介して接地され、トランジスタ９０８はＲＥＳＥＴ入力に接続されたゲートを有する。トランジスタ９１０は、そのゲートに接続されたＣＬＫＢ入力によって制御され、ラッチ９０２の出力をラッチ９０４の入力に結合する電流経路を有する。ラッチ９０４はさらにＲＥＳＥＴ入力によって制御されるトランジスタ９１２を介してＶＣＣに接続される。ラッチ９０４の出力はシフタのＱ出力を提供し、その一方でＱＢ出力がラッチ９０４の出力からインバータ９１４を介して提供される。

［データバッファ基準回路６０６］
図１２は、図６に示したデータバッファ基準回路６０６のための回路構成を示す。図１２の回路はプログラム基準モードに入るとＰＲＲＥＦ信号を受取り、プログラムベリファイ信号回路６０２からのＰＧＭ信号はプログラム信号が与えられたことを示し、ＣＯＬ０〜ＣＯＬ３信号は図６に示されるように基準カウント回路６０４から出力される。ＰＲＲＥＦおよびＰＧＭ信号はＣＯＬ０〜ＣＯＬ３信号の各々とともにそれぞれのＮＡＮＤゲート１００１〜１００４の入力に接続されて、ＰＲＲＥＦ、ＰＧＭ、およびそれぞれのＣＯＬ０〜ＣＯＬ３入力が能動化されるとバッファ１０１１〜１０１４の１つを能動化する。バッファ１０１１〜１０１４は、図６のプログラムベリファイ信号回路６０２から高電圧ＶＰＲＯＧ信号を受取り、ＶＰＲＯＧをそれぞれの基準セルビットライン（ＲＥＦＢＬ０〜ＲＥＦＢＬ３）にそのバッファそれぞれが能動化されたときに与える。ＶＰＲＯＧが与えられていないときには、ＲＥＦＢＬ０〜ＲＥＦＢＬ３出力はハイインピーダンスを与える。

バッファ１０１１〜１０１４は同一の回路構成を有しているので、バッファ１０１１の回路だけを説明する。バッファ１０１１はＮＡＮＤゲート１００１の出力からの選択入力信号をｐチャネルトランジスタ１０２２のゲートで受取り、このｐチャネルトランジスタ１０２２はＶＰＲＯＧをＲＥＦＢＬ０に結合する電流経路を有する。したがって、バッファが選択されていないとき、トランジスタ１０２２はラインＲＥＦＢＬ０にハイインピーダンス出力を与える。ｎチャネルトランジスタ１０２４がトランジスタ１０２２のゲートとＮＡＮＤゲート１００１の出力との間で接続され、このｎチャネルトランジスタ１０２
４のゲートはＶＰＲＯＧに接続されて、ＶＰＲＯＧがＶＣＣより下まで降下することがあれば保護を提供する。ＶＰＲＯＧはＶＣＣよりも著しく高い値を有しているので、ＶＰＲＯＧのフィードバックを阻止するため、ｎチャネルトランジスタ１０２６がトランジスタ１０２２のゲートとＮＡＮＤゲート１００１の出力との間に接続され、このｎチャネルトランジスタ１０２６のゲートはＶＣＣに接続される。別のｐチャネルトランジスタ１０２８がＶＰＲＯＧをトランジスタ１０２２の入力に結合し、バッファ１０１１が非選択のときトランジスタ１０２２が確実にオフに留まるようにする。トランジスタ１０２８は、インバータ１０３０によって制御されるゲートを有しており、インバータ１０３０はトランジスタ１０２２の入力とＶＰＲＯＧによって供給される電力とに接続された入力を有する。図１２、およびそれ以降の図面では、トランジスタ１０２２でのようにトランジスタのドレインからソースにかけて引かれた斜めの線はｐチャネルトランジスタを表わし、線がなければｎチャネルトランジスタを表わす。

［センスバイアス回路６０８］
図１３は図６に示したセンスバイアス回路６０８のための回路を示す。図１３の回路は、プログラム基準モードに入り、ＲＯＷ０〜ＲＯＷ５信号が図６に示した基準カウント回路６０４から出力されると、ＰＲＲＥＦ信号を受取る。ＰＲＲＥＦ信号はＲＯＷ０〜ＲＯＷ５信号の各々とともにそれぞれのＮＡＮＤゲート１１０１〜１１０６の入力に接続されて、ＰＲＲＥＦ信号とそれぞれのＲＯＷ０〜ＲＯＷ５入力とが能動化されると、バッファ１１１１〜１１１６の１つを能動化する。バッファ１１１１〜１１１６は、図６のプログラムベリファイ信号回路６０２からＶＰＸを介してプログラム電圧とベリファイ電圧とを交互に受取り、そのそれぞれのバッファが能動化されたときにＶＰＸをそれぞれの基準セルワードライン（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）に結合する。選択されないワードラインは、典型的には接地される。

図１３の回路はさらに読出またはベリファイモードに入るとＲＥＡＤ信号を受取って、アレイセルの状態を判断する。ＰＧＭ信号もインバータ１１０８を介して受取られ、これはアレイセルをプログラムするまたは消去するためにＶＰＸ信号が与えられてはいないということを示す。ＰＲＲＥＦ信号がさらにインバータ１１０９を介して受取られ、これは基準セルのベリファイが行なわれていないということを示す。ＲＥＡＤ信号とインバータ１１０８および１１０９の出力とはＮＡＮＤゲート１１１０の入力に与えられる。アレイセルの読出中、バッファ１１１１〜１１１６はＶＰＸを介して読出電圧またはベリファイ電圧を受取り、ＶＰＸ信号をすべての基準セルワードライン（ＲＥＦＷＬ０〜ＲＥＦＷＬ５）に与える。

バッファ１１１１〜１１１６は同一の回路構成を有しているので、バッファ１１１１の回路のみを説明する。バッファ１１１１はＮＡＮＤゲート１１１８の入力でＮＡＮＤゲート１１０１および１１１０の出力からの選択入力信号を受取る。ＮＡＮＤゲート１１１８の出力はインバータ１１２０を介してトランジスタ１１２２および１１２４によって形成されるインバータの入力に与えられる。インバータ１１２２・１１２４の出力はＲＥＦＷＬ０信号を与える。プルアップトランジスタ１１２２は出力インバータ１１２０がローであるときに、ＲＥＦＷＬ０出力にＶＰＸ信号を結合する。プルダウントランジスタ１１２４はインバータ１１２０の出力がハイであるときにＲＥＦＷＬ０出力を接地する。トランジスタ１１２６は、ＶＰＸとインバータ１１２２・１１２４の入力との間に接続された電流経路を有しており、かつＲＥＦＷＬ０出力に接続されたゲートを有していて、それによりバッファ１１１１が非選択のときトランジスタ１１２２は確実にオフとなる。ＶＰＸはプログラム中、ＶＣＣよりも著しく高い値を有しているので、フィードバックを阻止するため、インバータ１１２２・１１２４の入力とインバータ１１２０の出力との間にｎチャネルトランジスタ１１２８が接続され、そのゲートがＶＣＣに接続される。

［基準バイアス回路６１０］
図１４は、図６に示した基準バイアス回路６１０のための回路を示す。図１４の回路は図６に示した基準カウント回路６０４から出力されるＣＯＬ０〜ＣＯＬ３信号を受取る。ＣＯＬ０〜ＣＯＬ３信号はインバータ１２１１〜１２１４を介してｐチャネルトランジスタ１２０１〜１２０４のゲートに接続され、抵抗器の比をＣＯＬ０〜ＣＯＬ３信号によって選択された黄金基準ＭＳＴＲＷＬのゲートに結合する。抵抗器の比は、トランジスタ１２０１〜１２０４の電流経路をそれぞれ抵抗器１２２１〜１２２５の連続するそれぞれのものとＭＳＴＲＷＬとの間で結合することによって形成される。

前述のように、図１４の回路は基準セルがバイアスゲート方法を用いて適正にプログラムされたものとしてベリファイされることを可能にする。バイアスゲート方法は、抵抗器の比を黄金基準のゲートに結合し、黄金基準出力をプログラムされている基準セルの出力と比較して、基準セルのフローティングゲートが適正なしきい値のレベルまで充電されているかどうかを判断する。この方法は、黄金ビットがＭＯＳトランジスタの飽和領域の式Ｉ_D＝Ｋ（Ｖ_GS−Ｖ_t）²に従って飽和させられるため、ゲート電圧Ｖ_GSを抵抗器の比を用いて固定された量だけ低減することにより、所望のしきい値Ｖ_tにプログラムされた基準セルと同じだけの電流がもたらされるということを利用するものである。

たとえばバイアスゲートの方法を用いる場合、しきい値間の０．５５Ｖの差が４．０Ｖから１．８Ｖのプログラム可能なしきい値電圧の最大範囲の間に留まることが要求されるならば、図２に示すように４つの基準しきい値が３／２密度アレイで３．４５Ｖ、２．９０Ｖ、２．３５Ｖ、および１．８０Ｖにプログラムされるだろう。第１の基準を３．４５Ｖのレベルにプログラムするためには、抵抗器の比が黄金基準のゲートをＶＣＣ−０．５５Ｖにバイアスするよう選択される。続いて異なった抵抗器の比が黄金基準のゲートをバイアスするために選択され、残りの基準セルがプログラムされる。前述のように、バイアスゲート方法ではＶＣＣが変動するにつれ、プログラムされるしきい値は互いに関して変動するので、ＶＣＣを厳密な許容誤差の範囲内に維持するために製造者によってプログラミングは好ましくはテスト時間中に行なわれるということに注意されたい。同様に、しきい値が互いに関して一定に維持されることを確実にするために、製造者は好ましくは温度を厳密な許容誤差の範囲内に制御する。

［基準センス回路６１２］
図１５は、図６に示した基準センス回路６１２のための回路構成を示す。図１５の回路は、回路６１４のカスコードプリアンプと回路６１６のセンスアンプとを能動化するためのイネーブル信号（ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４）を与えて、現在選択されている基準が適正にプログラムされているかどうかをベリファイする。ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４信号は、ＶＥＲＩＦＹがアサートされＰＲＲＥＦ信号が受取られると与えられる。電力を保存するため、基準カウント回路６０４からの列信号（ＣＯＬ０〜ＣＯＬ３）を用いて必要なＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４出力だけが選択され、選択された基準セルが適正にプログラムされているかをベリファイするのに必要なカスコードプリアンプとセンスアンプとを能動化する。

図１５の回路はＮＡＮＤゲート１３０２の入力でＶＥＲＩＦＹおよびＰＲＲＥＦ信号を受取る。ＮＡＮＤゲート１３０２の出力は、インバータ１３２１〜１３２４を介して与えられるＣＯＬ０〜ＣＯＬ３のそれぞれとともにＮＯＲゲート１３１１〜１３１４の入力に接続される。ＮＯＲゲート１３１１〜１３１４の出力はＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３出力信号を与える。ＮＯＲゲート１３１１〜１３１４の出力はさらにＮＯＲゲート１３２６およびインバータ１３２８によってＯＲ処理されてＲＥＦＳＥＮ４信号を与え、このＲＥＦＳＥＮ４信号はカスコードプリアンプを能動化するために与えられるものであって、カスコードプリアンプはＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３信号の１つが能動化されたとき
に黄金基準に接続される。

［カスコードプリアンプ６１４］
図１６は、図７に示したカスコードプリアンプ６１４で用いられるカスコードプリアンプの１つのための回路を示す。図７のカスコードプリアンプ６１４は、図１６に示すようなカスコードプリアンプを５つ含む。４つのカスコードプリアンプはビットライン出力ＲＥＦＢＬ０〜ＲＥＦＢＬ３の各々を受取るために設けられており、付加的なカスコードプリアンプがＧＯＬＢＬ出力を受取る。カスコードプリアンプは受取られたビットラインからの電流をベリファイのプロセスの間に出力電圧ＳＡＲＥＦ１〜ＳＡＲＥＦ４に変換する。各カスコードプリアンプは基準センス回路６１２から前述のベリファイプロセスを能動化するためのイネーブル信号ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４のそれぞれを受取る。

図示されるように図１６の回路は、特定のビットライン信号（ＲＥＦＢＬ０〜ＲＥＦＢＬ３またはＧＯＬＢＬ）を表わすＲＥＦＢＬｉ信号、およびＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ４のイネーブル信号を表わすＲＥＦＳＥＮｉ信号を受取る。出力ＳＡＲＥＦｉは、特定のＳＡＲＥＦ０〜ＳＡＲＥＦ４信号出力を表わす。ドレインがＳＡＲＥＦｉ出力に接続されたカスコードトランジスタ１４０２によって図１６の回路にはカスコード増幅器が実現される。

プリアンプは、インバータ１４０８を介してイネーブルトランジスタ１４０４のゲートに与えられるＲＥＦＳＥＮｉの補信号によって能動化される。イネーブルトランジスタ１４０４はＶ_CCとＳＡＲＥＦｉ出力との間でｎチャネルレベルシフトトランジスタ１４１８およびｐチャネルロードトランジスタ１４０６に直列に接続される。カスコード１４０２のためのバイアスを提供するために、ＲＥＦＳＥＮｉの補数はさらにインバータ１４０８を介してスイッチングトランジスタ１４１０のゲートに与えられる。トランジスタ１４１０は、ＶＣＣとカスコード１４０２のゲートとの間でフィードバックロードトランジスタ１４２０へ直列に接続される。プリアンプを不能化するために、ｎチャネルスイッチングトランジスタ１４１２がゲートをインバータ１４０８の出力に接続されて設けられ、ＲＥＦＳＥＮｉの補数が提供されていないときにカスコード１４０２のゲートを接地する。

ＲＥＦＢＬｉ信号はトランジスタ１４１４を介してカスコード１４０２のソースに与えられ、ＳＡＲＥＦｉ出力で増幅される。トランジスタ１４１４のゲートは、プリアンプが能動化されたときにＲＥＦＳＥＮｉによって能動化される。カスコード１４０２のためのさらなるバイアスは、トランジスタ１４１６によるカスコード１４０２のソースからのフィードバックによってもたらされる。トランジスタ１４１６はトランジスタ１４０２のソースに接続されたゲートと、トランジスタ１４０２のゲートに接続されたドレインと、接地されたソースとを有する。

［センスアンプ６１６］
図１７は図７に示したセンスアンプ６１６で用いられるセンスアンプの１つのための回路を示す。図７のセンスアンプ６１６は、図１７に示すようなセンスアンプを４つ含む。４つのセンスアンプは能動化された基準セル出力電圧（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を黄金基準出力電圧（ＳＡＲＥＦ４）に比較するために設けられる。センスアンプ出力信号（ＲＤＳＯ０〜ＲＤＳＯ３）は、プログラムされているセルが完全にプログラムされているかどうかを示す。

図示されるように、図１７の回路は選択された基準セルからの特定のカスコードプリアンプ出力（ＳＡＲＥＦ０〜ＳＡＲＥＦ３）を表わすＳＡＲＥＦｉ信号と、黄金基準に接続されたカスコードプリアンプからのＳＡＲＥＦ４信号とを受取る。図１７の回路はさらに、ＲＥＦＳＥＮ０〜ＲＥＦＳＥＮ３イネーブル信号を表わすＲＥＦＳＥＮｉ信号を受取り
、特定のＲＤＳＯ１〜ＲＤＳＯ３出力を表わすＲＤＳＯｉ信号を出力する。

図１７のセンスアンプは、差動増幅器１５００であって、ＲＥＦＳＥＮｉ信号によって能動化される。センスアンプはＳＡＲＥＦｉ信号とＳＡＲＥＦ４信号とを比較し、ＳＡＲＥＦｉの値がＳＡＲＥＦ４を上回ったときにＲＤＳＯｉ信号を出力する。

以上でこの発明を特定的に説明してきたが、これはこの発明をどのように作り上げ利用するかを当業者に教示するためにすぎない。多くの変形がこの発明の範囲内に包含され、この範囲は前掲の特許請求の範囲によって規定されるものである。

センス比の方法を用いてメモリアレイのための基準を提供するための回路の図である。単一密度、３／２密度、および２倍密度のメモリのために必要とされる基準レベルを示す図である。バイアスゲート方法を用いてメモリのための基準を提供するための回路の図である。アレイセルを、そのアレイセルを読出すのに用いられるこの発明のプログラム可能基準セルとともに示す図である。アレイセルをプログラムするのに用いられる回路を、そのアレイセルのプログラムおよび読出中に用いられる基準セルとともに示したブロック図である。３／２密度のメモリアレイのために設計されたこの発明のプログラムされた基準の一実施例を示す図である。３／２密度のメモリアレイのための設計されたこの発明のプログラムされた基準の一実施例を示す図である。図６に示した基準アレイの基準セルおよび黄金基準のための回路図である。図６に示した基準カウント回路の回路図である。図６に示した基準カウント回路の回路図である。図９および１０で用いられるシフトレジスタのための回路図である。図６に示したデータバッファ基準回路の回路図である。図６に示したセンスバイアス回路のための回路図である。図６に示した基準バイアス回路のための回路図である。図６に示した基準センス回路のための回路図である。図７に示した回路で用いられるカスコードプリアンプの１つのための回路図である。図７に示した回路で用いられるセンスアンプの１つのための回路図である。

符号の説明

４００アレイセル
４０２−１プログラム可能基準セル
４０２−２プログラム可能基準セル
４０２−（ｎ−１）プログラム可能基準セル
４０４ワード選択回路
４０６比較回路

Claims

メモリセルのアレイを備え、各メモリセルは複数個の状態を記憶することができ、複数の状態は２よりも大きく、
プログラム可能基準セルのアレイと、
メモリセルのアレイとプログラム可能基準セルのアレイとに結合され、少なくとも１つのメモリセルの複数個の状態に対応する出力信号を供給するセンス回路と、
プログラムおよび基準ベリファイ電圧をプログラム可能基準セルのアレイの基準セルのゲートに交互に与えて、少なくとも１つのメモリセルのプログラムされた状態を検知する際にセンス回路によって使用するために基準セルを異なるプログラム基準しきい値にプログラムする基準セルプログラムベリファイ回路とをさらに備える、メモリ。