KR102111510B1 - 전자 장치 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자; 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자; 제1기준 저항값을 갖는 기준 저항 소자; 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부; 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다.

Description

전자 장치 {ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자에 저장된 데이터를 판별하는 비교부가 기준 저항 소자을 공유하도록 하여 반도체 장치에 포함된 기준 저항 소자의 개수를 줄임으로써 면적을 줄인 전자 장치를 제공하는 것이다.
일 실시예에 따른 전자 장치에 포함된 반도체 메모리는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자; 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자; 제1기준 저항값을 갖는 기준 저항 소자; 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부; 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다.
상기 제1기준 저항값은 상기 제2기준 저항값의 1/2일 수 있다.
상기 제1가변 저항 소자 및 상기 제2가변 저항 소자는 제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가질 수 있다.
상기 제1비교부 및 상기 제2비교부는 상기 자신의 제1입력단으로 흐르는 전류의 양과 상기 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력할 수 있다.
상기 제1비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제1가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제1가변 저항 소자에 저장된 값은 상기 제2값이고, 상기 제2비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제2가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제2가변 저항 소자에 저장된 값은 상기 제2값일 수 있다.
상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같을 수 있다.
상기 제1비교부 및 상기 제2비교부 각각은 정출력노드 및 부출력노드; 제1내부노드 및 제2내부노드; 프리차지 동작시 상기 정출력노드 및 상기 부출력노드를 풀업구동하는 프리차지 구동부; 리드 동작시 상기 정출력노드의 전압에 응답하여 상기 부출력노드를 풀업구동하거나 상기 제1내부노드의 전압으로 구동하는 부출력 구동부; 상기 리드 동작시 상기 부출력노드의 전압에 응답하여 상기 정출력노드를 풀업구동하거나 상기 제2내부노드의 전압으로 구동하는 정출력 구동부; 상기 리드 동작시 상기 제1입력단의 전압에 대응하는 전류량만큼 상기 제1내부노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및 상기 리드 동작시 상기 제2입력단의 전압에 대응하는 전류량만큼 상기 제2내부노드로부터 전류를 싱킹하는 제2전류 싱킹부를 포함할 수 있다.
상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 큰 경우 상기 부출력 구동부는 상기 부출력노드를 풀다운 구동하고, 상기 정출력 구동부는 상기 정출력노드를 풀업 구동하고, 상기 제2입력단으로 흐르는 전류의 양이 상기 제1입력단으로 흐르는 전류의 양보다 큰 경우 상기 부출력 구동부는 상기 부출력노드를 풀업 구동하고, 상기 정출력 구동부는 상기 정출력노드를 풀다운 구동할 수 있다.
상기 제1가변 저항 소자 및 제2가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
일 실시예에 따른 전자 장치에 포함된 반도체 메모리는 저장된 값에 따라 다른 저항값을 갖는 제1 내지 제N가변 저항 소자; 제1기준 저항값을 갖는 기준 저항 소자; 상기 제1 내지 제N가변 저항 소자 중 자신에게 대응하는 가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 제1입력단에 연결된 가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1 내지 제N비교부를 포함할 수 있다.
상기 제1기준 저항값은 상기 제2기준 저항값의 1/N일 수 있다.
상기 제1 내지 제N가변 저항 소자는 제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가질 수 있다.
상기 제1 내지 제N비교부는 상기 자신의 제1입력단으로 흐르는 전류의 양과 상기 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력할 수 있다.
상기 제1 내지 제N비교부의 중 제K(1≤K≤N)비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제K가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제K가변 저항 소자에 저장된 값은 제2값일 수 있다.
상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1 내지 제N비교부의 상기 제1입력단으로 흐르는 전류의 양을 합한 것과 같을 수 있다.
상기 제1 내지 제N가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
일 실시예에 따른 전자 장치에 포함된 반도체 메모리는 저장된 값에 따라 다른 저항값을 갖는 다수의 제1가변 저항 소자; 저장된 값에 따라 다른 저항값을 갖는 다수의 제2가변 저항 소자; 제1기준 저항값을 갖는 기준 저항 소자; 상기 다수의 제1가변 저항 소자 중 선택된 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 선택된 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부; 및 상기 다수의 제2가변 저항 소자 중 선택된 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 선택된 제2가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다.
상기 제1기준 저항값은 상기 제2기준 저항값의 1/2일 수 있다.
상기 다수의 제1가변 저항 소자 및 상기 다수의 제2가변 저항 소자는 제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가질 수 있다.
상기 제1비교부 및 상기 제2비교부는 상기 자신의 제1입력단으로 흐르는 전류의 양과 상기 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력할 수 있다.
상기 제1비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 선택된 제1가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 선택된 제1가변 저항 소자에 저장된 값은 상기 제2값이고, 상기 제2비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 선택된 제2가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 선택된 제2가변 저항 소자에 저장된 값은 상기 제2값일 수 있다.
상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같을 수 있다.
상기 다수의 제1가변 저항 소자 및 상기 다수의 제2가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
일 실시예에 따른 전자 장치에 포함된 반도체 메모리는 저장된 값에 따라 다른 저항값을 갖는 다수의 제1 내지 제N가변 저항 소자; 제1기준 저항값을 갖는 기준 저항 소자; 상기 다수의 제1 내지 제N가변 저항 소자 중 자신에게 대응하는 다수의 가변 저항 소자 중에서 선택된 가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1입력단에 연결된 가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1 내지 제N비교부를 포함할 수 있다.
상기 제1기준 저항값은 상기 제2기준 저항값의 1/N일 수 있다.
상기 다수의 제1 내지 제N가변 저항 소자는 제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가질 수 있다.
상기 제1 내지 제N비교부의 중 제K(1≤K≤N)비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제K가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제K가변 저항 소자에 저장된 값은 제2값일 수 있다.
상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같을 수 있다.
상기 다수의 제1 내지 제N가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 다수의 비교부가 기준 저항 소자을 공유하기 때문에 기준 저항 소자의 개수를 줄여 전자 장치의 면적을 줄일 수 있다.
또한 전자 장치가 고집적화되어 비교부의 개수가 증가해도 기준 저항 소자의 개수는 동일하게 유지할 수 있어 전자 장치의 면적을 줄일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 5는 도 4의 비교부(410, 420)의 구성도의 일예이다.
도 4 및 도 6은 위에서 설명한 가변 저항 소자를 가지는 메모리 회로(장치)의 실시예들을 도시한다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층(110)과 하부전극으로서의 제2전극층(120), 한 쌍의 자성층인 제1자성층(112)과 제2자성층(122) 및 한 쌍의 자성층(112, 122) 사이에 형성되는 터널 베리어층(130)을 포함한다.
여기에서, 제1자성층(112)은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(122)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(210)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(210)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(210)를 선택하기 위해 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 일단(251)으로부터 타단(252) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층(110)으로부터 하부전극인 제2전극층(120)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(110)의 방향과 고정 자성층인 제2자성층(122)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(210)가 저저항 상태가 되며, 가변 저항 소자(210)가 저저항 상태일 때 가변 저항 소자(210)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(210)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 타단(252)으로부터 일단(251) 방향, 즉 제2전극층(120)으로부터 제1전극층(110)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(112)의 방향과 제2자성층(122)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(210)가 고저항 상태일 때 가변 저항 소자(210)에 '하이'데이터가 저장된 것으로 정의된다.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 3에 도시된 바와 같이 반도체 장치는 가변 저항 소자(R1, R2)에 저장된 데이터를 리드하기 위해, 제1가변 저항 소자(R1), 제1기준 저항 소자(RC1), 제1비교부(COMP1), 제2가변 저항 소자(R2), 제2기준 저항 소자(RC2), 제2비교부(COMP2)를 포함한다. 반도체 장치는 어레이 형태로 배치된 수많은 가변 저항 소자들를 포함하지만 도 3에는 설명의 편의를 위해 상술한 구성만을 도시하였다.
제1가변 저항 소자(R1) 및 제2가변 저항 소자(R2)은 '로우'가 저장된 경우 제1저항값(RL)을 가지고, '하이'가 저장된 경우 제1저항값(RL)보다 큰 제2저항값(RH)을 가진다. 제1기준 저항 소자(RC1) 및 제2기준 저항 소자(RC2)은 제1저항값(RL)보다 높고 제2저항값(RH)보다 작은 저항값을 갖는다.
리드 동작시 어드레스(address)에 의해 제1가변 저항 소자(R1)이 지정된 경우 제1비교부(COMP1)는 제1입력단(IN1)에 접속된 제1가변 저항 소자(R1)의 저항값과 제2입력단(IN2)에 접속된 제1기준 저항 소자(RC1)의 저항값을 비교하여 비교결과를 출력노드(OUT1)로 출력한다. 출력노드(OUT1)로 출력된 값에 따라 제1가변 저항 소자(R1)에 저장된 데이터가 판별된다. 예를 들어 제1비교부(COMP1)의 비교결과 제1가변 저항 소자(R1)의 저항값이 제1기준 저항 소자(RC1)보다 작은 경우 제1가변 저항 소자(R1)에는 '로우'가 저장된 것이고, 제1가변 저항 소자(R1)의 저항값이 제1기준 저항 소자(RC1)보다 큰 경우 제1가변 저항 소자(R1)에는 '하이'가 저장된 것이다. 어드레스에 의해 제2가변 저항 소자(R2)이 지정된 경우 제2비교부(COMP2)도 비슷한 과정을 거쳐 제1입력단(IN1)에 접속된 제2가변 저항 소자(R2)의 저항값과 제2입력단(IN2)에 접속된 제2기준 저항 소자(RC2)의 저항값을 비교한 결과를 출력노드(OUT2)로 출력한다. 출력노드(OUT2)로 출력된 값에 따라 제2가변 저항 소자(R2)에 저장된 데이터가 판별된다.
일반적으로 반도체 장치는 위와 같은 비교부를 수십에서 수천개 이상 포함한다. 각 비교부는 가변 저항 소자의 데이터를 판별하기 위해 기준 저항 소자과 필수적으로 연결되어야 하므로 반도체 장치는 비교부의 개수만큼 기준 저항 소자을 포함한다. 기준 저항 소자는 저항성 소자를 포함하므로 반도체 장치가 고집적화되어 비교부의 개수가 증가할수록 저항성 소자의 개수도 증가하여 반도체 장치의 면적이 많이 증가한다.
도 4 및 도 6은 위에서 설명한 가변 저항 소자를 가지는 메모리 회로(장치)의 실시예들을 도시한다.
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 4에 도시된 바와 같이, 저장된 값에 따라 다른 저항값을 갖는 다수의 제1가변 저항 소자(R1), 저장된 값에 따라 다른 저항값을 갖는 다수의 제2가변 저항 소자(R2), 제1기준 저항값을 갖는 기준 저항 소자(RC), 다수의 제1가변 저항 소자(R1) 중 선택된 제1가변 저항 소자(R1)의 일단에 제1입력단(IN1)이 연결되고, 기준 저항 소자(RC)의 일단에 제2입력단(IN2)이 연결되고, 선택된 제1가변 저항 소자(R1)의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부(410), 및 다수의 제2가변 저항 소자(R2) 중 선택된 제2가변 저항 소자(R2)의 일단에 제1입력단(IN1)이 연결되고, 기준 저항 소자(RC)의 일단에 제2입력단(IN2)이 연결되고, 선택된 제2가변 저항 소자(R2)의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부(420)를 포함한다.
또한 메모리 회로는 가변 저항 소자(R1, R2)의 저항값을 변경하는 경우 가변 저항 소자(R1, R2)에 전류가 흐를 수 있도록 하기 위해 가변 저항 소자(R1, R2)와 연결된 선택 트랜지스터(ST)를 포함한다. 선택 트랜지스터(ST)는 자신에게 연결된 워드라인이 활성화되면 턴온되고, 자신에게 연결된 워드라인이 비활성화되면 턴오프 된다. 이하에서는 제1가변 저항 소자(R1) 및 선택 트랜지스터(ST)를 포함하여 제1저장 셀(SC1)이라 하고, 제2가변 저항 소자(R2) 및 선택 트랜지스터(ST)를 포함하여 제2저장 셀(SC2)이라 한다.
도 4를 참조하여 메모리 회로에 대해 설명한다.
메모리 회로는 데이터를 저장하기 위한 가변 저항 소자(R1, R2)와 가변 저항 소자(R1, R2)에 저장된 값을 판별하기 위한 기준 저항 소자(RC)을 포함한다. 가변 저항 소자(R1, R2)는 '로우'(제1데이터)가 저장된 경우 저저항 상태(저항값 RL)가 된다. 반대로 가변 저항 소자(R1, R2)는 '하이'(제2데이터)가 저장된 경우 고저항 상태(저항값 RH)가 된다. 저저항 상태와, 고저항 상태에 저장된 값은 각각 '하이' 및 '로우'로 바뀔수도 있다.
제1비교부(410)는 다수의 제1가변 저항 소자(R1) 중 선택된 제1가변 저항 소자(R1)의 저항값과 제2기준 저항값을 비교한 결과를 출력한다. 제2기준 저항값은 저항값 RL보다 크고, 저항값 RH보다 작다. 즉 가변 저항 소자(R1, R2)는 제1값(로우)이 저장된 경우 제2기준 저항값보다 작은 제1저항값(RL)을 가지고, 제2값(하이)이 저장된 경우 제2기준 저항값보다 큰 제2저항값(RH)을 가진다. 따라서 선택된 제1가변 저항 소자(R1)의 저항값이 제2기준 저항값보다 작은 경우 저장된 값은 '로우'이고, 제2기준 저항값보다 큰 경우 저장된 값은 '하이'이다.
다수의 제1저장 셀(SC1)은 제1비교부(410)에 대응하는 저장 셀들이며 어레이 형태로 배치될 수 있다. 다수의 제1저장 셀(SC1)은 다수의 워드라인(WL0 - WLN) 중 하나의 워드라인 및 다수의 비트라인(BL0 - BLM) 중 하나의 비트라인에 대응한다. 메모리 회로는 다수의 제1저장 셀(SC1) 중 하나의 제1저장 셀(SC1)을 선택하기 위해 다수의 워드라인(WL0 - WLN) 중 하나의 워드라인을 활성화하고, 다수의 비트라인(BL0 - BLM) 중 하나의 비트라인을 제1비교부(410)의 제1입력단(IN1)과 전기적으로 연결한다. 여기서 선택된 제1저장 셀(SC1)은 메모리 회로에 입력된 어드레스(address, 도 4에 미도시 됨)에 대응하는 제1저장 셀(SC1)일 수 있다. 다수의 컬럼 선택 트랜지스터(CST_0 - CST_M)는 다수의 비트라인(BL0 - BLM) 중 자신에게 대응하는 비트라인과 제1비교부(410)의 제1입력단(IN1) 사이에 연결되며 다수의 컬럼 선택신호(SEL0 - SELM) 중 자신에게 대응하는 컬럼 선택신호가 활성화되면 턴온된다.
리드 동작시 제1비교부(410)의 제1입력단(IN1)에는 선택된 제1저장 셀(SC1)에 포함된 제1가변 저항 소자(R1)(이하 선택된 제1가변 저항 소자(R1)라 함)의 저항값에 대응하는 리드 전류(IR1)가 흐르고, 제1비교부(410)의 제2입력단(410)에는 제2기준 저항값에 대응하는 기준전류(IREF1)가 흐른다. 리드 전류(IR1)는 선택된 제1가변 저항 소자(R1)의 양단을 통과하고, 기준전류(IREF1)는 기준 저항 소자(RC)의 양단을 통과한다. 제1비교부(410)는 자신의 제1입력단(IN1)으로 흐르는 전류의 양과 자신의 제2입력단(IN2)으로 흐르는 전류의 양을 비교한 결과를 출력단(OUT1)으로 출력한다.
제1가변 저항 소자(R1)의 저항값이 RL인 경우 리드 전류(IR1)의 값은 제1가변 저항 소자(R1)의 저항값이 RH인 경우 리드 전류(IR1)의 값보다 크도록 설계될 수 있다. 기준 전류(IREF1)의 값은 제1가변 저항 소자(R1)의 저항값이 RL인 경우 리드 전류(IR1)의 값보다 작고, 제1가변 저항 소자(R2)의 저항값이 RH인 경우 리드 전류(IR1)의 값보다 크도록 설계될 수 있다. 따라서 제1비교부(410)의 제1입력단(IN1)으로 흐르는 전류(IR1)의 양이 제2입력단(IN2)으로 흐르는 전류의 양(IREF1)보다 많은 경우 선택된 제1가변 저항 소자(R1)에 저장된 값은 제1값(로우)이고, 제1입력단(IN1)으로 흐르는 전류(IR1)의 양이 제2입력단(IN2)으로 흐르는 전류(IREF1)의 양보다 적은 경우 선택된 제1가변 저항 소자(R1)에 저장된 값은 제2값(하이)일 수 있다.
기준 저항 소자(RC)의 저항값은 제1기준 저항값을 갖고 제1기준 저항값은 제2기준 저항값의 1/2이 된다. 이하에서는 제2기준 저항값을 RREF(RL＜RREF＜RH)이라하면 제1기준 저항값은 RREF/2가 된다. 기준 저항 소자(RC)은 제1트랜지스터(RT1)를 통해 제1비교부(410)의 제2입력단(IN2)과 연결되고, 제2트랜지스터(RT2)를 통해 제2비교부(420)의 제2입력단(IN2)과 연결된다. 제1 및 제2트랜지스터(RT1, RT2)는 리드 동작시 활성화되는 리드신호(RDS)에 응답하여 턴온된다. 제1 및 제2트랜지스터(RT1, RT2)가 턴온되면 기준 저항 소자(RC)은 제1 및 제2비교부(410, 420)의 제2입력단(IN2)과 전기적으로 연결된다.
제1비교부(410)는 상술한 비교 결과에 따라 제1가변 저항 소자(R1)의 저항값이 제2기준 저항값보다 작은 경우(또는 리드 전류(IR1)의 값이 기준 전류(IREF1)의 값보다 큰 경우) 출력단(OUT1)으로 제1가변 저항 소자(R1)에 저장된 값에 대응하는 '로우'를 출력하고, 따라 제1가변 저항 소자(R1)의 저항값이 제2기준 저항값보다 큰 경우(또는 리드 전류(IR1)의 값이 기준 전류(IREF1)의 값보다 작은 경우) 출력단(OUT1)으로 제1가변 저항 소자(R1)에 저장된 값에 대응하는 '로우'를 출력할 수 있다.
리드 동작시 다수의 제1저장 셀(SC1) 중 하나의 제1저장 셀(SC1)이 선택된 것과 같이, 다수의 제2저장 셀(SC2) 중 하나의 제2저장 셀(SC2)이 선택될 수 있다. 도 4에서는 제2저장 셀(SC2)이 제1저장 셀(SC1)과 동일한 워드라인에 연결되고, 동일한 컬럼 선택신호(SEL0 - SELM)에 응답하여 선택되는 경우에 대해서 도시하였으나, 제1저장 셀(SC1)과 제2저장 셀(SC2)은 서로 다른 워드라인에 연결되고, 서로 다른 컬럼 선택신호에 의해 선택될 수 있다.
제2비교부(420)는 제1비교부(410)가 동작한 것과 동일하게 동작하여 선택된 제2가변 저항 소자(R2)의 저항값과 제2기준 저항값을 비교한 결과를 출력단(OUT2)으로 출력한다. 출력단(OUT2)으로 출력된 값은 선택된 제2가변 저항 소자(R2)에 저장된 값에 대응한다.
리드 동작시 제1가변 저항 소자(R1)과 제2가변 저항 소자(R2)은 동시에 선택되며, 선택된 제1가변 저항 소자(R1)과 선택된 제2가변 저항 소자(R2)에 저장된 값은 동시에 리드 된다. 따라서 선택된 제1가변 저항 소자(R1)의 저항값에 대응하는 전류(IR1)과 선택된 제2가변 저항 소자(R2)의 저항값에 대응하는 전류(IR2)는 동시에 각각 제1비교부의 제1입력단(IN1)과 제2비교부의 제1입력단(IN1)에 흐르며 제2기준 저항값에 대응하는 기준전류들(IREF1, IREF2)도 동시에 각각 제1비교부의 제2입력단(IN2)과 제2비교부의 제2입력단(IN2)에 흐른다. 따라서 기준 저항 소자(RC)에 흐르는 전류의 양은 제1비교부의 제2입력단(IN2)으로 흐르는 전류의 양과 제2비교부의 제2입력단(IN2)으로 흐르는 전류의 양을 합한 것과 같다.
본 발명은 종래와 달리 2개의 비교부(410, 420)가 기준 저항 소자(RC)을 공유하기 때문에 기준 저항 소자(RC)이 차지하는 면적을 줄일 수 있다. 다만 기준 저항 소자(RC)을 공유하기 위해 기준 저항 소자(RC)의 저항값을 종래와 다르게 한다.종래의 비교부에 연결된 기준 저항 소자(RC)의 저항값은 도 4의 설명에서 제2기준 저항값에 대응하며 본 발명에 따른 메모리 회로의 기준 저항 소자(RC)의 저항값은 상술한 바와 같이 제2기준 저항값의 1/2인 제1기준 저항값과 같다. 하지만 종래의 비교부와 본 발명에 따른 각 비교부(410, 420)의 동작은 동일하다. 이하에서는 도 5를 참조하여 기준 저항 소자(RC)의 저항값이 달라져도 각 비교부(410, 420)의 동작이 종래와 동일한 원리를 설명한다.
참고로 도 4에서는 제1비교부(410)에 대응하는 가변 저항 소자들(R1)과 제2비교부(420)에 대응하는 제2가변 저항 소자들(R2)이 동일한 워드라인에 연결된 경우에 대해서 도시하였으나 설계에 따라 제1비교부(410)에 대응하는 가변 저항 소자들(R1)과 제2비교부(420)에 대응하는 제2가변 저항 소자들(R2)이 서로 다른 워드라인에 연결될 수 있다.
도 5는 도 4의 비교부(410, 420)의 구성도의 일예이다.
도 5에 도시된 바와 같이, 비교부(410, 420)는 정출력노드(OUT) 및 부출력노드(OUTB), 제1내부노드(NO1) 및 제2내부노드(NO2), 프리차지 동작시 정출력노드(OUT) 및 부출력노드(OUTB)를 풀업구동하는 프리차지 구동부(510), 리드 동작시 정출력노드(OUT)의 전압에 응답하여 부출력노드(OUTB)를 풀업구동하거나 제2내부노드(NO2)의 전압으로 구동하는 부출력 구동부(520), 리드 동작시 부출력노드(OUTB)의 전압에 응답하여 정출력노드(OUT)를 풀업구동하거나 제1내부노드(NO1)의 전압으로 구동하는 정출력 구동부(530), 리드 동작시 제1입력단(IN1)으로 흐르는 전류에 대응하는 전류량만큼 제1내부노드(NO1)로부터 전류를 싱킹하는 제1전류 싱킹부(540) 및 리드 동작시 제2입력단(IN2)으로 흐르는 전류에 대응하는 전류량만큼 제2내부노드(NO2)로부터 전류를 싱킹하는 제2전류 싱킹부(550)를 포함한다.
도 5를 참조하여 비교부(410, 420)의 동작에 대해 설명한다.
정출력노드(OUT)는 도 4에서 비교부(410, 420)의 출력단(OUT1, OUT2)에 대응한다. 비교부(410, 420)는 제1입력단(IN1)과 제2입력단(IN2)에 흐르는 전류의 양을 비교한 결과를 정출력노드(OUT)로 출력한다.
프리차지 구동부(510)는 리드 동작 이전의 프리차지 동작시 활성화되는 제1프리차지 신호(PRE1)에 응답하여 정출력노드(OUT) 및 부출력노드(OUTB)를 풀업구동한다. 프리차지 동작이 완료되면 정출력노드(OUT) 및 부출력노드(OUTB)의 전압은 동일한 전압레벨로 프리차지된다. 프리차지 구동부(510)는 소스에 전원전압(VDD)이 인가되고, 드레인이 정출력노드(OUT)에 접속되고, 게이트에 제1프리차지 신호(PRE1)가 인가되는 피모스 트랜지스터(P1) 및 소스에 전원전압(VDD)이 인가되고, 드레인이 부출력노드(OUTB)에 접속되고, 게이트에 제1프리차지 신호(PRE1)가 인가되는 피모스 트랜지스터(P2)를 포함할 수 있다.
부출력 구동부(520)는 리드 동작시 정출력노드(OUT)의 전압에 응답하여 부출력노드(OUTB)를 풀업구동하거나 제1내부노드(NO1)의 전압을 구동한다. 정출력노드(OUT)의 전압이 하이에 대응하는 전압레벨에 가까워질수록 부출력노드(OUTB)를 강하게 제1내부노드(NO1)의 전압으로 구동하고, 정출력노드(OUT)의 전압이 로우에 대응하는 전압레벨에 가까워질수록 부출력노드(OUTB)를 강하게 풀업 구동한다. 부출력 구동부(520)는 소스에 전원전압(VDD)이 인가되고, 드레인이 부출력노드(OUTB)에 접속되고, 게이트가 정출력노드(OUT)에 접속된 피모스 트랜지스터(P3) 및 소스가 제1내부노드(NO1)에 접속되고, 드레인이 부출력노드(OUTB)에 접속되고, 게이트가 정출력노드(OUT)에 접속된 엔모스 트랜지스터(N1)를 포함할 수 있다.
정출력 구동부(530)는 리드 동작시 부출력노드(OUTB)의 전압에 응답하여 정출력노드(OUT)를 풀업구동하거나 제2내부노드(NO2)의 전압을 구동한다. 부출력노드(OUTB)의 전압이 하이에 대응하는 전압레벨에 가까워질수록 정출력노드(OUT)를 강하게 제2내부노드(NO2)의 전압으로 구동하고, 부출력노드(OUTB)의 전압이 로우에 대응하는 전압레벨에 가까워질수록 정출력노드(OUT)를 강하게 풀업 구동한다. 정출력 구동부(530)는 소스에 전원전압(VDD)이 인가되고, 드레인이 정출력노드(OUT)에 접속되고, 게이트가 부출력노드(OUTB)에 접속된 피모스 트랜지스터(P4) 및 소스가 제2내부노드(NO2)에 접속되고, 드레인이 정출력노드(OUT)에 접속되고, 게이트가 부출력노드(OUTB)에 접속된 엔모스 트랜지스터(N2)를 포함할 수 있다.
제1전류 싱킹부(540)는 리드 동작시 제1입력단(IN1)의 전압에 대응하는 전류량만큼 제2내부노드(NO2)로부터 전류를 싱킹한다. 제1입력단(IN1)에 전기적으로 연결된 가변 저항 소자(즉 도 4에서 선택된 제1가변 저항 소자(R1) 또는 선택된 제2가변 저항 소자(R2)에 해당함)의 저항값이 RL인 경우 제1입력단(IN1)의 전압은 저항값이 RH인 경우보다 낮다. 제1입력단(IN1)에 전기적으로 연결된 가변 저항 소자(즉 도 4에서 선택된 제1가변 저항 소자(R1) 또는 선택된 제2가변 저항 소자(R2)에 해당함)의 저항값이 RL인 경우 제1입력단(IN1)에 흐르는 전류(IR)의 전류량은 저항값이 RH인 경우보다 많다.
보다 자세히 살펴보면 제1전류 싱킹부(540)는 드레인이 제2내부노드(NO2)에 접속되고, 게이트에 리드 인에이블 신호(REN)가 인가되는 엔모스 트랜지스터(N3) 및 게이트에 제1제어전압(CON1)가 인가되고, 소스가 제1입력단(IN1)에 접속된 엔모스 트랜지스터(N4)를 포함한다. 'N3'의 소스와 'N4'의 드레인은 연결된다. 리드 인에이블 신호(REN)는 리드 동작시 활성화되고, 'N3'는 턴온된다. 제1제어전압(CON1)은 제1입력단(IN1)에 흐르는 전류량을 원하는 값으로 제한하기 위한 전압이다. 제1입력단(IN1)의 전압이 높아지면 'N4'의 게이트와 소스의 전압 차이가 줄어들어 제1입력단(IN1)에 흐르는 전류(IR)의 전류량이 감소하고, 제1입력단(IN1)의 전압이 낮아지면 'N4'의 게이트와 소스의 전압 차이가 줄어들어 제1입력단(IN1)에 흐르는 전류(IR)의 전류량이 증가한다.
제2전류 싱킹부(550)는 리드 동작시 제2입력단(IN2)의 전압에 대응하는 전류량만큼 제1내부노드(NO1)로부터 전류를 싱킹한다. 제2입력단(IN2)에 전기적으로 연결된 기준 저항 소자(RC)의 저항값은 일정하므로 리드 동작시 제2입력단(IN2)에 흐르는 전류(IREF)의 전류량은 일정하다. 리드 동작시 제2입력단(IN2)에 흐르는 전류(IREF)의 전류량은 제1입력단(IN1)에 전기적으로 연결된 가변 저항 소자의 저항값이 RL인 경우 제1입력단(IN1)에 흐르는 전류(IR)의 전류량보다 적고, 제1입력단(IN1)에 전기적으로 연결된 가변 저항 소자의 저항값이 RH인 경우 제1입력단(IN1)에 흐르는 전류(IR)의 전류량보다 많다.
보다 자세히 살펴보면 제2전류 싱킹부(550)는 드레인이 제1내부노드(NO1)에 접속되고, 게이트에 리드 인에이블 신호(REN)가 인가되는 엔모스 트랜지스터(N5) 및 게이트에 제2제어전압(CON2)이 인가되고, 소스가 제2입력단(IN2)에 접속된 엔모스 트랜지스터(N6)를 포함한다. 'N5'의 소스와 'N6'의 드레인은 연결된다. 리드 인에이블 신호(REN)는 리드 동작시 활성화되고, 'N5'는 턴온된다. 제2제어전압(CON2)은 제2입력단(IN2)에 흐르는 전류량을 원하는 값으로 제한하기 위한 전압이다. 제2입력단(IN2)에는 제2제어전압(CON2)과 제2입력단(IN2)의 전압의 차이에 대응하는 전류가 흐른다.
이외에도 비교부(410, 420)는 제2내부노드(NO2) 및 제1내부노드(NO1)에 접속된 엔모스 트랜지스터들(N7, N8)을 포함한다. 'N7', 'N8'은 프리차지 동작시 활성화되는 제2프리차지 신호(PRE2)에 응답하여 각각 제2내부노드(NO2) 및 제1내부노드(NO1)를 풀다운 구동한다. 제1프리차지 신호(PRE1) 및 제2프리차지 신호(PRE2)의 전압레벨 및 활성화 구간의 크기에 따라 출력단(OUT)으로 출력되는 신호의 전압레벨이 조절될 수 있다.
도 4 및 도 5를 참조하여 비교부가 기준 저항 소자을 공유하지 않는 종래의 경우 2개의 비교부가 기준 저항 소자을 공유하는 경우 비교부의 동작을 비교한다. 먼저 비교부가 기준 저항 소자을 공유하지 않는 종래의 경우 기준 저항 소자의 저항값은 RREF가 되고, 기준 저항 소자에 흐르는 전류의 값은 IREF가 되어 비교부의 제2입력단(IN2)의 전압은 VIN2 = RREF × IREF가 된다. 2개의 비교부가 기준 저항 소자을 공유하는 경우 기준 저항 소자의 저항값은 RREF/2가 되고, 각 2개의 비교부의 제2입력단(IN2)에 흐르는 전류의 값은 각각 IREF가 되어 기준 저항 소자에 흐르는 전류의 값은 2 × IREF가되어 2개의 비교부의 제2입력단(IN2)의 전압은 VIN2 = (RREF/2) × (2 × IREF) = RREF × IREF가 된다.
즉 비교부가 기준 저항 소자을 공유하지 않는 경우와 2개의 비교부가 기준 저항 소자을 공유하는 경우 비교부의 제2입력단(IN2)에 인가되는 전압은 같다. 비교부의 제2입력단(IN2)에 흐르는 전류의 값은 비교부의 제2입력단(IN2)의 전압에 따라 달라지므로 즉 비교부가 기준 저항 소자을 공유하지 않는 경우와 2개의 비교부가 기준 저항 소자을 공유하는 경우 비교부의 제2입력단(IN2)에 흐르는 전류는 같다. 즉 비교부가 기준 저항 소자을 공유하지 않는 경우와 2개의 비교부가 기준 저항 소자을 공유하는 경우 비교부는 동일하게 동작한다. 따라서 2개의 비교부가 기준 저항 소자을 공유하여 사용할 수 있다. 기준 저항 소자을 공유하는 비교부의 개수가 N개여도 기준 저항 소자의 저항값을 RREF/N으로 하면 각 비교부의 동작은 비교부가 기준 저항 소자을 공유하지 않는 경우와 동일하다.
도 6은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 6에 도시된 바와 같이, 메모리 회로는 저장된 값에 따라 다른 저항값을 갖는 다수의 제1 내지 제N가변 저항 소자(R1 - RN), 제1기준 저항값을 갖는 기준 저항 소자(RC), 다수의 제1 내지 제N가변 저항 소자(R1 - RN) 중 자신에게 대응하는 다수의 가변 저항 소자 중에서 선택된 가변 저항 소자에 제1입력단(IN1)이 연결되고, 기준 저항 소자(RC)에 제2입력단(IN2)이 연결되고, 제1입력단(IN1)에 연결된 가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1 내지 제N비교부(610_1 - 610_N)를 포함한다.
또한 메모리 회로는 가변 저항 소자(R1 - RN)의 저항값을 변경하는 경우 가변 저항 소자(R1 - RN)에 전류가 흐를 수 있도록 하기 위해 가변 저항 소자(R1 - RN)와 연결된 선택 트랜지스터(ST)를 포함한다. 선택 트랜지스터(ST)는 자신에게 연결된 워드라인이 활성화되면 턴온되고, 자신에게 연결된 워드라인이 비활성화되면 턴오프 된다. 이하에서는 제K(1≤K≤N)가변 저항 소자(RK) 및 선택 트랜지스터(ST)를 포함하여 제K저장 셀(SCK)이라 한다.
도 6을 참조하여 메모리 회로에 대해 설명한다.
도 6의 메모리 회로는 도 4의 메모리 회로에 비해 비교부의 개수를 일반적으로 표현한 것 외에는 도 4의 메모리 회로와 구성 및 동작이 동일하다. 또한 도 6의 제1 내지 제N비교부(610_1 - 610_N)의 내부구성 및 동작은 도 5 및 그 설명에서 상술한 바와 동일하다. 도 6의 메모리 회로와 도 4의 메모리 회로의 차이점을 동작을 중심으로 설명한다.
다수의 제1 내지 제N저장 셀(SC1 - SCN)은 각각 제1 내지 제N비교부(610_1 - 610_N)에 대응한다. 제K비교부(1≤K≤N)는 다수의 제K저장 셀(SCK) 중 선택된 제K저장 셀(SCK)에 포함된 가변 저항 소자(RK)과 제2기준 저항값을 비교한 결과를 자신의 출력단(OUTK)으로 출력한다. 다수의 제K저장 셀(SCK) 중 하나의 제K저장 셀(SCK)이 선택되는 과정은 도 4의 설명에서 상술한 바와 동일하다.
리드 동작시 다수의 제1 내지 제N저장 셀(SC1 - SCN) 중 하나의 제1 내지 제N저장 셀(SC1 - SCN)이 동시에 선택되며 선택된 제1 내지 제N저장 셀(SC1 - SCN)에 저장된 값을 동시에 리드한다. 선택된 저장 셀에 저장된 값을 리드할 때 각 비교부의 동작은 도 4 및 도 5의 설명에서 상술한 바와 동일하다. 선택된 제1 내지 제N저장 셀에 포함된 가변 저항 소자(R1 - RN)에 저장된 값에 따라 제1 내지 제N비교부(610_1 - 610_N)의 제1입력단(IN1)에 흐르는 전류(IR1 - IRN)의 전류량이 달라진다. 제1 내지 제N비교부(610_1 - 610_N)의 제2입력단(IN2)에 흐르는 전류(IREF1 - IREFN)의 값은 도 4 및 도 5에서 설명한 바와 마찬가지도 IREF로 일정하다.
따라서 리드 동작시 제1 내지 제N비교부(610_1 - 610_N)의 제2입력단(IN2)에는 흐르는 전류(IREF1 - IREFN)의 전류량은 IREF로 동일하고, 기준 저항 소자(MC)에 흐르는 전류량은 제1 내지 제N비교부(610_1 - 610_N)의 제2입력단(IN2)에는 흐르는 전류(IREF1 - IREFN)의 전류량을 합한 값인 N × IREF가 된다. 도 6의 메모리 회로에서 기준 저항 소자(MC)의 저항값인 제1기준 저항값은 제2기준 저항값, 즉 RREF(RL ＜ RREF ＜ RH)의 1/N이므로 RREF/N이 된다. 따라서 제1 내지 제N비교부(610_1 - 610_N)의 제2입력단(IN2)의 전압 값은 VIN2 = (N × IREF) × (RREF/N) = IREF × RREF이다. 따라서 비교부가 기준 저항 소자을 공유하지 않는 경우, 2개의 비교부가 기준 저항 소자을 공유하는 경우, N개의 비교부가 기준 저항 소자을 공유하는 경우 각 비교부는 모두 동일하게 동작한다.
도 6의 도시된 메모리 회로의 효과는 도 4의 메모리 회로의 효과와 동일하다. 기준 저항 소자을 공유하는 비교부의 개수가 증가할수록 메모리 회로의 면적을 줄이는 효과가 커질 수 있다.
참고로 도 4에서는 제1 내지 제N비교부(610_1 - 610_N)에 대응하는 저장 셀들(SC1 - SCN)이 동일한 워드라인에 연결된 경우에 대해서 도시하였으나 설계에 따라 각 비교부에 대응하는 가변 저항 소자들은 서로 다른 워드라인에 연결될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.
도 7를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해 기억부(1010)의 면적을 줄일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 면적을 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 면적을 줄일 수 있다. 결과적으로, 프로세서(1100)의 면적을 줄일 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 면적을 줄일 수 있다. 결과적으로, 시스템(1200)의 사이즈를 감소시키고, 휴대성을 높일 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해 보조기억장치(1230)의 면적을 줄일 수 있다. 결과적으로, 시스템(1200)의 사이즈를 줄이고, 휴대성을 높일 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해 임시 저장 장치(1340)의 면적을 줄일 수 있다.결과적으로, 데이터 저장 시스템(1300)의 사이즈를 줄이고, 휴대성을 증가시킬 수 있다.
도 11는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해, 메모리(1410)의 면적을 줄일 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈를 줄이고 휴대성을 증가시킬 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자, 저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자, 제1기준 저항값을 갖는 기준 저항 소자, 상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부 및 상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함할 수 있다. 이를 통해 버퍼 메모리(1440)의 면적을 줄일 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈를 줄이고, 휴대성을 높일 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 7 내지 도 11의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

Claims (39)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    저장된 값에 따라 다른 저항값을 갖는 제1가변 저항 소자;
    저장된 값에 따라 다른 저항값을 갖는 제2가변 저항 소자;
    제1기준 저항값을 갖는 기준 저항 소자;
    상기 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부; 및
    상기 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제2가변 저항 소자의 저항값이 상기 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함하고,
    상기 제1기준 저항값은 상기 제2기준 저항값의 1/2인
    전자 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1가변 저항 소자 및 상기 제2가변 저항 소자는
    제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가지는 전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제1비교부 및 상기 제2비교부는
    자신의 제1입력단으로 흐르는 전류의 양과 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력하는 전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제1비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제1가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제1가변 저항 소자에 저장된 값은 상기 제2값이고,
    상기 제2비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 제2가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제2가변 저항 소자에 저장된 값은 상기 제2값인 전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같은 전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 제1비교부 및 상기 제2비교부 각각은
    정출력노드 및 부출력노드;
    제1내부노드 및 제2내부노드;
    프리차지 동작시 상기 정출력노드 및 상기 부출력노드를 풀업구동하는 프리차지 구동부;
    리드 동작시 상기 정출력노드의 전압에 응답하여 상기 부출력노드를 풀업구동하거나 상기 제1내부노드의 전압으로 구동하는 부출력 구동부;
    상기 리드 동작시 상기 부출력노드의 전압에 응답하여 상기 정출력노드를 풀업구동하거나 상기 제2내부노드의 전압으로 구동하는 정출력 구동부;
    상기 리드 동작시 상기 제1입력단의 전압에 대응하는 전류량만큼 상기 제1내부노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및
    상기 리드 동작시 상기 제2입력단의 전압에 대응하는 전류량만큼 상기 제2내부노드로부터 전류를 싱킹하는 제2전류 싱킹부
    를 포함하는 전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 큰 경우 상기 부출력 구동부는 상기 부출력노드를 풀다운 구동하고, 상기 정출력 구동부는 상기 정출력노드를 풀업 구동하고, 상기 제2입력단으로 흐르는 전류의 양이 상기 제1입력단으로 흐르는 전류의 양보다 큰 경우 상기 부출력 구동부는 상기 부출력노드를 풀업 구동하고, 상기 정출력 구동부는 상기 정출력노드를 풀다운 구동하는 전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1가변 저항 소자 및 제2가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    저장된 값에 따라 다른 저항값을 갖는 제1 내지 제N가변 저항 소자;
    제1기준 저항값을 갖는 기준 저항 소자;
    상기 제1 내지 제N가변 저항 소자 중 자신에게 대응하는 가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 제1입력단에 연결된 가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1 내지 제N비교부를 포함하고,
    상기 제1기준 저항값은 상기 제2기준 저항값의 1/N인
    전자 장치.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1 내지 제N가변 저항 소자는
    제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가지는 전자 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제1 내지 제N비교부는
    상기 자신의 제1입력단으로 흐르는 전류의 양과 상기 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력하는 전자 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제1 내지 제N비교부 중 제K(1≤K≤N)비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 제K가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제K가변 저항 소자에 저장된 값은 제2값인 전자 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1 내지 제N비교부의 상기 제1입력단으로 흐르는 전류의 양을 합한 것과 같은 전자 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1 내지 제N가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
  22. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    저장된 값에 따라 다른 저항값을 갖는 다수의 제1가변 저항 소자;
    저장된 값에 따라 다른 저항값을 갖는 다수의 제2가변 저항 소자;
    제1기준 저항값을 갖는 기준 저항 소자;
    상기 다수의 제1가변 저항 소자 중 선택된 제1가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 선택된 제1가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1비교부; 및
    상기 다수의 제2가변 저항 소자 중 선택된 제2가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자의 일단에 제2입력단이 연결되고, 상기 선택된 제2가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제2비교부를 포함하고,
    상기 제1기준 저항값은 상기 제2기준 저항값의 1/2인
    전자 장치.
  23. 삭제
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 다수의 제1가변 저항 소자 및 상기 다수의 제2가변 저항 소자는
    제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가지는 전자 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 제1비교부 및 상기 제2비교부는
    자신의 제1입력단으로 흐르는 전류의 양과 자신의 제2입력단으로 흐르는 전류의 양을 비교한 결과를 출력하는 전자 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25항에 있어서,
    상기 제1비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 선택된 제1가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 선택된 제1가변 저항 소자에 저장된 값은 상기 제2값이고,
    상기 제2비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 상기 선택된 제2가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 선택된 제2가변 저항 소자에 저장된 값은 상기 제2값인 전자 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26항에 있어서,
    상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같은 전자 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 다수의 제1가변 저항 소자 및 상기 다수의 제2가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  34. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    저장된 값에 따라 다른 저항값을 갖는 다수의 제1 내지 제N가변 저항 소자;
    제1기준 저항값을 갖는 기준 저항 소자;
    상기 다수의 제1 내지 제N가변 저항 소자 중 자신에게 대응하는 다수의 가변 저항 소자 중에서 선택된 가변 저항 소자에 제1입력단이 연결되고, 상기 기준 저항 소자에 제2입력단이 연결되고, 상기 제1입력단에 연결된 가변 저항 소자의 저항값이 제2기준 저항값보다 큰지 작은지 판별하는 제1 내지 제N비교부를 포함하고,
    상기 제1기준 저항값은 상기 제2기준 저항값의 1/N인
    전자 장치.
  35. 삭제
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제 34항에 있어서,
    상기 다수의 제1 내지 제N가변 저항 소자는
    제1값이 저장된 경우 상기 제2기준 저항값보다 작은 제1저항값을 가지고, 제2값이 저장된 경우 상기 제2기준 저항값보다 큰 제2저항값을 가지는 전자 장치.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제 36항에 있어서,
    상기 제1 내지 제N비교부 중 제K(1≤K≤N)비교부의 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 많은 경우 제K가변 저항 소자에 저장된 값은 상기 제1값이고, 상기 제1입력단으로 흐르는 전류의 양이 상기 제2입력단으로 흐르는 전류의 양보다 적은 경우 상기 제K가변 저항 소자에 저장된 값은 제2값인 전자 장치.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제 37항에 있어서,
    상기 N은 2이고,
    상기 기준 저항 소자에 흐르는 전류의 양은 상기 제1비교부의 상기 제2입력단으로 흐르는 전류의 양과 상기 제2비교부의 상기 제2입력단으로 흐르는 전류의 양을 합한 것과 같은 전자 장치.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제 34항에 있어서,
    상기 다수의 제1 내지 제N가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
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