KR102116879B1 - 전자 장치 - Google Patents

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KR102116879B1
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에스케이하이닉스 주식회사
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Abstract

반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부; 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이; 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이; 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부; 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다.

Description

전자 장치 {ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 2개의 셀 어레이가 기준 셀을 공유하여 면적을 줄인 전자 장치를 제공하는 것이다.
또한 워드라인 구동부가 배치되는 2개의 셀 어레이 사이 영역에 기준 전압을 생성하는 기준 전압 생성부를 배치하여 면적을 줄인 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부; 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이; 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이; 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부; 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다.
상기 바이어스 전압 생성부는 상기 워드라인 구동부에 인접하게 배치될 수 있다.
상기 리드 제어부는 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 상기 선택된 저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 저장 셀의 데이터를 리드할 수 있다.
상기 가변 저항 소자는 상기 저장 셀에 제1데이터가 저장된 경우 상기 제1저항값을 가지고, 상기 저장 셀에 상기 제1데이터와 다른 제2데이터가 저장된 경우 상기 제1저항값과 다른 상기 제2저항값을 가질 수 있다.
상기 기준전류는 상기 선택된 저장 셀에 상기 제1데이터가 저장된 경우 흐르는 제1리드 전류의 전류량과 상기 선택된 저장 셀에 상기 제2데이터가 저장된 경우 흐르는 제2리드 전류의 전류량의 사이의 전류량을 가질 수 있다.
상기 바이어스 전압 생성부는 테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달할 수 있다.
상기 제1셀 어레이 및 상기 제2셀 어레이는 서로 인접한 셀 어레이일 수 있다.
상기 제1셀 어레이는 상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고, 상기 제2셀 어레이는 상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 상기 반도체 메모리는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부; 가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀을 포함하는 하나 이상의 제1컬럼 및 제1저항값을 가지고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1기준 셀을 포함하고, 상기 워드라인 구동부에 인접하게 배치되는 제1기준 컬럼을 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이;가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀을 포함하는 하나 이상의 제2컬럼 및 제2저항값을 가지고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2기준 셀을 포함하고, 상기 워드라인 구동부에 인접하게 배치되는 제2기준 컬럼을 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이; 상기 다수의 제1기준 셀 및 상기 다수의 제2기준 셀 중 선택된 제1기준 셀 및 제2기준 셀에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부; 및 상기 바이어스 전압을 이용하여 상기 다수의 제1컬럼 및 상기 다수의 제2컬럼 중 대응하는 컬럼에서 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다.
상기 바이어스 전압 생성부는 상기 워드라인 구동부에 인접하게 배치될 수 있다.
상기 리드 제어부는 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 대응하는 컬럼에서 선택된 저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 저장 셀의 데이터를 리드할 수 있다.
상기 하나 이상의 제1컬럼은 상기 다수의 제1저장 셀의 일단에 연결되는 비트라인; 및 상기 다수의 제1저장 셀의 타단에 연결되는 소스라인을 포함하고, 상기 비트라인은 상기 리드 제어부에 연결되고, 상기 하나 이상의 제2컬럼은 상기 다수의 제2저장 셀의 일단에 연결되는 비트라인; 및 상기 다수의 제2저장 셀의 타단에 연결되는 소스라인을 포함하고, 상기 비트라인은 상기 리드 제어부에 연결될 수 있다.
상기 바이어스 전압 생성부는 테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달할 수 있다.
상기 제1기준 컬럼은 상기 다수의 제1기준 셀의 일단에 연결되는 비트라인; 및 상기 다수의 제1기준 셀의 타단에 연결되는 소스라인을 포함하고, 상기 제2기준 컬럼은 상기 다수의 제2기준 셀의 일단에 연결되는 비트라인; 및 상기 다수의 제2기준 셀의 타단에 연결되는 소스라인을 포함할 수 있다.
상기 제1셀 어레이 및 상기 제2셀 어레이는 서로 인접한 셀 어레이일 수 있다.
상기 제1셀 어레이는 상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고, 상기 제2셀 어레이는 상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치될 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀, 제1저항값을 가지는 제1기준 저항 소자 및 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 중 선택된 저장 셀의 데이터를 리드하는 제1리드 제어부를 포함하는 제1회로 영역; 가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀, 제2저항값을 가지는 제2기준 저항 소자 및 바이어스 전압을 이용하여 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 제2리드 제어부를 포함하고, 상기 제1회로 영역과 이격하여 배치되는 제2회로 영역; 및 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부 및 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 상기 바이어스 전압을 생성하는 바이어스 전압 생성부를 포함하고, 상기 제1회로 영역과 상기 제2회로 영역 사이에 배치되는 제3회로 영역을 포함하고, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자는 상기 제3회로 영역에 인접하게 배치될 수 있다.
상기 제1리드 제어부 및 상기 제2리드 제어부는 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 상기 선택된 저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 저장 셀의 데이터를 리드할 수 있다.
상기 바이어스 전압 생성부는 테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달할 수 있다.
상기 제1회로 영역은 상기 다수의 제1저장 셀을 포함하는 제1셀 어레이를 포함하고, 상기 제2회로 영역은 상기 다수의 제2저장 셀을 포함하는 제2셀 어레이를 포함하고, 상기 제1셀 어레이 및 상기 제2셀 어레이는 서로 인접한 셀 어레이일 수 있다.
상기 제1셀 어레이는 상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고, 상기 제2셀 어레이는 상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치될 수 있다.
상기 가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 2개의 셀 어레이가 서로 다른 데이터를 저장한 기준 셀을 공유하므로 면적을 줄일 수 있다.
또한 워드라인 구동부가 배치된 영역에 기준 전압을 생성하는 기준 전압 생성부를 배치하므로, 기준 전압 생성부를 배치하기 위한 추가적인 영역을 필요로 하지 않아 면적을 줄일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예,
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 4는 메모리 회로(장치)에서 2 이상의 셀 어레이(C_ARRAY), 워드라인 구동부(WL_DRV) 및 리드 제어부(RD_CON)가 배치된 모습을 나타낸 도면,
도 5는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 6은 메모리 회로(장치)에서 2 이상의 셀 어레이(C_ARRAY1, C_ARRAY2), 워드라인 구동부(WL_DRV), 바이어스 전압 생성부(G_VIAS) 및 리드 제어부(RD_CON1, RD_CON2)가 배치된 모습을 나타낸 도면,
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예,
도 8은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예를 들어, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예를 들어, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예를 들어, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예를 들어, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층(110)과 하부전극으로서의 제2전극층(120), 한 쌍의 자성층인 제1자성층(112)과 제2자성층(122) 및 한 쌍의 자성층(112, 122) 사이에 형성되는 터널 베리어층(130)을 포함한다.
여기에서, 제1자성층(112)은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(122)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(210)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(210)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(210)를 선택하기 위해 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 일단(251)으로부터 타단(252) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층(110)으로부터 하부전극인 제2전극층(120)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(110)의 방향과 고정 자성층인 제2자성층(122)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(210)가 저저항 상태가 되며, 가변 저항 소자(210)가 저저항 상태일 때 가변 저항 소자(210)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(210)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 타단(252)으로부터 일단(251) 방향, 즉 제2전극층(120)으로부터 제1전극층(110)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(112)의 방향과 제2자성층(122)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(210)가 고저항 상태일 때 가변 저항 소자(210)에 '하이'데이터가 저장된 것으로 정의된다.
가변 저항 소자(210)에 저장된 데이터의 논리값은 가변 저항 소자(210)의 저항값에 따라 달라진다. 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 큰 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 쉬워지며, 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 작은 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 어려워져 데이터 판별에 있어서의 오류가 발생할 확률이 높아진다. 그러므로, 가변 저항 소자의 고저항 상태와 저저항 상태의 저항의 저항값 차이가 적더라도 정확하게 가변 저항 소자에 저장된 데이터를 판별할 수 있는 기술이 요구된다.
도 3 및 도 5는 위에서 설명한 가변 저항 소자를 가지는 메모리 회로(장치)의 실시예들을 도시한다.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 3에 도시된 바와 같이, 메모리 회로는 셀 어레이(310), 워드라인 구동부(320), 리드 제어부(330)를 포함할 수 있다.
저장 셀(SC)은 양단에 흐르는 전류에 응답하여 저항이 변경되는 가변 저항 소자(R) 및 가변 저항 소자(R)의 일단에 연결되는 선택 소자(T)를 포함할 수 있다. 저장 셀(SC)은 대응하는 워드라인이 액티브되면, 선택 소자(T)가 턴온되어 선택될 수 있다. 가변 저항 소자(R)는 제1저항값을 가지는 제1상태 또는 제1저항값보다 높은 제2저항값을 가지는 제2상태를 가질 수 있다. 제1상태는 상술한 저저항 상태에 대응하고 제2상태는 상술한 고저항 상태에 대응할 수 있다. 가변 저항 소자(R)의 제1상태를 로우 데이터가 저장된 상태로 정의하고, 제2상태를 하이 데이터가 저장된 상태로 정의할 수 있다. 또는 가변 저항 소자(R)의 제1상태를 하이 데이터가 저장된 상태로 정의하고, 제2상태를 로우 데이터가 저장된 상태로 정의할 수 있다.
셀 어레이(310)는 다수의 컬럼(COL), 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)를 포함할 수 있다. 컬럼들(COL, RCOL1, RCOL2)는 비트라인(BL), 소스라인(SL) 및 비트라인(BL)과 소스라인(SL) 사이에 연결된 셀(SC, RC1, RC2)들을 포함할 수 있다. 제1기준 셀(RC1)은 제1저항값을 가지는 제1기준 저항 소자(R1) 및 선택 소자(T)를 포함할 수 있다. 제2기준 셀(RC2)은 제2저항값을 가지는 제2기준 저항 소자(R2) 및 선택 소자(T)를 포함할 수 있다.
워드라인 구동부(320)는 액티브 신호(ACT)가 활성화되면, 다수의 워드라인(WL0 - WLN) 중 어드레스 정보(ADD_INF)에 대응하는 워드라인을 액티브할 수 있다. 액티브된 워드라인에 연결된 선택 소자(T)는 턴온되고, 해당 저장 셀(SC)은 선택될 수 있다.
리드 제어부(330)는 다수의 감지 증폭부(331_0 - 331_M)를 포함할 수 있다. 리드 동작시 리드 인에이블 신호(RDEN)가 활성화되고, 제1바이어스 전압(V1) 및 제2바이어스 전압(V2)이 인가될 수 있다. 리드 인에이블 신호(RDEN)에 응답하여 'T1'가 턴온되면, 소스 라인(SL)에 기저전압(VSS)가 인가될 수 있다. 제1바이어스 전압(V1)에 응답하여 'T2'가 턴온되면, 감지 증폭부들(331_0 - 331_M)의 제1입력단(IN1)이 대응하는 컬럼(COL)의 비트라인(BL)에 연결되고, 비트라인(BL)에 데이터 리드를 위한 전압이 인가될 수 있다.
이때 제1입력단(IN1), 비트라인(BL), 선택된 저장 셀(SC) 및 소스라인(SL)을 통해 가변 저항 소자(R)의 저항값에 대응하는 전류(IR)가 흐를 수 있다. 'IR'의 전류량은 선택된 저장 셀(SC)의 가변 저항 소자(R)의 저항값에 반비례하여, 가변 저항 소자(R)가 제1저항값을 가지는 경우의 전류량(제1전류량)은 제2저항값을 가지는 경우의 전류량(제2전류량)보다 클 수 있다.
제2바이어스 전압(V2)에 응답하여 'T3'가 턴온되면, 선택된 감지 증폭부의 제2입력단(IN2)이 기준 컬럼(RCOL1, RCOL2)의 비트라인(BL)과 연결되고, 비트라인(BL)들에 데이터 리드를 위한 전압이 인가될 수 있다. 참고로 감지 증폭부는 대응하는 컬럼 선택신호(YS0 - YSM)가 활성화되면 선택될 수 있다.
이때 제2입력단(IN2)에 선택된 제1기준 셀(RC1)을 통과하는 전류와 선택된 제2기준 셀(RC2)을 통과하는 전류(IREF)가 흐른다. 이 전류(IREF)는 선택된 저장 셀(SC)의 데이터를 감지하는 기준이되는 기준전류(IREF)일 수 있다. 제2바이어스 전압(V2)은 기준전류(IREF)의 전류량이 제1전류량과 제2전류량의 사이가 되도록 설정될 수 있다.
다수의 감지 증폭부(331_0 - 331_M) 중 선택된 감지 증폭부의 제1입력단(IN1)에는 선택된 저장 셀(SC)의 데이터에 대응하는 전류가 흐르고, 제2입력단(IN2)에는 기준전류(IREF)가 흐른다. 선택된 감지 증폭부는 제1입력단(IN1)과 제2입력단(IN2)에 흐르는 전류의 전류량을 비교하는데, 비교 결과에 따라 'IR'이 기준전류(IREF)보다 큰 경우 선택된 저장 셀(SC)의 가변 저항 소자(R)는 제1저항값을 가지고, 'IR'이 기준전류(IREF)보다 작은 경우 선택된 저장 셀(SC)의 가변 저항 소자(R)는 제2저항값을 가지는 것이므로 감지 증폭부는 저항값에 대응하는 데이터 값을 출력(OUT)할 수 있다.
도 4는 메모리 회로(장치)에서 2 이상의 셀 어레이(C_ARRAY), 워드라인 구동부(WL_DRV) 및 리드 제어부(RD_CON)가 배치된 모습을 나타낸 도면이다. 도 4에 도시된 셀 어레이(C_ARRAY), 워드라인 구동부(WL_DRV) 및 리드 제어부(RD_CON)는 각각 도 3의 셀 어레이(310), 워드라인 구동부(320) 및 리드 제어부(330)에 대응할 수 있다.
도 4에 도시된 바와 같이, 각 셀 어레이(C_ARRAY)의 워드라인 구동 및 리드 동작 제어를 위해, 각 셀 어레이(C_ARRAY)에 인접하게 워드라인 구동부(WL_DRV) 및리드 제어부(RD_CON)가 배치될 있다. 또한 셀 어레이(C_ARRAY)는 기준전류(IREF)를 생성하기 위해 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)을 포함할 수 있다.
이때 각 셀 어레이(C_ARRAY)마다 워드라인 구동부(WL_DRV)가 배치되고, 각 셀 어레이(C_ARRAY)마다 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)을 포함하기 때문에 메모리 회로(장치) 및 이를 포함하는 전자장치의 면적이 증가할 수 있다.
도 5는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 5에 도시된 바와 같이, 메모리 회로는 제1셀 어레이(510), 제2셀 어레이(520), 워드라인 구동부(530), 바이어스 전압 생성부(540) 및 리드 제어부(550) 를 포함할 수 있다.
도 5를 참조하여 메모리 회로에 대해 설명한다.
저장 셀(SC1, SC2)은 양단에 흐르는 전류에 응답하여 저항이 변경되는 가변 저항 소자(R) 및 가변 저항 소자(R)의 일단에 연결되는 선택 소자(T)를 포함할 수 있다. 저장 셀(SC1, SC2)은 대응하는 워드라인이 액티브되면, 선택 소자(T)가 턴온되어 선택될 수 있다. 가변 저항 소자(R)는 제1저항값을 가지는 제1상태 또는 제1저항값보다 높은 제2저항값을 가지는 제2상태를 가질 수 있다. 제1상태는 상술한 저저항 상태에 대응하고 제2상태는 상술한 고저항 상태에 대응할 수 있다. 가변 저항 소자(R)의 제1상태를 로우 데이터가 저장된 상태로 정의하고, 제2상태를 하이 데이터가 저장된 상태로 정의할 수 있다. 또는 가변 저항 소자(R)의 제1상태를 하이 데이터가 저장된 상태로 정의하고, 제2상태를 로우 데이터가 저장된 상태로 정의할 수 있다.
워드라인 구동부(530)는 액티브 신호(ACT)가 활성화되면, 다수의 워드라인(WL0 - WLN) 중 어드레스 정보(ADD_INF)에 대응하는 워드라인을 액티브할 수 있다. 액티브된 워드라인에 연결된 선택 소자(T)는 턴온되고, 해당 저장 셀(SC1, SC2)은 선택될 수 있다.
제1셀 어레이(510)는 워드라인 구동부(530)의 일측 방향에 배치되고, 다수의 제1컬럼(COL1), 제1기준 컬럼(RCOL1)을 포함할 수 있다. 컬럼들(COL1, RCOL1)은 비트라인(BL), 소스라인(SL) 및 비트라인(BL)과 소스라인(SL) 사이에 연결된 셀(SC1, RC1)들을 포함할 수 있다. 제1기준 셀(RC1)은 제1저항값을 가지는 제1기준 저항 소자(R1) 및 선택 소자(T)를 포함할 수 있다. 제1셀 어레이(510) 내에서 제1기준 컬럼(RCOL1)은 워드라인 구동부(530)에 인접하게 배치될 수 있다.
제2셀 어레이(520)는 워드라인 구동부(530)의 타측 방향에 배치되고, 다수의 제2컬럼(COL2), 제2기준 컬럼(RCOL2)을 포함할 수 있다. 컬럼들(COL2, RCOL2)는 비트라인(BL), 소스라인(SL) 및 비트라인(BL)과 소스라인(SL) 사이에 연결된 셀(SC2, RC2)들을 포함할 수 있다. 제2기준 셀(RC2)은 제2저항값을 가지는 제2기준 저항 소자(R2) 및 선택 소자(T)를 포함할 수 있다. 제2셀 어레이(520) 내에서 제2기준 컬럼(RCOL2)은 워드라인 구동부(530)에 인접하게 배치될 수 있다.
바이어스 전압 생성부(540)는 제1셀 어레이(510) 및 제2셀 어레이(520) 사이에 배치되고, 리드 인에이블 신호(RDEN)가 활성화되면 제1기준 컬럼(RCOL1)에서 선택된 제1기준 셀(RC1)에 흐르는 전류 및 제2기준 컬럼(RCOL2)에서 선택된 제2기준 셀(RC2)에 흐르는 전류를 이용하여 제2바이어스 전압(V2)를 생성할 수 있다. 따라서 제2바이어스 전압(V2)은 선택된 기준 셀들(RC1, RC2)에 포함된 가변 저항 소자들(R1, R2)의 저항값에 따라 달라질 수 있다. 바이어스 전압 생성부(540)는 테스트 신호(TM)가 활성화된 경우 입력된 외부 전압(VEXT)를 제2바이어스 전압(V2)으로 전달할 수 있다. 이 경우 제2바이어스 전압(V2)은 선택된 기준 셀들(RC1, RC2)에 포함된 가변 저항 소자들(R1, R2)의 저항값에 관계없이 일정한 레벨을 가질 수 있다. 바이어스 전압 생성부(540)는 워드라인 구동부(530)에 인접하게 배치될 수 있다.
리드 제어부(550)는 제1셀 어레이(510)에 대응하는 제1리드 제어부(551) 및 제2셀 어레이(520)에 대응하는 제2리드 제어부(552)를 포함할 수 있다. 제1리드 제어부(551) 및 제2리드 제어부(552)는 각각 리드 인에이블 신호(RDEN)에 응답하여 활성화되는 다수의 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)를 포함할 수 있다. 리드 동작시 리드 인에이블 신호(RDEN)가 활성화되면, 'T1'가 턴온되고 소스 라인(SL)에 기저전압(VSS)가 인가되고, 제1셀 어레이(510) 및 제2셀 어레이(520)에 제1바이어스 전압(V1) 및 제2바이어스 전압(V2)이 인가될 수 있다. 제2바이어스 전압(V2)은 바이어스 전압 생성부(540)로부터 생성된 것일 수 있다.
제1바이어스 전압(V1)에 응답하여 'T2'가 턴온되면, 감지 증폭부들(551_0 - 551_N, 552_0 - 552_N)의 제1입력단(IN1)이 대응하는 컬럼들(COL1, COL2, RCOL1, RCOL2)의 비트라인(BL)에 연결되고, 비트라인(BL)에 데이터 리드를 위한 전압이 인가될 수 있다. 이때 각 컬럼(COL1, COL2, RCOL1, RCOL2) 및 대응하는 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)에서 제1입력단(IN1), 비트라인(BL) 선택된 셀(SC1, SC2, RC1, RC2) 및 소스라인(SL)을 통해 저항 소자(R, R1, R2)의 저항값에 대응하는 전류(IR)가 흐를 수 있다. 'IR'의 전류량은 선택된 저장 셀(SC1, SC2, RC1, RC2)의 저항 소자(R, R1, R2)의 저항값에 반비례하여, 저항 소자(R, R1, R2)가 제1저항값을 가지는 경우의 전류량(제1전류량)은 제2저항값을 가지는 경우의 전류량(제2전류량)보다 클 수 있다.
제2바이어스 전압(V2)에 응답하여 'T3'가 턴온되면, 감지 증폭부들(551_0 - 551_N, 552_0 - 552_N) 제2입력단(IN2)이 대응하는 기준 저항 소자(RR)와 연결되고, 기준 저항 소자(RR)에 데이터의 리드를 위한 전압이 인가될 수 있다. 전압이 인가되면 기준 저항 소장(RR)에 대응하는 각 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)에서 제2입력단(IN2) 및 기준 저항 소자(RR)를 통해 전류(IREF)가 흐를 수 있다. 이 전류(IREF)는 선택된 저장 셀(SC)의 데이터를 감지하는 기준이 되는 기준전류(IREF)일 수 있다. 기준전류(IREF)의 전류량은 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)에서 선택된 제1기준 셀(RC1) 및 제2기준 셀(RC2)의 저항값에 따라 달라질 수 있으며, 제1전류량과 제2전류량의 사이가 되도록 설정될 수 있다.
감지 증폭부(551_0 - 551_N, 552_0 - 552_N)의 제1입력단(IN1)에는 선택된 셀(SC1, SC2, RC1, RC2)의 데이터에 대응하는 전류가 흐르고, 제2입력단(IN2)에는 기준전류(IREF)가 흐른다. 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)는 제1입력단(IN1)과 제2입력단(IN2)에 흐르는 전류의 전류량을 비교하는데, 비교 결과에 따라 'IR'이 기준전류(IREF)보다 큰 경우 선택된 저장 셀(SC)의 가변 저항 소자(R)는 제1저항값을 가지고, 'IR'이 기준전류(IREF)보다 작은 경우 선택된 저장 셀(SC)의 가변 저항 소자(R)는 제2저항값을 가지는 것이므로 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)는 저항값에 대응하는 데이터 값을 출력할 수 있다.
참고로 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)는 대응하는 컬럼 선택신호(YS1_0 - YS1_M, YS2_0 - YS2_M)가 활성화되면 선택되고, 선택된 감지 증폭부(551_0 - 551_N, 552_0 - 552_N)의 리드 결과가 출력(OUT)될 수 있다.
반도체 장치의 리드 동작에 대해서 설명하면 다음과 같다.
먼저 어드레스 정보(ADD_INF)에 대응하는 워드라인이 액티브되면, 액티브된 워드라인에 연결된 셀(SC, RC1, RC2)이 선택되고, 선택된 셀(SC, RC1, RC2)에 데이터 리드를 위한 전류 및 제2바이어스 전압(V2)를 생성하는데 필요한 전류가 흐를 수 있도록 선택소자(T), 'T1'가 턴온되고, 감지 증폭부들(551_0 - 551_N, 552_0 - 552_N)이 활성화될 수 있다. 제1바이어스(V1)가 인가되면, 컬럼들(COL1, COL2, RCOL1, RCOL2)의 비트라인(BL)이 대응하는 감지증폭기의 제1입력단(IN1)에 연결될 수 있다. 바이어스 전압 생성부(540)는 선택된 제1기준 셀(RC1) 및 제2기준 셀(RC2)에 흐르는 전류를 이용하여 제2바이어스 전압(V2)을 생성하고, 제2바이어스 전압(V2)에 응답하여 컬럼들(COL1, COL2, RCOL1, RCOL2)의 기준 저항 소자(RR)가 대응하는 감지증폭기의 제2입력단(IN2)에 연결될 수 있다. 이때 제1입력단(IN1)에는 선택된 셀(SC, RC1, RC2)에 저장된 데이터에 대응하는 전류량을 갖는 전류(IR)가 흐르고, 제2입력단(IN2)는 기준전류(IREF)가 흐를 수 있다. 각 감지증폭부(551_0 - 551_N, 552_0 - 552_N)는 제1입력단(IN1) 및 제2입력단(IN2)에 흐르는 전류의 전류량을 비교한 결과를 출력할 수 있다.
제1셀 어레이(510) 및 제2셀 어레이(520)는 각각 도 3의 셀 어레이(310)에 대응할 수 있다. 도 3의 반도체 장치의 경우 1개의 셀 어레이가 워드라인 구동부(310), 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)을 모두 포함하고 있으나, 도 5의 반도체 장치의 경우 인접한 2개의 셀 어레이(510, 520)의 사이에 워드라인 구동부(530), 기준 컬럼들(RCOL1, RCOL2)을 배치하고, 워드라인 구동부(530)에 인접하게 바이어스 전압 생성부(540)를 배치함으로써 2개의 셀 어레이(510, 520)가 위 구성들은 공유할 수 있도록 하여 반도체 장치의 면적을 줄일 수 있다.
도 6은 메모리 회로(장치)에서 2 이상의 셀 어레이(C_ARRAY1, C_ARRAY2), 워드라인 구동부(WL_DRV), 바이어스 전압 생성부(G_VIAS) 및 리드 제어부(RD_CON1, RD_CON2)가 배치된 모습을 나타낸 도면이다.
도 6에 도시된 셀 어레이(C_ARRAY1, C_ARRAY2), 워드라인 구동부(WL_DRV), 바이어스 전압 생성부(G_VIAS) 및 리드 제어부(RD_CON1, RD_CON2)는 각각 도 5의 셀 어레이(510, 520), 워드라인 구동부(530), 바이어스 전압 생성부(540) 및 리드 제어부(551, 552)에 대응할 수 있다.
도 6에 도시된 바와 같이, 각 셀 어레이(C_ARRAY1, C_ARRAY2) 워드라인 구동 및 리드 동작 제어를 위해, 셀 어레이(C_ARRAY1, C_ARRAY2)사이에 인접하게 워드라인 구동부(WL_DRV)가 배치되고, 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)이 바이어스 전압 생성부(G_VIAS)에 인접하게 배치될 수 있다. 즉, 제1셀 어레이(C_ARRAY1)는 바이어스 전압 생성부(G_VIAS)의 일측 방향으로 바이어스 전압 생성부(G_VIAS)에 인접하게 배치되고, 제2셀 어레이(C_ARRAY2)는 바이어스 전압 생성부(G_VIAS)의 타측 방향으로 바이어스 전압 생성부(G_VIAS)에 인접하게 배치될 수 있다.
반도체 장치는 2개의 셀 어레이가 기준 컬럼들(RCOL1, RCOL2), 워드라인 구동부(WL_DRV), 바이어스 전압 생성부(G_VIAS)를 공유함으로써 도 3 및 도 4에서 설명한 반도체 장치보다 면적을 줄일 수 있다.
참고로 도 6에 도시되지는 않았지만 메모리 회로는 도시된 2개의 셀 어레이(C_ARRAY1, C_ARRAY2) 외에 더 많은 셀 어레이를 포함할 수 있다. 이러한 셀 어레이들은 매트릭스 형태, 또는 직선 형태로 배치될 수 있다. 이때 제1셀 어레이(C_ARRAY1) 및 제2셀 어레이(C_ARRAY2)는 메모리 회로에 포함된 다수의 셀 어레이 중 서로 인접한 셀 어레이 일 수 있다. 여기서 2개의 셀 어레이가 서로 인접하다는 것은 2개의 셀 어레이 사이에 다른 셀 어레이가 배치되지 않았다는 것을 나타낼 수 있다.
도 5 및 도 6을 다시 참조하여 메모리 장치(회로)를 설명할 수 있다.
도 6에 도시된 바와 같이, 메모리 회로는 제1회로 영역(CIR_A1), 제2회로 영역(CIR_A2) 및 제3회로 영역(CIR_A3)를 포함할 수 있다. 제1회로 영역(CIR_A1)과 제2회로 영역(CIR_A2)은 서로 이격하여 배치되고, 제3회로 영역(CIR_A3)은 제1회로 영역(CIR_A1)과 제2회로 영역(CIR_A2)의 사이에 배치될 수 있다.
제1회로 영역(CIR_A1) 및 제2회로 영역(CIR_A2)은 각각 셀 어레이(C_ARRAY1, C_ARRAY2) 및 리드 제어부(RD_CON1, RD_CON2)를 포함할 수 있다. 제3회로 영역(CIR_A3)은 워드라인 구동부(WL_DRV) 및 바이어스 전압 생성부(G_VIAS)를 포함할 수 있다.
제3회로 영역(CIR_A3)는 워드라인 구동부(WL_DRV)를 제1회로 영역(CIR_A1) 및 제2회로 영역(CIR_A2)의 사이에 배치되면서 생긴 회로 영역으로서, 여기에 추가된 바이어스 전압 생성부(G_VIAS)를 배치함으로써 반도체 장치는 추가적인 면적 증가 없이 새로운 회로를 포함할 수 있다. 또한 제1기준 컬럼(RCOL1) 및 제2기준 컬럼(RCOL2)을 제3회로 영역(CIR_A3)에 인접하게 배치함으로써 양쪽에서 선택된 기준 셀(RC1, RC2)을 이용하여 제2바이어스 전압(V2)을 생성할 수 있다. 따라서 2개의 셀 어레이가 기준 컬럼을 2개씩 각각 구비할 필요가 없으므로 면적을 줄일 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.
도 7를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 기억부(1010)의 면적을 줄일수 있다. 결과적으로, 마이크로 프로세서(1000)의 크기를 줄이고, 휴대성을 증가시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 면적을 줄일 수 있다. 결과적으로, 프로세서(1100)의 사이즈를 줄이고 휴대성을 높일 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 면적을 줄일 수 있다. 결과적으로, 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 보조기억장치(1230)의 면적을 줄일 수 있다. 결과적으로, 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 온도에 따라 임시 저장 장치(1340)의 면적을 줄일 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈를 줄이고, 휴대성을 높일 수 있다.
도 11는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 메모리(1410)의 면적을 줄일수 있다. 결과적으로, 메모리 시스템(1400)의 크기를 줄이고, 휴대성을 증가시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이, 가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부, 및 상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 및 상기 다수의 제2저장 셀 중 선택된 저장 셀의 데이터를 리드하는 리드 제어부를 포함할 수 있다. 이를 통해 온도에 따라 버퍼 메모리(1440)의 면적을 줄일 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈를 줄이고, 휴대성을 높일 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 7 내지 도 11의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

Claims (29)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부;
    가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀 및 제1저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제1기준 저항 소자를 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이;
    가변저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀 및 제2저항값을 가지고 상기 워드라인 구동부에 인접하게 배치된 제2기준 저항 소자를 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이;
    상기 제1셀 어레이의 제1기준 저항 소자 및 상기 제2셀 어레이의 제2기준 저항 소자에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부;
    상기 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 중 선택된 제1저장 셀의 데이터를 리드하는 제1리드 제어부; 및
    상기 바이어스 전압을 이용하여 상기 다수의 제2저장 셀 중 선택된 제2저장 셀의 데이터를 리드하는 제2리드 제어부를 포함하고,
    상기 제1 및 제2리드 제어부는, 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 상기 선택된 제1저장 셀 및 선택된 제2저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 제1저장 셀 및 선택된 제2저장 셀의 데이터를 리드하는 전자 장치.
  2. 제 1항에 있어서,
    상기 바이어스 전압 생성부는
    상기 워드라인 구동부에 인접하게 배치되는 전자 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 가변 저항 소자는
    상기 저장 셀에 제1데이터가 저장된 경우 상기 제1저항값을 가지고, 상기 저장 셀에 상기 제1데이터와 다른 제2데이터가 저장된 경우 상기 제1저항값과 다른 상기 제2저항값을 가지는 전자 장치.
  5. 제4항에 있어서,
    상기 기준전류는
    상기 선택된 저장 셀에 상기 제1데이터가 저장된 경우 흐르는 제1리드 전류의 전류량과 상기 선택된 저장 셀에 상기 제2데이터가 저장된 경우 흐르는 제2리드 전류의 전류량의 사이의 전류량을 가지는 전자 장치.
  6. 제 1항에 있어서,
    상기 바이어스 전압 생성부는
    테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달하는 전자 장치.
  7. 제 1항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
  8. 제 1항에 있어서,
    상기 제1셀 어레이 및 상기 제2셀 어레이는
    서로 인접한 셀 어레이인 전자 장치.
  9. 제 1항에 있어서,
    상기 제1셀 어레이는
    상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고,
    상기 제2셀 어레이는
    상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치된 전자 장치.
  10. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부;
    가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀을 포함하는 하나 이상의 제1컬럼 및 제1저항값을 가지고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1기준 셀을 포함하고, 상기 워드라인 구동부에 인접하게 배치되는 제1기준 컬럼을 포함하고, 상기 워드라인 구동부의 일측에 배치되는 제1셀 어레이;
    가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀을 포함하는 하나 이상의 제2컬럼 및 제2저항값을 가지고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2기준 셀을 포함하고, 상기 워드라인 구동부에 인접하게 배치되는 제2기준 컬럼을 포함하고, 상기 워드라인 구동부의 타측에 배치되는 제2셀 어레이;
    상기 다수의 제1기준 셀 중 선택된 제1기준 셀 및 상기 다수의 제2기준 셀 중 선택된 제2기준 셀에 흐르는 전류를 이용하여 바이어스 전압을 생성하고, 상기 제1셀 어레이 및 상기 제2셀 어레이 사이에 배치되는 바이어스 전압 생성부;
    상기 바이어스 전압 및 상기 선택된 제1기준 셀 및 선택된 제2기준 셀에 흐르는 전류를 이용하여, 상기 다수의 제1컬럼 중 선택된 제1저장 셀의 데이터를 리드하는 제1리드 제어부; 및
    상기 바이어스 전압 및 상기 선택된 제1기준 셀 및 선택된 제2기준 셀에 흐르는 전류를 이용하여, 상기 다수의 제2컬럼 중 선택된 제2저장 셀의 데이터를 리드하는 제2리드 제어부를 포함하고,
    상기 제1 및 제2리드 제어부는, 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 상기 선택된 제1저장 셀 및 선택된 제2저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 제1저장 셀 및 선택된 제2저장 셀의 데이터를 리드하는 전자 장치.
  11. 제 10항에 있어서,
    상기 바이어스 전압 생성부는
    상기 워드라인 구동부에 인접하게 배치되는 전자 장치.
  12. 삭제
  13. 제 10항에 있어서,
    상기 하나 이상의 제1컬럼은
    상기 다수의 제1저장 셀의 일단에 연결되는 비트라인; 및
    상기 다수의 제1저장 셀의 타단에 연결되는 소스라인을 포함하고,
    상기 제1컬럼의 비트라인은 상기 제1리드 제어부에 연결되고,
    상기 하나 이상의 제2컬럼은
    상기 다수의 제2저장 셀의 일단에 연결되는 비트라인; 및
    상기 다수의 제2저장 셀의 타단에 연결되는 소스라인을 포함하고,
    상기 제2컬럼의 비트라인은 상기 제2리드 제어부에 연결되는 전자 장치.
  14. 제 10항에 있어서,
    상기 바이어스 전압 생성부는
    테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달하는 전자 장치.
  15. 제 10항에 있어서,
    상기 제1기준 컬럼은
    상기 다수의 제1기준 셀의 일단에 연결되는 비트라인; 및
    상기 다수의 제1기준 셀의 타단에 연결되는 소스라인을 포함하고,
    상기 제2기준 컬럼은
    상기 다수의 제2기준 셀의 일단에 연결되는 비트라인; 및
    상기 다수의 제2기준 셀의 타단에 연결되는 소스라인을 포함하는 전자 장치.
  16. 제 10항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.

  17. 제 10항에 있어서,
    상기 제1셀 어레이 및 상기 제2셀 어레이는
    서로 인접한 셀 어레이인 전자 장치.
  18. 제 10항에 있어서,
    상기 제1셀 어레이는
    상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고,
    상기 제2셀 어레이는
    상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치된 전자 장치.
  19. 제 10항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  20. 제 10항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  21. 제 10항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  22. 제 10항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  23. 제 10항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  24. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제1저장 셀, 제1저항값을 가지는 제1기준 저항 소자 및 바이어스 전압을 이용하여 상기 다수의 제1저장 셀 중 선택된 제1저장 셀의 데이터를 리드하는 제1리드 제어부를 포함하는 제1회로 영역;
    가변 저항 소자를 포함하고 대응하는 워드라인이 액티브되면 선택되는 다수의 제2저장 셀, 제2저항값을 가지는 제2기준 저항 소자 및 바이어스 전압을 이용하여 상기 다수의 제2저장 셀 중 선택된 제2저장 셀의 데이터를 리드하는 제2리드 제어부를 포함하고, 상기 제1회로 영역과 이격하여 배치되는 제2회로 영역; 및
    다수의 워드라인 중 선택된 워드라인을 액티브 구동하는 워드라인 구동부 및 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 흐르는 전류를 이용하여 상기 바이어스 전압을 생성하는 바이어스 전압 생성부를 포함하고, 상기 제1회로 영역과 상기 제2회로 영역 사이에 배치되는 제3회로 영역을 포함하고,
    상기 제1기준 저항 소자 및 상기 제2기준 저항 소자는 상기 제3회로 영역에 인접하게 배치되고,
    상기 제1 및 제2리드 제어부는, 상기 바이어스 전압에 응답하여 기준전류를 생성하고, 상기 선택된 제1저장 셀 및 선택된 제2저장 셀에 흐르는 전류와 상기 기준전류를 비교하여 상기 선택된 제1저장 셀 및 선택된 제2저장 셀의 데이터를 리드하는 전자 장치.
  25. 삭제
  26. 제 24항에 있어서,
    상기 바이어스 전압 생성부는
    테스트 신호가 활성화된 경우 입력된 외부 전압을 상기 바이어스 전압으로 전달하는 전자 장치.
  27. 제 24항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
  28. 제 24항에 있어서,
    상기 제1회로 영역은
    상기 다수의 제1저장 셀을 포함하는 제1셀 어레이를 포함하고
    상기 제2회로 영역은
    상기 다수의 제2저장 셀을 포함하는 제2셀 어레이를 포함하고,
    상기 제1셀 어레이 및 상기 제2셀 어레이는
    서로 인접한 셀 어레이인 전자 장치.
  29. 제 28항에 있어서,
    상기 제1셀 어레이는
    상기 바이어스 전압 생성부의 일측 방향에 상기 바이어스 전압 생성부에 인접하게 배치되고,
    상기 제2셀 어레이는
    상기 바이어스 전압 생성부의 타측 방향에 상기 바이어스 전압 생성부에 인접하게 배치된 전자 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
US9715925B2 (en) * 2014-09-30 2017-07-25 Sandisk Technologies Llc Methods and apparatus for vertical cross point re-RAM array bias calibration
JP6749021B2 (ja) * 2015-05-15 2020-09-02 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US9595323B1 (en) * 2016-02-04 2017-03-14 Sandisk Technologies Llc Word line compensation for memory arrays
US10930344B2 (en) * 2018-06-01 2021-02-23 Taiwan Semiconductor Manufacturing Company Ltd. RRAM circuit and method
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130343116A1 (en) * 2011-12-08 2013-12-26 Agency For Science, Technology And Research Writing circuit for a magnetoresistive memory cell, memory cell arrangement and method of writing into a magnetoresistive memory cell of a memory cell arrangement

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10032271C2 (de) * 2000-07-03 2002-08-01 Infineon Technologies Ag MRAM-Anordnung
JP4570313B2 (ja) * 2001-10-25 2010-10-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6621756B2 (en) * 2001-11-26 2003-09-16 Macronix International Co., Ltd. Compact integrated circuit with memory array
KR100528341B1 (ko) 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
US8143653B2 (en) * 2005-08-10 2012-03-27 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US7830699B2 (en) * 2006-04-12 2010-11-09 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR100887061B1 (ko) 2007-07-24 2009-03-04 주식회사 하이닉스반도체 상 변화 메모리 장치
JP2009117006A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 抵抗変化メモリ装置
JP5044432B2 (ja) * 2008-02-07 2012-10-10 株式会社東芝 抵抗変化メモリ
JP2009193627A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 半導体記憶装置
KR20100028932A (ko) * 2008-09-05 2010-03-15 삼성전자주식회사 불휘발성 메모리 장치 및 이를 포함하는 저장 시스템
US8203862B2 (en) 2008-10-10 2012-06-19 Seagate Technology Llc Voltage reference generation with selectable dummy regions
KR101194933B1 (ko) 2010-12-08 2012-10-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101855295B1 (ko) * 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR101298190B1 (ko) * 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130343116A1 (en) * 2011-12-08 2013-12-26 Agency For Science, Technology And Research Writing circuit for a magnetoresistive memory cell, memory cell arrangement and method of writing into a magnetoresistive memory cell of a memory cell arrangement

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