KR20210127559A - 가변 저항층을 포함하는 반도체 장치 - Google Patents

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Abstract

일 실시예에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 게이트 구조물, 상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 제1 가변 저항층, 제2 가변 저항층 및 채널층을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 상기 제1 및 제2 가변 저항층은 서로 교환 가능한 산소를 포함한다.

Description

가변 저항층을 포함하는 반도체 장치{semiconductor device hainvg resistance changing layer}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 가변 저항층을 포함하는 반도체 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 3차원 구조의 메모리 장치가 등장하였다. 현재는, 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 플래시 메모리가 3차원 구조로서 생산되고 있다.
최근에는 상기 플래시 메모리와는 다른 구성을 가지는 비휘발성 메모리 장치가 다양하게 제안되고 있다. 상기 메모리 장치의 일 예로서, 저항 변화 메모리 소자가 있다. 상기 플래시 메모리는 전하 저장을 통한 메모리 기능을 구현하는데 반해, 상기 저항 변화 메모리 소자는 메모리 셀 내 메모리층의 저항 상태를 고저항 상태와 저저항 상태 사이에서 가역적으로 변화시키고, 상기 변화된 저항 상태를 비휘발적으로 저장함으로써 메모리 기능을 구현할 수 있다.
본 개시의 실시 예는, 가변 저항층을 구비하며 메모리 동작을 수행하는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 게이트 구조물, 상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 제1 가변 저항층, 제2 가변 저항층 및 채널층을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 상기 제1 및 제2 가변 저항층은 서로 교환 가능한 산소를 포함한다.
본 개시의 다른 측면에 따르는 반도체 장치는 기판, 상기 기판 상에 배치되는 게이트 구조물, 상기 기판 상에서 상기 게이트 전극층의 일 측벽면 상에 순차적으로 배치되는 제1 가변 저항층, 제2 가변 저항층 및 채널층을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 상기 제1 및 제2 가변 저항층은 서로 교환 가능한 산소를 포함한다.
상술한 본 개시의 실시 예에 따르면, 한 쌍의 가변 저항층을 구비하는 트랜지스터 형태의 반도체 장치를 제공할 수 있다. 상기 한 쌍의 가변 저항층 중 채널층에 보다 인접한 가변 저항층 내 산소 공공의 농도를 제어함으로써, 상기 가변 저항층의 전기적 저항을 가역적으로 변화시킬 수 있다. 결과적으로, 본 개시의 실시 예는, 상기 변화가능한 복수의 전기적 저항을 신호 정보로서, 상기 가변 저항층에 비휘발적으로 저장할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 반도체 장치의 평면도이다.
도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다.
도 5a 내지 도 5h는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작을 개략적으로 설명하는 도면이다.
도 6은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 7은 도 6의 반도체 장치의 평면도이다.
도 8은 도 6의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 9는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 10은 도 9의 반도체 장치의 평면도이다.
도 11은 도 9의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 12는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 13은 도 12의 반도체 장치의 평면도이다.
도 14는 도 12의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 15는 도 12의 반도체 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 16은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 17은 도 16의 반도체 장치의 평면도이다.
도 18은 도 16의 반도체 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다.
도 19는 도 16의 반도체 장치를 Ⅶ-Ⅶ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 포괄할 수 있다. 즉, x-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 x-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 반도체 장치의 평면도이다. 도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(101) 및 기판(101) 상부에 배치되는 게이트 구조물(120)을 포함한다. 또한, 반도체 장치(1)는 기판(101) 상에서 게이트 구조물(120)을 관통하는 제1 및 제2 홀 패턴(11, 12)을 포함한다. 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 내부에서 게이트 구조물(120)의 측벽면 상에 순차적으로 배치되는 제1 가변 저항층(130), 제2 가변 저항층(140) 및 채널층(150)을 포함한다.
한편, 반도체 장치(1)는 기판(101) 상에서 채널층(150)의 일 단부와 접하는 채널 하부 컨택층(110)을 더 포함할 수 있다. 채널 하부 컨택층(110)은 소스 전극(미도시)와 전기적으로 연결될 수 있다. 또한, 반도체 장치(1)는 채널층(150)의 타단부와 접하는 채널 상부 컨택층(170)을 포함할 수 있다. 채널층(150)의 타단부는, 기판(101)에 수직인 방향(즉, z-방향)으로, 채널층(150)의 상기 일 단부의 반대쪽에 위치할 수 있다. 채널 상부 컨택층(170)은 드레인 전극(미도시)와 전기적으로 연결될 수 있다. 채널 하부 컨택층(110) 및 채널 상부 컨택층(170)을 통해, 채널층(150)에 소스-드레인 전압이 인가될 수 있다.
도 1 및 도 3을 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 반도체 물질은 실리콘, 게르마늄, 갈륨비소, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe), 흑린(black phosphous), 인듐-갈륨-아연 산화물(IGZO), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 반도체 물질은 도펀트에 의해 도핑될 수 있다. 상기 반도체 물질은 일 예로서, N형 또는 P형 도핑될 수 있다.
기판(101) 상에는 베이스 절연층(102)이 배치될 수 있다. 베이스 절연층(102)은 채널 하부 컨택층(110)을 기판(101)과 전기적으로 절연할 수 있다. 베이스 절연층(102)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
베이스 절연층(102) 상에 채널 하부 컨택층(110)이 배치될 수 있다. 채널 하부 컨택층(110)은 채널층(150)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(110)은 소스 전극(미도시)과 연결될 수 있다. 몇몇 실시 예들에서, 상기 소스 전극은 게이트 구조물(120)의 상부에 배치될 수 있다. 상기 소스 전극은 게이트 구조물(120)을 관통하여 채널 하부 컨택층(110)과 접하도록 배치되는 전도성 비아를 통해 채널 하부 컨택층(110)과 전기적으로 연결될 수 있다. 이에 따라, 채널 하부 컨택층(110)은 상기 소스 전극의 전압을 채널층(150)에 인가할 수 있다.
채널 하부 컨택층(110)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
채널 하부 컨택층(110) 상에 게이트 구조물(120)이 배치된다. 게이트 구조물(120)는 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d) 및 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)을 포함할 수 있다. 제1 층간 절연층(123a)은 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층(123e)은 게이트 구조물(120)의 최상층에 배치될 수 있다.
제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
몇몇 다른 실시 예들에 있어서, 게이트 구조물(120)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연하도록 다양한 개수로 배치될 수 있다.
도 1 내지 도 3을 참조하면, 채널 하부 컨택층(110) 상에서 게이트 구조물(120)을 관통하는 제1 및 제2 홀 패턴(11, 12)이 형성된다. 일 실시 예에서, 제1 및 제2 홀 패턴(11, 12)은 서로 이격하여 배치될 수 있다. 제1 및 제2 홀 패턴(11, 12)은 일 예로서, 공지의 리소그래피 및 식각 공정에 의해 형성될 수 있다. 후술하는 바와 같이, 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 별로 서로 구분되는 제1 및 제2 메모리 동작 유닛(U11, U12)을 구비할 수 있다. 도 1 및 도 2에서는 2 개의 홀 패턴을 도시하고 있지만, 반드시 이에 한정되지는 않는다. 반도체 장치(1)는 다른 다양한 개수의 홀 패턴을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 제1 및 제2 홀 패턴(11, 12)의 내부에서, 게이트 구조물(120)의 측벽면 상에 제1 가변 저항층(130)이 배치될 수 있다. 제1 가변 저항층(130)은 게이트 구조물(120)의 측벽면을 커버하도록 배치될 수 있다. 제1 가변 저항층(130) 상에 제2 가변 저항층(140)이 배치될 수 있다. 제2 가변 저항층(140)은 제1 및 제2 홀 패턴(11, 12)의 내부에서 게이트 구조물(120)의 측벽면을 따라 배치될 수 있다.
제1 및 제2 가변 저항층(130, 140)은 서로 교환 가능한 산소를 포함할 수 있다. 외부 전계가 인가될 때, 상기 산소는 제1 가변 저항층(130)과 제2 가변 저항층(130, 140) 사이에서 산소 이온의 형태로 이동할 수 있다.
일 실시 예에 있어서, 제1 및 제2 가변 저항층(130, 140)은 각각 화학양론비를 만족하지 않는 산화물을 포함할 수 있다. 일 예로서, 상기 산화물은 실리콘 산화물 또는 금속 산화물일 수 있다. 이때, 상기 실리콘 산화물은, 실리콘과 산소 사이의 화학양론비를 만족하지 않으며, 산소의 함량이 부족할 수 있다. 이에 따라, 상기 실리콘 산화물은 소정 농도의 산소 공공을 포함할 수 있다. 마찬가지로, 상기 금속 산화물은 금속과 산소 사이의 화학양론비를 만족하지 않으며, 산소의 함량이 부족할 수 있다. 이에 따라, 상기 금속 산화물은 소정 농도의 산소 공공(oxygen vacancy)을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 리튬 산화물, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 바나듐 산화물 등일 수 있다.
상술한 바와 같이, 제1 및 제2 가변 저항층(130, 140)은 각각 산소 공공을 포함할 수 있다. 상기 산소 공공은 양의 전하를 가지고 있으며, 전자의 포획 사이트로 기능할 수 있다. 이에 따라, 상기 산소 공공은 외부 전계에 의해 이동가능한 전도성 캐리어로서 기능할 수 있다. 제1 및 제2 가변 저항층(130, 140)의 전기적 저항은 제1 및 제2 가변 저항층(130, 140)의 내부에 각각 분포하는 산소 공공의 농도에 따라 변화할 수 있다. 일 예로서, 제1 및 제2 가변 저항층(130, 140)의 전기적 저항은 상기 산소 공공의 농도가 증가할수록 각각 감소하고, 상기 산소 공공의 농도가 감소할수록 각각 증가할 수 있다.
일 실시 예에 있어서, 채널층(150)과 접하는 제2 가변 저항층(140)은 반도체 장치(1)의 메모리 층으로 기능할 수 있다. 후술하는 바와 같이, 외부 전계가 인가될 때, 제2 가변 저항층(140)은 제1 가변 저항층(130)과 산소를 서로 교환함으로써, 다양한 농도의 산소 공공을 가질 수 있다. 제2 가변 저항층(140)은 상기 산소 공공의 농도에 따라, 서로 다른 복수의 전기적 저항을 가질 수 있다. 그리고, 상기 외부 전계가 제거된 후에, 제2 가변 저항층(140)은 상기 복수의 전기적 저항을 서로 다른 복수의 신호 정보로서 비휘발적으로 저장할 수 있다.
일 실시 예에서, 제1 가변 저항층(130)을 구성하는 원소의 산소 친화도(oxygen affinity)는 제2 가변 저항층(140)을 구성하는 원소의 산소 친화도보다 클 수 있다. 본 명세서에서, 산소 친화도의 의미는, 소정의 원소가 산소와 결합하여 소정의 산화물을 형성할 때, 상기 산화물 내에서 상기 원소와 산소 사이의 결합력을 의미할 수 있다. 일 예로서, 제1 가변 저항층(130) 또는 제2 가변 저항층(140)이 실리콘 산화물을 포함하는 경우, 상기 실리콘 산화물을 구성하는 실리콘의 산소 친화도는, 상기 실리콘 산화물 내에서 상기 실리콘과 산소 사이의 결합력을 의미할 수 있다. 다른 예로서, 제1 가변 저항층(130) 또는 제2 가변 저항층(140)이 소정의 금속 산화물을 포함하는 경우, 상기 금속 산화물을 구성하는 금속의 산소 친화도는 상기 금속 산화물 내에서 상기 금속과 산소 사이의 결합력을 의미할 수 있다. 즉, 산소 친화도가 높은 원소는 산소 친화도가 낮은 원소보다, 산소와 결합하여 산화물을 형성할 확률이 상대적으로 높을 수 있다. 또한, 산소 친화도가 상대적으로 높은 원소를 포함하는 산화물은, 산소 친화도가 상대적으로 낮은 원소를 포함하는 산화물과 대비하여, 산화물 내의 산소가 원소와의 결합을 끊고 이온화될 확률이 상대적으로 낮다.
일 예로서, 제1 가변 저항층(130)은 실리콘 산화물을 포함할 수 있으며, 제2 가변 저항층(140)은 하프늄 산화물 또는 지르코늄 산화물을 포함할 수 있다. 제1 가변 저항층(130)을 구성하는 실리콘의 산소 친화도가 제2 가변 저항층(140)을 구성하는 하프늄 또는 지르코늄의 산소 친화도보다 크므로, 제1 가변 저항층(130)은 제2 가변 저항층(140)보다 미결합 또는 불완전 결합 상태로 존재하는 산소를 더 적게 포함할 수 있다. 이때, 미결합 또는 불완전 결합 상태로 존재하는 산소는 외부 전계가 인가하는 전기적 인력 또는 척력에 의해 이동할 확률이 높다.
이에 따라, 후술하는 바와 같이, 제1 및 제2 가변 저항층(130, 140) 내부의 산소가 상기 외부 전계의 영향을 받아 이동할 때, 제2 가변 저항층(140) 내부의 산소의 이동량이 제1 가변 저항층(140) 내부의 산소 이동량보다 클 수 있다. 이에 따라, 제2 가변 저항층(140) 내부의 산소 공공(oxygen vacancy)의 농도 변화가 제1 가변 저항층(130) 내부의 산소 공공의 농도 변화보다 크므로, 제1 가변 저항층(130)의 전기적 저항보다, 메모리층인 제2 가변 저항층(140)의 전기적 저항을 상대적으로 쉽게 제어할 수 있다.
다른 실시 예에 있어서, 제1 및 제2 가변 저항층(130, 140)은 서로 교환 가능한 금속을 포함할 수 있다. 일 예로서, 제1 및 제2 가변 저항층(130. 140)이 각각 산소 공공을 구비하는 금속 산화물을 포함할 때, 제1 및 제2 가변 저항층(130, 140)은 산소 뿐만 아니라 제1 및 제2 가변 저항층(130. 140) 중 어느 하나의 금속 산화물 내의 금속을 서로 교환할 수 있다. 상기 금속은 외부 전계의 인가에 의해 제1 가변 저항층(130)과 제2 가변 저항층(130, 140) 사이에서 금속 이온의 형태로 이동할 수 있다.
일 예로서, 제1 가변 저항층(130)이 리튬 산화물을 포함하고, 제2 가변 저항층은 전이 금속 산화물을 포함할 수 있다. 상기 전이 금속 산화물은 일 예로서, 하프늄 산화물 또는 지르코늄 산화물을 포함할 수 있다. 이때, 외부 전계가 인가될 때, 원자량이 상대적으로 작은 제1 가변 저항층(130) 내부의 리튬이 제1 가변 저항층(130)과 제2 가변 저항층(140) 사이에서 리튬 이온의 형태로 이동할 수 있다. 상기 리튬이 제2 가변 저항층(140)으로 공급되는 경우, 상기 리튬은 산소와 결합함으로써 제2 가변 저항층(140) 내부에 산소 공공을 형성할 수 있다. 즉, 제1 가변 저항층(130)으로부터 이동하는 리튬의 농도가 증가할수록, 제2 가변 저항층(140) 내부의 산소 공공의 농도가 증가하고 제2 가변 저항층(140)의 전기적 저항이 감소할 수 있다.
일 실시 예에 있어서, 제2 가변 저항층(140)이 메모리층으로 기능하고, 제1 가변 저항층(130)이 제2 가변 저항층(140)의 산소 공공의 농도를 제어하는 기능을 하기 때문에, 제2 가변 저항층(140)의 두께는 제1 가변 저항층(130)의 두께보다 작을 수 있다. 이를 통해, 메모리층인 제2 가변 저항층(140)의 산소 공공의 농도를 제1 가변 저항층(130)을 이용하여 보다 효과적으로 제어할 수 있다.
일 실시 예에 있어서, 제2 가변 저항층(140)의 두께는 1 nm 이상 5 nm 미만의 크기를 가질 수 있다. 제2 가변 저항층(140)의 두께가 감소할수록, 외부 전계가 인가될 때 제2 가변 저항층(140) 내에서의 산소 공공의 농도 변화를 빠르게 발생시킬 수 있다. 또한, 일 실시 예에 있어서, 제2 가변 저항층(140) 내부에 저장된 신호 정보는 채널층(150)의 길이 방향(즉, z-방향)을 따르는 전기적 저항일 수 있다. 상기 전기적 저항은 채널층(150)의 길이 방향(즉, z-방향)을 따라 제2 가변 저항층(140) 내부에 분포하는 산소 공공의 농도에 의해 결정될 수 있다. 이에 따라, 제2 가변 저항층(140)의 두께를 감소시켜, 제2 가변 저항층(140) 내부의 산소 공공이 채널층(150)의 폭 방향(즉, x-방향 또는 y-방향)보다는 길이 방향(즉, z-방향)을 따라 배열될 확률을 증가시킴에 따라, 제2 가변 저항층(140) 내부의 산소 공공 농도에 따르는 전기 저항을 보다 효과적으로 조절할 수 있다.
도 1 내지 도 3을 참조하면, 채널 하부 컨택층(110) 상에서 제2 가변 저항층(140)을 커버하는 채널층(150)이 배치된다. 채널층(150)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속 이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다.
한편, 제1 및 제2 가변 저항층(130, 140), 및 채널층(150)이 형성된 제1 및 제2 홀 패턴(11, 12) 내부에 필링 절연층(160)이 각각 배치될 수 있다. 필링 절연층(160)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 필링 절연층(160)은 제1 및 제2 홀 패턴(11, 12) 내부에서 채널층(150)을 덮도록 배치될 수 있다.
제1 및 제2 홀 패턴(11, 12) 내부에서, 필링 절연층(160) 상부에 채널 상부 컨택층(170)이 배치될 수 있다. 채널 상부 컨택층(170)은 채널층(150)의 일부분과 접할 수 있다. 채널 상부 컨택층(170)은 드레인 전극(미도시)과 전기적으로 연결될 수 있다. 도 1 내지 도 3에 도시되지는 않았지만, 상기 드레인 전극은 게이트 구조물(120)의 상부에 전도성 패턴 형태로 배치될 수 있다.
다른 몇몇 실시예들에 있어서, 도 1 내지 도 3에 도시된 것과 달리, 채널 상부 컨택층(170)은 제1 및 제2 홀 패턴(11, 12)의 외부에 배치될 수 있다. 일 예로서, 채널 상부 컨택층(170)은 채널층(150)의 상부에 배치되어, 채널층(150)과 전기적으로 연결될 수 있다. 이때, 상기 드레인 전극은 채널 상부 컨택층(170)의 측면 또는 상부에서, 채널 상부 컨택층(170)과 접하도록 형성될 수 있다.
채널 상부 컨택층(170)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 실시 예에 따르는 반도체 장치(1)는 채널 하부 컨택층(110) 상에서 게이트 구조물(120)을 관통하는 제1 및 제2 홀 패턴(11, 12)을 포함할 수 있다. 제1 및 제2 홀 패턴(11, 12) 내부에는 제1 및 제2 가변 저항층(130, 140) 및 채널층(150)이 각각 배치될 수 있다. 또한, 제1 및 제2 홀 패턴(11, 12)의 상부에는 채널층(150)의 일부분과 접하도록 채널 상부 컨택층(170)이 배치될 수 있다. 이에 따라, 채널층(150)은 채널 하부 컨택층(110) 및 채널 상부 컨택층(170)과 전기적으로 연결될 수 있다.
또한, 게이트 구조물(120)은 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d) 및 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)을 포함할 수 있다. 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d) 및 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)은 제1 및 제2 홀 패턴(11, 12) 내부의 제1 및 제2 가변 저항층(130, 140) 및 채널층(150)을 둘러싸도록 배치될 수 있다.
몇몇 실시 예들에 있어서, 게이트 구조물(120)을 관통하는 홀 패턴의 개수는 반드시 2개로 한정되지 않는다. 상기 홀 패턴은 다양한 다른 개수로 형성될 수 있으며, 상기 홀 패턴의 내부에는 각각 상기 제1 내지 제2 가변 저항층, 상기 채널층, 상기 필링 절연층 및 상기 채널 상부 컨택층이 배치될 수 있다.
도 1 및 도 2를 다시 참조하면, 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 별로 독립적인 동작을 수행하는 제1 및 제2 메모리 소자 유닛(U11, U12)을 포함할 수 있다. 이때, 제1 및 제2 메모리 소자 유닛(U11, U12)이 채널 하부 컨택층(110)을 서로 공유할 수 있다. 또한, 상기 제1 및 제2 메모리 소자 유닛(U11, U12)은 각각 채널 상부 컨택층(170)을 구비할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다. 도 4의 회로도는 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 제1 및 제2 메모리 소자 유닛(U11, U12) 중 어느 하나에 대응될 수 있다. 즉, 제1 및 제2 메모리 소자(U11, U12)의 회로도는 동일하다. 이하에서는 일 예로서, 제1 메모리 소자 유닛(U11)의 회로도를 이용하여, 제1 메모리 소자의 회로 구성을 설명한다. 구체적으로, 도 4의 회로도는 도 1 내지 도 3의 반도체 장치(1)에서, 제1 홀 패턴(11) 내부의 제1 및 제2 가변 저항층(130, 140), 채널층(150) 및 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)에 의해 구성될 수 있다. 도 4의 회로도를 참조하면, 제1 메모리 소자 유닛(U11)은 트랜지스터 형태의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함한다.
도 4를 참조하면, 소스 전극(SL) 및 드레인 전극(DL) 사이에서 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)이 스트링 형태로 서로 직렬 연결될 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 트랜지스터 형태의 비휘발성 메모리 요소를 각각 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 상기 트랜지스터의 게이트 전극과 전도성 채널 사이에 배치되는 제1 내지 제4 가변 저항(VR1, VR2, VR3, VR4)을 각각 포함할 수 있다.
도 1 내지 도 3을 다시 참조하면, 채널층(150)의 양 단에 채널 하부 컨택층(110) 및 채널 상부 컨택층(170)이 접하도록 배치된다. 도시되지는 않았지만, 채널 하부 컨택층(110) 및 채널 상부 컨택층(170)은 각각 소스 전극 및 드레인 전극에 전기적으로 연결될 수 있다. 이때, 상기 소스 전극 및 상기 드레인 전극은 도 4의 소스 전극(SL) 및 드레인 전극(DL)에 각각 대응될 수 있다. 도 1 내지 도 3의 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)은 도 4의 제1 내지 제4 게이트 전극(GL1, GL2, GL3, GL4)에 각각 대응될 수 있다. 도 1 내지 도 3에서 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)이 각각 제어하는 제1 및 제2 가변 저항층(130, 140)의 영역은 도 4의 제1 내지 제4 가변 저항(VR1, VR2, VR3, VR4)을 포함하는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)에 대응될 수 있다. 이하에서는, 도 4에 도시된 메모리 소자 유닛(U11)의 동작을 도 5a 내지 도 5f의 도면을 이용하여 구체적으로 설명한다.
도 5a 내지 도 5h는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작을 개략적으로 설명하는 도면이다. 도 5a 내지 도 5h와 관련하여 설명하는 반도체 장치의 구동 방법은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 동작 방법일 수 있다. 또한, 설명의 편의상, 상기 반도체 장치의 동작 방법은 일 예로서, 도 4의 회로도에 도시된 제3 가변 저항(VR3)을 구비하는 제3 메모리 셀(MC3)에 대응되는 반도체 장치(1)의 구성을 이용하여 설명한다. 제3 가변 저항(VR3)을 포함하는 제3 메모리 셀(MC3)은 도 5a 내지 도 5c, 도 5e 내지 도 5f 및 도 5h의 제3 게이트 전극층(122c)이 제어하는 제1 및 제2 가변 저항층(130, 140)의 부분에 대응될 수 있다.
구체적으로, 도 5a는 도 3에 도시되는 반도체 장치(1)의 단면도이다. 도 5b는 도 5a의 'A' 영역의 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작의 일 예를 설명하는 도면이다. 도 5c는 도 5a의 'A' 영역의 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작의 다른 예를 설명하는 도면이다. 도 5d는 상기 제1 쓰기 동작을 위한 게이트 전압의 형태를 개략적으로 설명하는 도면이다. 도 5e는 도 5a의 'A' 영역의 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작의 일 예를 설명하는 도면이다. 도 5f는 도 5a의 'A' 영역의 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작의 다른 예를 설명하는 도면이다. 도 5g는 상기 제2 쓰기 동작을 위한 게이트 전압의 형태를 개략적으로 설명하는 도면이다. 도 5h는 도 5a의 'A' 영역의 제3 메모리 셀(MC3)에 대한 읽기 동작을 설명하는 도면이다.
본 실시 예에서, 제1 및 제2 가변 저항층(130, 140)은 각각 산소 공공을 포함할 수 있다. 외부 전계가 인가될 때 제1 및 제2 가변 저항층(130, 140) 내부의 산소가 서로 교환되는 양에 따라, 제1 및 제2 가변 저항층(130, 140)의 산소 공공의 농도는 변화할 수 있다. 이때, 채널층(150)에 보다 인접한 제2 가변 저항층(140)은 상기 산소 공공의 농도에 대응하는 전기적 저항을 신호 정보로 저장하는 메모리층으로 작용할 수 있다. 이하에서는 일 예로서, 도 5a 내지 도 5d를 이용하여 제2 가변 저항층(140)에 저저항 상태를 기록하는 제1 쓰기 동작을 설명한다. 상기 제1 쓰기 동작을 프로그램 동작으로 명명할 수 있다. 다른 예로서, 도 5a 및 도 5e 내지 도 5g를 이용하여 제2 가변 저항층(140)에 고저항 상태를 기록하는 제2 쓰기 동작을 설명한다. 상기 제2 쓰기 동작을 소거 동작으로 명명할 수 있다. 또다른 예로서, 제3 메모리 셀(MC3)의 제2 가변 저항층(140)에 기록된 전기적 저항 상태를 판독하는 읽기 동작을 도 5a 및 도 5h를 이용하여 설명한다.
도 5a 및 도 5b를 참조하면, 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작의 일 예로서, 제3 게이트 전극층(122c)에 양의 극성을 가지는 바이어스를 포함하는 소정의 제1 게이트 전압을 인가한다. 이때, 채널층(150)은 접지될 수 있다. 도 5b를 참조하면, 상기 제1 게이트 전압에 의해 형성되는 제1 전계(E1)가 제1 및 제2 가변 저항층(130, 140)의 일부분에 작용할 수 있다. 구체적으로, 제1 전계(E1)는 제1 및 제2 가변 저항층(130, 140) 중에서 제3 메모리 셀(MC3)에 대응되는 메모리 기능 부분(130m, 140m)에 작용할 수 있다.
제1 전계(E1)에 의해, 제2 가변 저항층(140)의 산소가 제1 가변 저항층(130)으로, 이온의 형태로 이동할 수 있다. 도 5b에서는 산소 이온(Io)의 이동을 'F1'으로 표기하고 있다. 산소 이온(Io)의 유출에 의해, 제2 가변 저항층(140) 내에서 산소의 농도가 감소하고, 산소 공공(Vo)의 농도가 증가할 수 있다. 산소 공공(Vo)은 양의 전하를 가지는 전도성 캐리어로 기능할 수 있다. 산소 공공(Vo)의 농도 증가에 따라, 제2 가변 저항층(140) 내부의 전기적 저항이 감소할 수 있다. 한편, 제1 가변 저항층(130)으로 이동한 산소 이온(Io)은 제1 가변 저항층(130)의 산화물 내부의 실리콘 또는 금속과 결합할 수 있다. 상기 결합에 의해 제1 가변 저항층(130) 내부의 산소 공공의 농도는 감소할 수 있다. 이에 따라, 제1 가변 저항층(130)의 전기적 저항은 증가할 수 있다.
이어서, 제3 게이트 전극층(122c)에서 상기 제1 게이트 전압을 제거한다. 상기 제1 게이트 전압이 제거된 후에도, 제3 메모리 셀(MC3)에 대응되는 제1 및 제2 가변 저항층(130, 140)의 메모리 기능 부분(130m, 140m)에는 상기 변화된 산소 공공의 농도가 각각 유지될 수 있다. 이에 따라, 제3 메모리 셀(MC3)의 제2 가변 저항층(140)의 메모리 기능 부분(140m)은 상기 증가한 산소 공공의 농도에 대응하여 감소된 전기 저항을 비휘발적으로 저장할 수 있다. 마찬가지로, 제3 메모리 셀(MC3)의 제1 가변 저항층(130)의 메모리 기능 부분(130m)은 상기 감소한 산소 공공의 농도에 대응하여 증가된 전기 저항을 비휘발적으로 저장할 수 있다.
상술한 바와 같이, 프로그램 동작인 상기 제1 쓰기 동작과 관련하여, 제3 메모리 셀(MC3)에 속하는 제3 게이트 전극층(122c)에 프로그램 전압인 상기 제1 게이트 전압이 인가될 때, 제1 가변 저항층(130)은 산소 수용층으로 기능하고, 제2 가변 저항층(140)은 산소 공급층으로 기능할 수 있다.
한편, 도 5a 및 도 5c를 참조하면, 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작의 다른 예가 개시된다. 본 예에서, 제1 및 제2 가변 저항층(130, 140)은 각각 산소 공공을 포함하는 금속 산화물을 포함할 수 있다. 이때, 제1 가변 저항층(130)의 금속 산화물을 구성하는 제1 금속과 제2 가변 저항층(140)의 금속 산화물을 구성하는 제2 금속은 원자량이 다를 수 있다. 본 실시 예에서는, 도 5b와 관련하여 상술한 산소 이온(Io)의 이동에 따르는 산소 공공의 생성 보다는, 제1 및 제2 가변 저항층(130) 사이에서 상기 제1 및 제2 금속 중 가벼운 금속의 이동에 의한 산소 공공의 생성이 가변 저항층(140)에서 보다 우세하게 발생할 수 있다.
구체적으로, 외부 전계가 제3 게이트 전극층(122)와 채널층(150) 사이에 형성될 때, 상기 제1 금속 및 상기 제2 금속의 적어도 일부분은 이온 상태로 변환될 수 있다. 이때, 상기 제1 금속과 상기 제2 금속 중 원자량이 작은 금속은, 상기 외부 전계가 인가될 때 상대적으로 큰 전기적 이동도로 이동할 수 있다. 즉, 상기 외부 전계가 인가될 때, 상기 원자량이 작은 금속은 제1 및 제2 가변 저항층(130, 140) 사이에서 보다 우세하게 교환될 수 있다.
일 예로서, 제1 가변 저항층(130)이 LiPON, LiCoO2, LiFePO4, LiMn2O4 등과 같은 리튬계 산화물을 포함하고, 제2 가변 저항층(140)이 WO3, MoO3, SrTiO3 등과 같은 전이 금속의 산화물을 포함할 수 있다. 제3 게이트 전극층(122c)에 양의 극성을 가지는 바이어스를 포함하는 소정의 제1 게이트 전압을 인가할 수 있다. 이때, 제1 가변 저항층(130) 내부의 리튬은 양이온의 형태로, 제2 가변 저항층(140)으로 이동할 수 있다. 도 5c에서는 상기 제1 게이트 전압이 인가될 때의 리튬 이온의 이동을 'F2'로 도시하고 있다. 제2 가변 저항층(140)으로 이동한 리튬 이온(Im)은 제2 가변 저항층(140) 내의 전이 금속 산화물과 결합하고 산소 공공(Vo)을 생성할 수 있다. 일 예로서, 제2 가변 저항층(140)이 WO3를 포함할 때, 상기 리튬(Li) 은 상기 WO3과 결합하여, LixWO3-x 물질을 형성할 수 있다. 이때, LixWO3-x 물질 내부에 산소 공공(Vo)이 형성될 수 있다.
한편, 도 5b와 관련하여 상술한 바와 같이, 상기 제1 게이트 전압이 인가될 때, 제2 가변 저항층(140)으로부터 제1 가변 저항층(130)으로 산소 이온(Io)의 이동(F1)이 함께 발생할 수 있다. 산소 이온(Io)의 유출에 따라, 제2 가변 저항층(140)의 산소 공공(Vo)의 농도가 증가할 수 있다.
다만, 본 실시 예에서는, 상기 제1 게이트 전압이 인가될 때, 제1 가변 저항층(130)으로부터 제2 가변 저항층(140)으로 이동하는 리튬 이온(Im)의 전기적 이동도가 제2 가변 저항층(140)으로부터 제1 가변 저항층(130)으로 이동하는 산소 이온(Io)의 이동도보다 클 수 있다. 이에 따라, 제2 가변 저항층(140) 내에서 리튬 이온(Im)의 농도 증가량이 산소 이온(Io)의 농도 감소량보다 상대적으로 클 수 있다. 그 결과, 상기 제1 게이트 전압에 의해, 제2 가변 저항층(140)의 산소 공공의 농도가 증가하는 현상은, 상기 산소 이온의 이동보다는 상기 리튬 이온의 이동에 의해 우세하게(dominantly) 이루어질 수 있다.
이어서, 제3 게이트 전극층(122c)에서 상기 제1 게이트 전압을 제거한다. 상기 제1 게이트 전압이 제거된 후에, 제3 메모리 셀(MC3)의 제2 가변 저항층(140)의 메모리 기능 부분(140m)은 상기 증가한 산소 공공의 농도에 대응하여 감소된 전기 저항을 비휘발적으로 저장할 수 있다. 마찬가지로, 제3 메모리 셀(MC3)의 제1 가변 저항층(130)의 메모리 기능 부분(130m)은 상기 감소한 산소 공공의 농도에 대응하여 증가된 전기 저항을 비휘발적으로 저장할 수 있다.
상술한 바와 같이, 도 5c에 도시되는 제1 및 제2 가변 저항층(130, 140)은 교환 가능한 금속을 포함할 수 있다. 프로그램 동작인 상기 제1 쓰기 동작과 관련하여, 제3 게이트 전극층(122c)에 프로그램 전압인 상기 제1 게이트 전압이 인가될 때, 제1 가변 저항층(130)은 금속 제공층으로 기능하고, 제2 가변 저항층(140)은 금속 수용층으로 기능할 수 있다.
일 실시예에 있어서, 도 5b 또는 도 5c의 상기 제1 게이트 전압으로서, 도 5d에 도시되는 펄스 전압(P1)이 적용될 수 있다. 펄스 전압(P1)은 단위 시간 폭(△t1) 동안 양의 단위 진폭(V1)을 가질 수 있다. 이 때, 상기 제1 게이트 전압의 전체 크기는 펄스 전압(P1)의 인가 횟수에 따라 결정될 수 있다. 즉, 1 회의 펄스 전압(P1) 인가를 통해 제2 가변 저항층(140) 내부에서 발생하는 소정의 전기 저항 감소분을 도출하고, 상기 전기 저항 감소분을 감안하여 상기 제1 게이트 전압의 크기를 펄스 전압(P1)의 인가 횟수로 조절할 수 있다. 결과적으로, 펄스 전압(P1)을 이용하여 메모리 셀에 인가되는 상기 제1 게이트 전압의 크기를 제어하여, 상기 메모리 셀의 제2 가변 저항층(140) 내부에 서로 다른 전기 저항을 기록할 수 있다. 상기 제1 게이트 전압이 제거된 후에, 상기 기록된 서로 다른 전기 저항이 서로 다른 신호 정보로서 제2 가변 저항층(140) 내부에 비휘발적으로 저장될 수 있다. 다시 말하면, 제2 가변 저항층(140)은 상기 제1 게이트 전압의 크기에 따라 변화하는 상기 산소 공공(Vo)의 농도에 근거하여, 복수의 서로 다른 전기 저항을 가질 수 있다.
한편, 도 5a 및 도 5e를 참조하여, 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작의 일 예를 설명한다. 본 제2 쓰기 동작의 일 예는 도 5a 및 도 5b에 도시된 프로그램 동작을 수행한 제1 및 제2 가변 저항층(130, 140)에 대한 소거 동작일 수 있다.
먼저, 제3 게이트 전극층(122c)에 음의 극성을 가지는 바이어스를 포함하는 소정의 제2 게이트 전압을 인가한다. 이때, 채널층(150)은 접지될 수 있다. 도 5e를 참조하면, 상기 제2 게이트 전압에 의해 형성되는 제2 전계(E2)가 제1 및 제2 가변 저항층(130, 140)의 일부분에 작용할 수 있다. 구체적으로, 제2 전계(E2)는 제1 및 제2 가변 저항층(130, 140) 중에서 제3 메모리 셀(MC3)에 대응되는 메모리 기능 부분(130m, 140m)에 작용할 수 있다.
제2 전계(E2)에 의해, 제1 가변 저항층(130)의 산소가 제2 가변 저항층(140)으로, 이온의 형태로 이동할 수 있다. 도 5e에서는 산소 이온(Io)의 이동을 'F3'으로 표기하고 있다. 산소 이온(Io)의 유입에 따라, 제2 가변 저항층(140) 내에서 산소의 농도가 증가하고, 산소 공공(Vo)의 농도가 감소할 수 있다. 산소 공공(Vo)의 농도 감소에 따라, 제2 가변 저항층(140) 내부의 전기 저항이 증가할 수 있다. 한편, 제1 가변 저항층(130)의 경우, 산소 이온(Io)의 유출에 따라, 제1 가변 저항층(130) 내부의 산소의 농도가 감소하고 산소 공공의 농도가 증가할 수 있다. 이에 따라, 제1 가변 저항층(130)의 전기적 저항은 감소할 수 있다.
이어서, 제3 게이트 전극층(122c)에서 상기 제2 게이트 전압을 제거한다. 상기 제2 게이트 전압이 제거된 후에도, 제3 메모리 셀(MC3)에 대응되는 제1 및 제2 가변 저항층(130, 140)의 메모리 기능 부분(130m, 140m)에는 상기 변화된 산소 공공의 농도가 각각 유지될 수 있다. 이에 따라, 제3 메모리 셀(MC3)의 제2 가변 저항층(140)의 메모리 기능 부분(140m)은 상기 감소한 산소 공공의 농도에 대응하여 증가된 전기 저항을 비휘발적으로 저장할 수 있다. 마찬가지로, 제3 메모리 셀(MC3)의 제1 가변 저항층(130)의 메모리 기능 부분(130m)은 상기 증가한 산소 공공의 농도에 대응하여 감소된 전기 저항을 비휘발적으로 저장할 수 있다.
상술한 바와 같이, 소거 동작인 상기 제2 쓰기 동작과 관련하여, 제3 메모리 셀(MC3)에 대응되는 제3 게이트 전극층(122c)에 소거 전압인 상기 제2 게이트 전압이 인가될 때, 제1 가변 저항층(130)은 산소 공급층으로 기능하고, 제2 가변 저항층(140)은 산소 수용층으로 기능할 수 있다.
한편, 도 5a 및 도 5f를 참조하면, 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작의 다른 예를 설명한다. 본 제2 쓰기 동작의 예는 도 5a 및 도 5c에 도시된 프로그램 동작을 수행한 제1 및 제2 가변 저항층(130, 140)에 대한 소거 동작일 수 있다. 본 실시 예에서는, 도 5c와 관련하여 상술한 제1 쓰기 동작에서와 같이, 제1 및 제2 가변 저항층(130) 사이에서 산소 이온(Io)의 이동에 따르는 산소 공공의 변화보다는, 상기 제1 및 제2 금속 중 가벼운 금속의 이동에 따르는 산소 공공의 변화가 가변 저항층(140)의 저항 변화에 보다 우세하게 발생할 수 있다.
상기 제2 쓰기 동작의 구체적인 설명은 다음과 같다. 먼저, 제3 게이트 전극층(122c)에 음의 극성을 가지는 바이어스를 포함하는 소정의 제2 게이트 전압을 인가할 수 있다. 이때, 제2 가변 저항층(140) 내부의 리튬은 양이온의 형태로, 제1 가변 저항층(130)으로 이동할 수 있다. 도 5f에서는 상기 제2 게이트 전압이 인가될 때의 리튬 이온의 이동을 'F4'로 도시하고 있다. 제1 가변 저항층(130)으로 리튬 이온(Im)이 유출됨에 따라, 제2 가변 저항층(140) 내부의 LixWO3-x 은 WO3로 변환되고, 제2 가변 저항층(140) 내부의 산소 공공은 감소할 수 있다.
또한, 상기 제2 게이트 전압이 인가될 때, 제1 가변 저항층(130)으로부터 제2 가변 저항층(140)으로 산소 이온(Io)이 이동할 수 있다. 산소 이온(Io)의 유입에 따라, 제2 가변 저항층(140)의 산소 공공(Vo)의 농도가 감소할 수 있다.
다만, 본 실시 예에서는, 제2 가변 저항층(140)으로부터 제1 가변 저항층(130)으로 이동하는 리튬 이온(Im)의 전기적 이동도가 제1 가변 저항층(130)으로부터 제2 가변 저항층(140)으로 이동하는 산소 이온(Io)의 이동도보다 클 수 있다. 이에 따라, 제2 가변 저항층(140) 내에서 리튬 이온(Im)의 농도의 감소량이 산소 이온(Io)의 농도의 증가량보다 상대적으로 클 수 있다. 그 결과, 상기 제2 게이트 전압에 의해, 제2 가변 저항층(140)의 산소 공공의 농도가 감소하는 현상은, 상기 산소 이온의 이동보다는 상기 리튬 이온의 이동에 의해 우세하게(dominantly) 이루어질 수 있다.
이어서, 제3 게이트 전극층(122c)에서 상기 제2 게이트 전압을 제거한다. 상기 제2 게이트 전압이 제거된 후에, 제3 메모리 셀(MC3)의 제2 가변 저항층(140)의 메모리 기능 부분(140m)은 상기 감소한 산소 공공의 농도에 대응하여 증가된 전기 저항을 비휘발적으로 저장할 수 있다. 마찬가지로, 제3 메모리 셀(MC3)의 제1 가변 저항층(130)의 메모리 기능 부분(130m)은 상기 증가한 산소 공공의 농도에 대응하여 감소된 전기 저항을 비휘발적으로 저장할 수 있다.
상술한 바와 같이, 도 5f에 도시되는 상기 제2 쓰기 동작과 관련하여, 제3 메모리 셀(MC3)에 대응되는 제3 게이트 전극층(122c)에 소거 전압인 상기 제2 게이트 전압이 인가될 때, 제1 가변 저항층(130)은 금속 수용층으로 기능하고, 제2 가변 저항층(140)은 금속 제공층으로 기능할 수 있다.
일 실시예에 있어서, 도 5e 또는 도 5f의 상기 제2 게이트 전압으로서, 도 5g에 도시되는 펄스 전압(P2)이 적용될 수 있다. 펄스 전압(P2)은 단위 시간 폭(△t2) 동안 음의 단위 진폭(V2)을 가질 수 있다. 이 때, 상기 제2 게이트 전압의 전체 크기는 펄스 전압(P2)의 인가 횟수에 따라 결정될 수 있다. 즉, 1 회의 펄스 전압(P2)의 인가를 통해 제2 가변 저항층(140) 내부에서 발생하는 소정의 전기 저항 증가분을 도출하고, 상기 전기 저항 증가분을 감안하여 상기 제2 게이트 전압의 크기를 펄스 전압(P2)의 인가 횟수로 조절할 수 있다. 결과적으로, 펄스 전압(P2)를 이용하여 메모리 셀에 인가되는 상기 제2 게이트 전압의 크기를 제어하여, 메모리층인 제2 가변 저항층(140) 내부의 전기 저항의 크기를 효과적으로 제어할 수 있다. 상기 제2 게이트 전압이 제거된 후에, 제2 가변 저항층(140) 내부에 상기 제어된 전기 저항이 비휘발적으로 저장될 수 있다.
한편, 도 5a 및 도 5h를 참조하면, 제3 메모리 셀(MC3)에 대한 읽기 동작을 설명한다. 먼저, 제1 게이트 전극층(122a), 제2 게이트 전극층(122b) 및 제4 게이트 전극층(122d)에 소정의 문턱 전압 이상의 읽기 전압을 인가한다. 다만, 제3 게이트 전극층(122c)에는 전압을 인가하지 않을 수 있다. 상기 읽기 전압은 상기 제1 및 제2 쓰기 전압의 절대치보다 작은 크기를 가질 수 있다. 상기 읽기 전압의 인가에 의해서, 제1 및 제2 가변 저항층(130, 140) 내에 저장된 저항 상태는 변화하지 않을 수 있다. 상기 읽기 전압은 제1 게이트 전극층(122a), 제2 게이트 전극층(122b) 및 제4 게이트 전극층(122d)이 제어하는 채널층(150)의 부분에 전도성 채널(1000c)을 형성할 수 있다. 즉, 상기 읽기 전압에 의해, 제3 게이트 전극층(122c)이 전기적으로 제어하는 채널층(150)의 부분 외의 나머지 채널층(150)의 부분에 전도성 채널(1000c)이 형성될 수 있다. 제3 게이트 전극층(122c)에 상기 읽기 전압이 인가되지 않으므로, 제3 게이트 전극층(122c)이 전기적으로 제어하는 채널층(150)의 부분에서, 전도성 채널(1000c)은 단절될 수 있다. 결과적으로, 제3 게이트 전극층(122c)이 전기적으로 제어하는 전도성 채널(1000c)의 단절부를 제외하고는, 전도성 채널(1000c)은 채널 하부 컨택층(110)과 채널 상부 컨택층(170) 사이에서 연속적으로 형성될 수 있다. 도 5h에서는 전도성 채널(1000c)의 단절된 양단부를 제1 단절부(150E1) 및 제2 단절부(150E2)로 도시하고 있다.
이어서, 채널 하부 컨택층(110) 및 채널 상부 컨택층(170) 사이에 소스-드레인 전압을 인가한다. 이에 따라, 전도성 채널(1000c)을 따라 소스-드레인 전류가 흐를 수 있다. 다만, 상기 소스-드레인 전류는 전도성 채널(1000c)의 제1 단절부(150E1)과 제2 단절부(150E2) 사이에서는 채널층(150)이 아닌 제2 가변 저항층(140)을 통해 흐를 수 있다. 즉, 제1 단절부(150E1)과 제2 단절부(150E2) 사이에서, 제2 가변 저항층(140)의 내부 저항이 채널층(150)의 저항보다 작도록 구성할 수 있다. 일 예로서, 제2 가변 저항층(140)의 내부 저항의 최고치는 제1 및 제2 단절부(150E1, 150E2) 사이의 저항보다 작을 수 있다.
결과적으로, 제3 게이트 전극층(122c)을 제외한 제1 게이트 전극층(122a), 제2 게이트 전극층(122b) 및 제4 게이트 전극층(122d)에 상기 읽기 전압을 인가한 상태에서, 상기 소스-드레인 전압에 의해 채널 하부 컨택층(110) 및 채널 상부 컨택층(170) 사이에 흐르는 전류를 측정함으로써, 제3 메모리 셀(MC3)에 대응되는 제2 가변 저항층(140)의 메모리 기능 부분(140m)에 저장된 저항 정보를 판독할 수 있다. 도 5h에서는 전류의 흐름을 'Fe'로 도시하고 있으며, 제2 가변 저항층(140) 내부에서는 산소 공공(Vo)을 경유하여 전류가 흐름을 나타내고 있다.
도 6은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 7은 도 6의 반도체 장치의 평면도이다. 도 8은 도 6의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 6 내지 도 8을 참조하면, 반도체 장치(1A)는, 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)와 대비하여, 게이트 절연층(180)을 더 포함할 수 있다. 게이트 절연층(180)을 제외한 반도체 장치(1A)의 다른 구성은 도 1 내지 도 3의 반도체 장치(1)의 구성과 실질적으로 동일하다.
게이트 절연층(180)은 제1 및 제2 홀 패턴(11, 12)의 내부에서 게이트 구조물(120)의 측벽면을 커버하도록 배치될 수 있다. 게이트 절연층(180) 상에 제1 가변 저항층(130), 제2 가변 저항층(140) 및 채널층(150)이 순차적으로 배치될 수 있다.
게이트 절연층(180)은 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)과 제1 가변 저항층(130) 사이의 물질 확산을 방지하는 장벽층의 역할을 수행할 수 있다. 게이트 절연층(180)은 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)과 제1 가변 저항층(130)을 전기적으로 절연하는 역할을 수행할 수 있다. 그 결과, 채널층(150)으로부터 제1 및 제2 가변 저항층(130, 140)을 경유하여 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)으로 흐르는 누설 전류를 억제할 수 있다.
게이트 절연층(180)은 절연 물질을 포함할 수 있다. 게이트 절연층(180)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄산화물, 하프늄산화물 등을 포함할 수 있다.
도 9는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 10은 도 9의 반도체 장치의 평면도이다. 도 11은 도 9의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 9 내지 도 11을 참조하면, 반도체 장치(2)는 도 6 내지 도 8의 반도체 장치(1A)와 대비하여, 게이트 구조물(220)의 구성이 차별될 수 있다. 반도체 장치(2)에서 게이트 구조물(220)을 제외한 나머지 구성은 반도체 장치(1)의 구성과 실질적으로 동일하다.
게이트 구조물(220)는 채널 하부 컨택층(110) 상에 배치될 수 있다. 게이트 구조물(220)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d) 및 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)을 포함할 수 있다. 제1 층간 절연층(223a)은 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층(223e)은 게이트 구조물(220)의 최상층에 배치될 수 있다.
게이트 구조물(220)은 홀 패턴(21, 22)를 포함할 수 있다. 홀 패턴(21, 22) 내부에서, 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)의 측벽면을 순차적으로 커버하는 게이트 절연층(180), 제1 가변 저항층(130), 및 제2 가변 저항층(140)이 배치될 수 있다. 제2 가변 저항층(140)은 x-방향으로 채널층(150)과 접할 수 있다.
도 9 내지 도 11을 참조하면, 본 실시 예의 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)은, 도 6 내지 도 8과 관련하여 상술한 반도체 장치(1A)의 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)과 대비하여, 홀 패턴(21, 22)의 중심(CT)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)은 채널층(150)과 접하도록 배치될 수 있다. 이때, 홀 패턴(21, 22)의 중심(CT)은 도 10의 평면도에서 홀 패턴(21, 22)의 중심점을 지칭할 수 있으며, 도 11의 단면도에서 홀 패턴(21)의 상기 중심점을 지나 기판(101)에 수직인 방향으로 연장되는 홀 패턴(21) 내부의 중심축을 지칭할 수 있다.
본 실시 예의 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)은 z-방향으로, 게이트 절연층(180), 제1 가변 저항층(130) 및 제2 가변 저항층(140)을 각각 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)이 각각 전기적으로 제어하는 게이트 절연층(180)의 영역, 제1 가변 저항층(130)의 영역 및 제2 가변 저항층(140)의 영역이 z-방향으로 서로 분리될 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(180), 제1 가변 저항층(130) 및 제2 가변 저항층(140)의 영역이 발생하는 것이 방지될 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이에 발생하는 전기적 간섭이 효과적으로 배제될 수 있다.
도 12는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 13은 도 12의 반도체 장치의 평면도이다. 도 14는 도 12의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다. 도 15는 도 12의 반도체 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 12 내지 도 15를 참조하면, 반도체 장치(3)는 기판(101) 및 기판(101) 상에 배치되는 제1 및 제2 게이트 구조물(320, 420)을 포함한다. 반도체 장치(3)는 기판(101) 상에서 제1 게이트 구조물(320)의 일 측벽면(S1)을 순차적으로 커버하는 게이트 절연층(380a, 380b, 380c), 제1 가변 저항층(330a, 330b, 330c), 제2 가변 저항층(340a, 340b, 340c) 및 채널층(350a, 350b, 350c)을 포함한다.
또한, 반도체 장치(3)는 기판(101) 상에서 제2 게이트 구조물(420)의 일 측벽면(S2)을 순차적으로 커버하는 게이트 절연층(480a, 480b, 480c), 제1 가변 저항층(430a, 430b, 430c), 제2 가변 저항층(440a, 440b, 440c) 및 채널층(450a, 450b, 450c)을 포함한다.
도 12 내지 도 15를 참조하면, 기판(101)이 제공된다. 기판(101) 상에는 베이스 절연층(102) 및 채널 하부 컨택층(110)이 순차적으로 배치될 수 있다.
채널 하부 컨택층(110) 상에 제1 게이트 구조물(320)이 배치될 수 있다. 제1 게이트 구조물(320)은 기판(301)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d) 및 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)을 포함한다. 제1 게이트 구조물(320)은 상기 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다.
제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d)은 전도성 물질을 포함할 수 있다. 제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d)의 전도성 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 제1 내지 제4 게이트 전극층(122a, 122b, 122c, 122d)의 전도성 물질과 실질적으로 동일하다. 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)은 절연 물질을 포함할 수 있다. 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)의 절연 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 제1 내지 제5 층간 절연층(123a, 123b, 123c, 123d, 123e)의 절연 물질과 실질적으로 동일하다.
몇몇 다른 실시 예들에 있어서, 제1 게이트 구조물(320)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 12 내지 도 15를 참조하면, 채널 하부 컨택층(110) 상에서 제1 게이트 구조물(320)의 일 측벽면(S1)을 커버하는 게이트 절연층(380a, 380b, 380c)이 배치된다. 게이트 절연층(380a, 380b, 380c)은 제1 및 제2 셀 절연 구조물(390a, 390b)에 의해 상기 제2 방향(즉, y-방향)에 대해 서로 격리될 수 있다. 즉, 게이트 절연층(380a, 380b, 380c)은 상기 제2 방향(즉, y-방향)에 대해 서로 이격하여 배치될 수 있다. 게이트 절연층(380a, 380b, 380c)는 절연 물질을 구비할 수 있다. 게이트 절연층(380a, 380b, 380c)의 절연 물질은 도 6 내지 도 8과 관련하여 상술한 반도체 장치(1A)의 게이트 절연층(180)의 절연 물질과 실질적으로 동일하다.
채널 하부 컨택층(105) 상에서 게이트 절연층(380a, 380b, 380c)을 순차적으로 커버하는 제1 가변 저항층(330a, 330b, 330c), 제2 가변 저항층(340a, 340b, 340c), 및 채널층(350a, 350b, 350c)이 배치될 수 있다. 제1 가변 저항층(330a, 330b, 330c), 제2 가변 저항층(340a, 340b, 340c), 및 채널층(350a, 350b, 350c)은 제1 및 제2 셀 절연 구조물(390a, 390b)에 의해 상기 제2 방향(즉, y-방향)에 대해 각각 격리될 수 있다.
제2 가변 저항층(340a, 340b, 340c)은 대응하는 제1 가변 저항층(330a, 330b, 330c)과 교환 가능한 산소를 포함할 수 있다. 제1 가변 저항층(330a, 330b, 330c) 및 제2 가변 저항층(340a, 340b, 340c)을 구성하는 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 제1 가변 저항층(130) 및 제2 가변 저항층(140)을 구성하는 물질과 실질적으로 동일하다.
채널층(350a, 350b, 350c)은 반도체 물질을 포함할 수 있다. 채널층(350a, 350b, 350c)의 반도체 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 채널층(150)의 반도체 물질과 실질적으로 동일하다.
한편, 채널 하부 컨택층(110) 상에서 제1 게이트 구조물(320)과 제3 방향(즉, x-방향)으로 이격하여 제2 게이트 구조물(420)이 배치될 수 있다. 제2 게이트 구조물(420)은 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d) 및 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)을 포함한다. 제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d) 및 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)의 구성은 제1 게이트 구조물(320)의 제1 내지 제4 게이트 전극층(322a, 322b, 322c, 322d) 및 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)의 구성과 실질적으로 동일하다.
도 12 내지 도 15를 참조하면, 채널 하부 컨택층(110) 상에서 제2 게이트 구조물(420)의 일 측벽면(S2)을 커버하는 게이트 절연층(480a, 480b, 480c)이 배치된다. 게이트 절연층(480a, 480b, 480c)은 제1 및 제2 셀 절연 구조물(390a, 390b)에 의해 상기 제2 방향(즉, y-방향)에 대해 서로 격리될 수 있다. 즉, 게이트 절연층(480a, 480b, 480c)은 상기 제2 방향(즉, y-방향)에 대해 서로 이격하여 배치될 수 있다. 게이트 절연층(480a, 480b, 480c)는 절연 물질을 구비할 수 있다. 게이트 절연층(480a, 480b, 480c)의 절연 물질은 도 6 내지 도 8과 관련하여 상술한 반도체 장치(1)의 게이트 절연층(180)의 절연 물질과 실질적으로 동일하다.
채널 하부 컨택층(105) 상에서 게이트 절연층(480a, 480b, 480c)을 순차적으로 커버하는 제1 가변 저항층(430a, 430b, 430c), 제2 가변 저항층(440a, 440b, 440c), 및 채널층(450a, 450b, 450c)이 배치될 수 있다. 제1 가변 저항층(430a, 430b, 430c), 제2 가변 저항층(440a, 440b, 440c), 및 채널층(450a, 450b, 450c)은 제1 및 제2 셀 절연 구조물(390a, 390b)에 의해 상기 제2 방향(즉, y-방향)에 대해 각각 격리될 수 있다.
서로 대응되는 제1 가변 저항층(430a, 430b, 430c)과 제2 가변 저항층(440a, 440b, 440c)은 서로 교환 가능한 산소를 포함할 수 있다. 제1 가변 저항층(430a, 430b, 430c) 및 제2 가변 저항층(440a, 440b, 440c)을 구성하는 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 제1 가변 저항층(130) 및 제2 가변 저항층(140)을 구성하는 물질과 실질적으로 동일하다.
채널층(450a, 450b, 450c)은 반도체 물질을 포함할 수 있다. 채널층(450a, 450b, 450c)의 반도체 물질은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 채널층(150)의 반도체 물질과 실질적으로 동일하다.
채널 하부 컨택층(110) 상에서 제1 게이트 구조물(320)의 일 측벽면(S1)을 따라 배치되는 채널층(350a, 350b, 350c)과 제2 게이트 구조물(420)의 일 측벽면(S2)을 따라 배치되는 채널층(450a, 450b, 450c) 사이에는 필링 구조물(360a, 360b, 360c)이 배치될 수 있다. 필링 구조물(360a, 360b, 360c)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
필링 구조물(360a, 360b, 360c) 상에 채널 상부 컨택층(370a, 370b, 370c)이 배치될 수 있다. 채널 상부 컨택층(370a, 370b, 370c)은 셀 절연 구조물(390a, 390b)에 의해 서로 분리될 수 있다. 채널 상부 컨택층(370a, 370b, 370c)은 각각 대응되는 제1 게이트 구조물(320)의 채널층(350a, 350b, 350c) 및 제2 게이트 구조물(420)의 채널층(450a, 450b, 450c)과 접하도록 배치될 수 있다.
셀 절연 구조물(390a, 390b)은 채널 하부 컨택층(110) 상에서 제1 방향(즉, z-방향)으로 연장되도록 배치될 수 있다. 셀 절연 구조물(390a, 390b)은 제3 방향(즉, x-방향)으로 각각 제1 및 제2 게이트 구조물(320, 420)과 접하도록 배치될 수 있다. 셀 절연 구조물(390a, 390b)은 제2 방향(즉, y-방향)으로 서로 이격하여 배치될 수 있다. 셀 절연 구조물(390a, 390b)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 12 및 도 13을 다시 참조하면, 반도체 장치(3)는 서로 독립적인 동작을 수행하는 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)을 포함할 수 있다. 제1 메모리 소자 유닛(U31)은 제1 게이트 구조물(320), 게이트 절연층(380a), 제1 가변 저항층(330a), 제2 가변 저항층(340a), 채널층(350a) 및 채널 상부 컨택층(370a)을 포함할 수 있다. 동일한 방식으로, 제2 내지 제6 메모리 소자 유닛(U32, U33, U34, U35, U36)은 도 12에 도시된 것과 같이, 대응되는 게이트 구조물, 제1 가변 저항층, 제2 가변 저항층, 채널층 및 채널 상부 컨택층을 포함할 수 있다. 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)은 채널 하부 컨택층(110)를 공유할 수 있다.
제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36) 중 어느 하나의 회로도는 도 4의 회로도와 실질적으로 동일하다. 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)의 구동 방법은 도 5a 내지 도 5h와 관련하여 상술한 반도체 장치(1)의 구동 방법과 실질적으로 동일하다. 즉, 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36) 중 어느 하나의 프로그램 동작, 소거 동작, 및 읽기 동작은 도 5a 내지 도 5h와 관련하여 상술한 반도체 장치(1)의 프로그램 동작, 소거 동작, 및 읽기 동작과 실질적으로 동일하다.
도 16은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 17은 도 16의 반도체 장치의 평면도이다. 도 18은 도 16의 반도체 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다. 도 19는 도 16의 반도체 장치를 Ⅶ-Ⅶ'로 절취한 단면도이다.
도 16 내지 도 19를 참조하면, 반도체 장치(4)는, 도 12 내지 도 15와 관련하여 상술한 반도체 장치(3)와 대비하여, 제1 및 제2 게이트 구조물(520, 620)의 구성이 차별될 수 있다. 반도체 장치(4)에서 제1 및 제2 게이트 구조물(520, 620)을 제외한 나머지 구성은 반도체 장치(3)의 구성과 실질적으로 동일하다.
제1 게이트 구조물(520)은 채널 하부 컨택층(110) 상에서 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(522a, 522b, 522c, 522d) 및 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)을 포함할 수 있다. 제1 층간 절연층(523a)은 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층(523e)은 게이트 구조물(520)의 최상층에 배치될 수 있다. 마찬가지로, 제2 게이트 구조물(620)은 채널 하부 컨택층(110) 상에서 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(622a, 622b, 622c, 622d) 및 제1 내지 제5 층간 절연층(623a, 623b, 623c, 623d, 623e)을 포함할 수 있다. 제1 층간 절연층(623a)은 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층(623e)은 게이트 구조물(620)의 최상층에 배치될 수 있다.
도 16 내지 도 19를 참조하면, 본 실시 예에서, 제1 게이트 구조물(520)의 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)은, 도 12 내지 도 15와 관련하여 상술한 제1 게이트 구조물(320)의 제1 내지 제5 층간 절연층(323a, 323b, 323c, 323d, 323e)과 대비하여, 상기 제3 방향(즉, x-방향)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)은 채널층(350a, 350b, 350c)과 접하도록 배치될 수 있다. 마찬가지로, 본 실시 예에서, 제2 게이트 구조물(620)의 제1 내지 제5 층간 절연층(623a, 623b, 623c, 623d, 623e)은, 도 12 내지 도 15와 관련하여 상술한 제2 게이트 구조물(420)의 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)과 대비하여, 상기 제3 방향(즉, x-방향)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)은 채널층(450a, 450b, 450c)과 접하도록 배치될 수 있다.
본 실시 예의 제1 게이트 구조물(520)의 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)은 z-방향으로, 게이트 절연층(380a, 380b, 380c), 제1 가변 저항층(330a, 330b, 330c) 및 제2 가변 저항층(340a, 340b, 340c)을 서로 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(522a, 522b, 522c, 522d)이 각각 전기적으로 제어하는 게이트 절연층(380a, 380b, 380c)의 영역, 제1 가변 저항층(330a, 330b, 330c)의 영역 및 제2 가변 저항층(340a, 340b, 340c)의 영역을 z-방향으로 각각 분리될 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(522a, 522b, 522c, 522d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(380a, 380b, 380c)의 영역, 제1 가변 저항층(330a, 330b, 330c)의 영역 및 제2 가변 저항층(340a, 340b, 340c)의 영역이 발생하는 것이 방지될 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이의 전기적 간섭이 효과적으로 배제될 수 있다.
마찬가지로, 본 실시 예의 제2 게이트 구조물(620)의 제1 내지 제5 층간 절연층(623a, 623b, 623c, 623d, 623e)은 z-방향으로, 게이트 절연층(480a, 480b, 480c), 제1 가변 저항층(430a, 430b, 430c) 및 제2 가변 저항층(440a, 440b, 440c)을 서로 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(622a, 622b, 622c, 622d)이 각각 전기적으로 제어하는 게이트 절연층(480a, 480b, 480c)의 영역, 제1 가변 저항층(430a, 430b, 430c)의 영역 및 제2 가변 저항층(440a, 440b, 440c)의 영역을 z-방향으로 서로 분리시킬 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(622a, 622b, 622c, 622d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(480a, 480b, 480c)의 영역, 제1 가변 저항층(430a, 430b, 430c)의 영역 및 제2 가변 저항층(440a, 440b, 440c)의 영역이 발생하는 것을 방지할 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이의 전기적 간섭을 효과적으로 배제할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 1A, 2, 3, 4: 반도체 장치,
11, 21: 제1 홀 패턴,
12, 22: 제2 홀 패턴,
101: 기판, 102: 베이스 절연층, 110: 채널 하부 컨택층,
120: 게이트 구조물,
130: 제1 가변 저항층, 140: 제2 가변 저항층,
150: 채널층, 160: 필링 절연층,
170: 채널 상부 컨택층, 180: 게이트 절연층,
122a, 122b, 122c, 122d: 제1 내지 제4 게이트 전극층,
123a, 123b, 123c, 123d, 123e: 제1 내지 제5 층간 절연층,
222a, 222b, 222c, 222d: 제1 내지 제4 게이트 전극층,
223a, 223b, 223c, 223d, 223e: 제1 내지 제5 층간 절연층,
320, 420: 제1 및 제2 게이트 구조물,
380a, 380b, 380c, 480a, 480b, 480c: 게이트 절연층,
330a, 330b, 330c, 430a, 430b, 430c: 제1 가변 저항층,
340a, 340b, 340c, 440a, 440b, 440c: 제2 가변 저항층,
350a, 350b, 350c, 450a, 450b, 450c: 채널층,
322a, 322b, 322c, 322d, 422a, 422b, 422c, 422d, 522a, 522b, 522c, 522d, 622a, 622b, 622c, 622d: 제1 내지 제4 게이트 전극층,
323a, 323b, 323c, 323d, 323e, 423a, 423b, 423c, 423d, 523a, 523b, 523c, 523d, 623a, 623b, 623c, 623d: 제1 내지 제5 층간 절연층,
360a, 360b, 360c: 필링 구조물,
370a, 370b, 370c: 채널 상부 컨택층,
390a, 390b: 제1 및 제2 셀 절연 구조물.

Claims (20)

  1. 기판;
    상기 기판 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴; 및
    상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 제1 가변 저항층, 제2 가변 저항층 및 채널층을 포함하고,
    상기 제1 및 제2 가변 저항층은 서로 교환 가능한 산소를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 가변 저항층은 상기 제1 가변 저항층과의 산소 교환에 근거하여, 가변적인 산소 공공 농도를 가지는
    반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 가변 저항층은
    상기 가변적인 산소 공공의 농도에 따라, 서로 다른 복수의 전기 저항을 비휘발적으로 저장하는
    반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 가변 저항층의 상기 산소 공공의 농도는
    상기 적어도 하나의 게이트 전극층 및 상기 채널층 사이에 인가되는 전계에 의해 변화하는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 기판 상에서 상기 채널층의 일 단부와 접하는 채널 하부 컨택층; 및
    상기 일 단부와 상기 기판에 수직한 방향으로 반대쪽에 배치되는 상기 채널층의 타 단부와 접하는 채널 상부 컨택층을 더 포함하되,
    상기 채널 하부 컨택층과 상기 채널 상부 컨택층은, 소스 전극 및 드레인 전극과 각각 전기적으로 연결되는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 가변 저항층은 각각 화학양론비와 대비하여 산소가 부족한 산화물을 포함하되,
    상기 산화물은 실리콘 산화물 또는 금속 산화물인
    반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 가변 저항층을 구성하는 원소의 산소 친화도는 상기 제2 가변 저항층을 구성하는 원소의 산소 친화도보다 큰
    반도체 장치.
  8. 제1 항에 있어서,
    상기 적어도 하나의 게이트 전극층에 프로그램 전압이 인가될 때, 상기 제1 가변 저항층은 산소 수용층으로 기능하고, 상기 제2 가변 저항층은 산소 공급층으로 기능하며,
    상기 적어도 하나의 게이트 전극층에 소거 전압이 인가될 때, 상기 제1 가변 저항층은 산소 공급층으로 기능하고, 상기 제2 가변 저항층은 산소 수용층으로 기능하는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 가변 저항층은 서로 교환 가능한 금속을 포함하고,
    상기 적어도 하나의 게이트 전극층에 프로그램 전압이 인가될 때, 상기 제1 가변 저항층은 금속 제공층으로 기능하고, 상기 제2 가변 저항층은 금속 수용층으로 기능하며,
    상기 적어도 하나의 게이트 전극층에 소거 전압이 인가될 때, 상기 제1 가변 저항층은 금속 수용층으로 기능하고, 상기 제2 가변 저항층은 금속 제공층으로 기능하는
    반도체 장치.
  10. 제9 항에 있어서,
    상기 프로그램 전압이 인가될 때, 상기 제1 가변 저항층으로부터 상기 제2 가변 저항층으로 이동하는 금속의 이동도는 상기 제2 가변 저항층으로부터 상기 제1 가변 저항층으로 이동하는 산소의 이동도보다 큰
    반도체 장치.
  11. 제1 항에 있어서,
    상기 제2 가변 저항층의 두께는 상기 제1 가변 저항층의 두께보다 작은
    반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 가변 저항층의 두께는 1 nm 이상 5 nm 미만인
    반도체 장치.
  13. 제1 항에 있어서,
    상기 기판 상에서 상기 게이트 구조물의 측벽면과 상기 제1 가변 저항층 사이에 배치되는 게이트 절연층을 더 포함하는
    반도체 장치.
  14. 기판;
    상기 기판 상에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨; 및
    상기 기판 상에서 상기 게이트 전극층의 일 측벽면 상에 순차적으로 배치되는 제1 가변 저항층, 제2 가변 저항층 및 채널층을 포함하고,
    상기 제1 및 제2 가변 저항층은 서로 교환 가능한 산소를 포함하는
    반도체 장치.
  15. 제14 항에 있어서,
    상기 제2 가변 저항층은 상기 제1 가변 저항층과의 산소 교환에 근거하여, 가변적인 산소 공공 농도를 가지는
    반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 가변 저항층은
    상기 가변적인 산소 공공의 농도에 따라, 서로 다른 복수의 전기 저항을 비휘발적으로 저장하는
    반도체 장치.
  17. 제14 항에 있어서,
    상기 기판 상에서 상기 채널층의 일 단부와 접하는 채널 하부 컨택층; 및
    상기 일 단부와 상기 기판에 수직한 방향으로 반대쪽에 배치되는 상기 채널층의 타 단부와 접하는 채널 상부 컨택층을 더 포함하되,
    상기 채널 하부 컨택층과 상기 채널 상부 컨택층은, 소스 전극 및 드레인 전극과 각각 전기적으로 연결되는
    반도체 장치.
  18. 제17 항에 있어서,
    상기 기판 상에서 상기 제2 방향을 따라 서로 이격하여 배치되는 복수의 셀 절연 구조물을 더 포함하고,
    상기 복수의 셀 절연 구조물은 상기 기판 상에서 제1 방향으로 각각 연장되며, 상기 제1 및 제2 방향에 수직인 제3 방향으로 연장되어 상기 제1 가변 저항층, 상기 제2 가변 저항층 및 상기 채널층을 상기 제2 방향에 대해 서로 분리시키는
    반도체 장치.
  19. 제14 항에 있어서,
    상기 층간 절연층은 상기 제1 및 제2 방향에 수직인 제3 방향으로 연장되어, 상기 채널층과 접하도록 배치되는
    반도체 장치.
  20. 제14 항에 있어서,
    상기 기판 상에서 상기 게이트 구조물의 측벽면과 상기 제1 가변 저항층 사이에 배치되는 게이트 절연층을 더 포함하는
    반도체 장치.
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