JP6608108B2 - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

Info

Publication number
JP6608108B2
JP6608108B2 JP2015255103A JP2015255103A JP6608108B2 JP 6608108 B2 JP6608108 B2 JP 6608108B2 JP 2015255103 A JP2015255103 A JP 2015255103A JP 2015255103 A JP2015255103 A JP 2015255103A JP 6608108 B2 JP6608108 B2 JP 6608108B2
Authority
JP
Japan
Prior art keywords
layer
wiring
hole
wiring layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015255103A
Other languages
English (en)
Other versions
JP2017118067A (ja
JP2017118067A5 (ja
Inventor
桂 今藤
恵資 吉澤
裕一 吉野
健太 内山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015255103A priority Critical patent/JP6608108B2/ja
Priority to US15/381,916 priority patent/US9899304B2/en
Publication of JP2017118067A publication Critical patent/JP2017118067A/ja
Publication of JP2017118067A5 publication Critical patent/JP2017118067A5/ja
Application granted granted Critical
Publication of JP6608108B2 publication Critical patent/JP6608108B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
半導体チップ等の電子部品を配線基板に実装する場合には、配線基板の最表層がソルダーレジストと呼ばれる絶縁材料によってはんだの付着や汚染等から保護される。この場合、ソルダーレジストには、電子部品との接続に必要な電子部品搭載用のパッドを形成するために、ソルダーレジストの下層に形成された配線層を露出させるための開口部が形成される（例えば、特許文献１，２参照）。
すなわち、図１７に示すように、絶縁層１００の上面に配線層１０１が形成され、その配線層１０１を被覆するように絶縁層１００の上面にソルダーレジスト層１０２が形成される。ソルダーレジスト層１０２には、配線層１０１の一部を電子部品搭載用のパッド１０１Ｐとして露出する貫通孔１０２Ｘが形成される。この貫通孔１０２Ｘは、例えば、フォトリソグラフィ法を用いて形成される。そして、パッド１０１Ｐ上には、例えば、電子部品と接続されるはんだバンプが形成される。このはんだバンプは、パッド１０１Ｐ上にはんだボールを搭載し、そのはんだボールを溶融して形成される。このとき、貫通孔１０２Ｘの内壁面を曲面に形成することにより、はんだボールの搭載性が向上する。
特開２０１１−２５８５９０号公報 特開２００８−２５８３７３号公報
ところで、近年では、半導体チップの高性能化に伴って、半導体チップの配線基板への接続端子の数が増大（多ピン化）し、さらに半導体チップの接続端子の狭ピッチ化が進んでいる。これに対応して、配線基板のパッドの狭ピッチ化（例えば、５０μｍ以下のピッチ）が求められている。しかし、内壁面が曲面に形成された貫通孔１０２Ｘでは、その開口端の開口径Φ１０が大きくなってしまう。このため、貫通孔１０２Ｘによって開口されたパッド１０１Ｐの狭ピッチ化は困難である。
本発明の一観点によれば、最上層の第１配線層と、前記第１配線層と同一平面上に形成され、前記第１配線層と離間して形成された最上層の第２配線層と、前記第１配線層及び前記第２配線層を被覆する保護絶縁層と、前記保護絶縁層を厚さ方向に貫通し、前記第１配線層の上面の一部を露出する第１貫通孔と、前記保護絶縁層を厚さ方向に貫通し、前記第２配線層の上面の一部を露出する第２貫通孔と、を有し、前記第１貫通孔は、前記保護絶縁層の上面に形成され、内壁面が曲面に形成された凹部と、前記凹部の底部に形成され、前記凹部よりも平面形状が小さく形成された開口部とが連通されてなり、前記第１貫通孔の内壁面には、深さ方向の中途に段差が形成されており、前記第２貫通孔は、前記凹部よりも平面形状が大きく形成されており、前記第２貫通孔の内壁面には、深さ方向の中途に段差が形成されていない。
本発明の一観点によれば、パッドの狭ピッチ化に容易に対応することができるという効果を奏する。
（ａ）は、第１実施形態の配線基板を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 （ａ）は、第１実施形態の半導体装置を示す概略断面図、（ｂ）は、（ａ）に示した半導体装置の一部を拡大した拡大断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、第１実施形態の配線基板の作用を示す説明図、（ｂ）は、従来の配線基板の問題点を示す説明図。 （ａ），（ｂ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｃ）は、第１実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）は、第２実施形態の配線基板を示す概略断面図（図８における７ａ−７ａ断面図）、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 第２実施形態の配線基板を示す概略平面図。 （ａ）は、第２実施形態の半導体装置を示す概略断面図、（ｂ）は、（ａ）に示した半導体装置の一部を拡大した拡大断面図。 （ａ）〜（ｃ）は、第２実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第２実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、第２実施形態の配線基板の製造方法を示す概略断面図、（ｃ）は、第２実施形態の半導体装置の製造方法を示す概略断面図。 変形例の配線基板を示す概略断面図。 変形例の配線基板を示す概略断面図。 変形例の配線基板を示す概略断面図。 変形例の配線基板を示す概略断面図。 従来例の配線基板を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
（第１実施形態）
以下、図１〜図６に従って第１実施形態を説明する。
図１（ａ）に示すように、配線基板１０は、基板本体１１を有している。基板本体１１の下面には、配線層２１と、ソルダーレジスト層２２とが順に積層されている。また、基板本体１１の上面には、配線層３１と、ソルダーレジスト層３２とが順に積層されている。
基板本体１１としては、例えば、コア基板、コア基板を有するコア付きビルドアップ基板、コア基板を有していないコアレス基板を用いることができる。基板本体１１としてコアレス基板を採用する場合には、例えば、最上層の配線層３１の側面及び下面が基板本体１１の最上層の絶縁層に埋め込まれ、配線層３１の上面が最上層の絶縁層から露出されていてもよい。
配線層２１，３１の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。ソルダーレジスト層２２，３２の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層２２，３２は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
配線層３１は、基板本体１１の上面に形成されている。この配線層３１は、配線基板１０の最上層の配線層である。配線層３１は、基板本体１１内の配線層や貫通電極を介して、配線層２１と電気的に接続されている。
ソルダーレジスト層（保護絶縁層）３２は、配線層３１の一部を被覆するように、基板本体１１の上面に積層されている。なお、配線層３１の上面からソルダーレジスト層３２の上面３２Ａまでの厚さは、例えば、１５〜２５μｍ程度とすることができる。
ソルダーレジスト層３２には、配線層３１の上面の一部を接続パッドＰ１として露出させるための複数の貫通孔３２Ｘが形成されている。接続パッドＰ１は、半導体チップ６０（図２（ａ）参照）等の電子部品と電気的に接続するための電子部品搭載用のパッドである。
図１（ｂ）に示すように、貫通孔３２Ｘは、深さ方向の中途に段差を有している。この貫通孔３２Ｘは、ソルダーレジスト層３２の上面３２Ａに形成された凹部３３と、凹部３３の底部に形成され、凹部３３よりも平面形状が小さく形成された開口部３４とが連通されて構成され、所謂お椀型に構成されている。
凹部３３は、ソルダーレジスト層３２の上面３２Ａからソルダーレジスト層３２の厚さ方向の中途位置まで形成されている。すなわち、凹部３３は、その底面がソルダーレジスト層３２の厚さ方向の中途に位置するように形成されている。この凹部３３は、配線層３１側から開口端（ソルダーレジスト層３２の上面３２Ａ側）に向かって末広がり形状で形成されている。また、凹部３３の内壁は、断面視凹型Ｒ形状に形成されている。すなわち、凹部３３の内壁面は曲面に形成されている。例えば、凹部３３の内壁面は、断面視において、ソルダーレジスト層３２の上面３２Ａ側の上端から凹部３３の底面側の下端まで曲線状（引弧線状）に形成されている。本例の凹部３３の内壁面は、断面視において、開口端から配線層３１に向かって略楕円弧状に凹むように形成されている。本例の凹部３３は、例えば、断面視略半楕円状に形成されている。また、凹部３３は、例えば、平面視略円形状に形成されている。
開口部３４は、凹部３３の底部の一部に形成され、配線層３１の上面の一部を露出するように形成されている。本例の開口部３４の内壁面は、平面に形成されている。例えば、開口部３４の内壁面は、断面視において、配線層３１の上面に対して略垂直に延びるように形成されている。すなわち、本例の開口部３４は、例えば、断面視略矩形状（ストレート形状）に形成されている。具体的には、開口部３４の内壁面は、断面視において、凹部３３の底面側の上端から配線層３１の上面側の下端まで直線形状に形成されている。また、開口部３４は、例えば凹部３３と同様に、平面視略円形状に形成されている。但し、開口部３４の開口端の開口径Φ２（直径）は、凹部３３の開口端の開口径Φ１（直径）よりも小径に設定されている。凹部３３の開口径Φ１は例えば４０〜５０μｍ程度とすることができ、開口部３４の開口径Φ２は例えば１５〜２０μｍ程度とすることができる。また、凹部３３の深さは例えば１０〜１５μｍ程度とすることができ、開口部３４の深さは例えば５〜１０μｍ程度とすることができる。また、開口部３４の内壁面は、粗化面とすることができる。
以上説明した凹部３３の内壁面と開口部３４の内壁面とによって段差が形成されている。そして、貫通孔３２Ｘには、凹部３３の内壁面の下端と開口部３４の内壁面の上端との接続部に角部３５が形成されている。
貫通孔３２Ｘの底部に露出する配線層３１の上面、つまり接続パッドＰ１上には、必要に応じて、表面処理層３６が形成されている。表面処理層３６は、例えば、貫通孔３２Ｘから露出する配線層３１の上面全面を被覆するように形成されている。本例の表面処理層３６は、その上面が角部３５よりも下側に位置するように形成されている。すなわち、本例の表面処理層３６の厚さは、開口部３４の深さよりも薄く形成されている。
表面処理層３６の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。表面処理層３６の他の例としては、Ｎｉ層／Ｐｄ層（Ｎｉ層とＰｄ層をこの順番で積層した金属層）、Ｐｄ層／Ａｕ層（Ｐｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。ここで、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金（Ｎｉ−Ｐ、Ｎｉ−Ｂ、Ｎｉ−Ｗ、Ｎｉ−Ｗ−Ｐ等）からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金（Ｐｄ−Ｐ等）からなる金属層である。これらＡｕ層、Ｎｉ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）や、電解めっき法により形成された金属層（電解めっき金属層）を用いることができる。また、貫通孔３２Ｘに露出する配線層３１の上面に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層３６を形成するようにしてもよい。例えば、ＯＳＰ処理を施した場合には、配線層３１の上面に、アゾール化合物やイミダゾール化合物等の有機被膜による表面処理層３６が形成される。
接続パッドＰ１の平面形状は、任意の形状及び大きさに設定することができる。接続パッドＰ１の平面形状は、例えば開口部３４と同様に、直径が１５〜４０μｍ程度の円形状とすることができる。接続パッドＰ１のピッチは、例えば、３０〜７０μｍ程度とすることができる。また、表面処理層３６において、Ｎｉ層の厚さは例えば０．０１〜３０μｍ程度、Ｐｄ層の厚さは例えば０．０１〜１μｍ程度、Ａｕ層の厚さは例えば０．０１〜１μｍ程度、ＯＳＰ膜の厚さは例えば０．００５〜０．５μｍ程度とすることができる。
表面処理層３６の上面には、はんだバンプ４０が形成されている。はんだバンプ４０は、例えば、表面処理層３６の上面全面を被覆するように形成されている。はんだバンプ４０は、例えば、凹部３３の底部の一部を被覆し、貫通孔３２Ｘの角部３５に食い込むように形成されている。換言すると、角部３５がはんだバンプ４０に食い込むように形成されている。このとき、表面処理層３６内の金属がはんだバンプ４０内に拡散して表面処理層３６が消失する場合がある。この場合には、はんだバンプ４０は、配線層３１の上面を被覆するように形成される。また、表面処理層３６内の金属がはんだバンプ４０内に拡散して表面処理層３６の一部が消失する場合がある。この場合には、はんだバンプ４０は、残った表面処理層３６の上面を被覆するように形成される。なお、はんだバンプ４０の材料としては、例えば、共晶はんだや鉛（Ｐｂ）フリーはんだ（Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。また、はんだバンプ４０のピッチは、接続パッドＰ１のピッチと同様に、例えば３０〜５０μｍ程度とすることができる。
一方、図１（ａ）に示すように、配線層２１は、基板本体１１の下面に形成されている。この配線層２１は、配線基板１０の最下層の配線層である。
ソルダーレジスト層２２は、配線層２１の一部を被覆するように、基板本体１１の下面に積層されている。ソルダーレジスト層２２には、配線層２１の下面の一部を外部接続用パッドＰ２として露出させるための複数の貫通孔２２Ｘが形成されている。外部接続用パッドＰ２には、配線基板１０をマザーボード等の実装基板に実装する際に使用される外部接続端子６６（図２（ａ）参照）が接続されるようになっている。
本例の貫通孔２２Ｘの内壁面は、断面視において、配線層２１の下面に対して略垂直に延びるように形成されている。なお、貫通孔２２Ｘの形状はこれに限らず、貫通孔２２Ｘの内壁面を曲面に形成してもよいし、貫通孔２２Ｘをテーパ状に形成してもよい。
貫通孔２２Ｘの底部に露出する配線層２１の下面には、必要に応じて、表面処理層２３が形成されている。表面処理層２３の例としては、表面処理層３６と同様に、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、Ｎｉ層／Ｐｄ層、Ｐｄ層／Ａｕ層などを挙げることができる。また、表面処理層２３として、例えば、ＯＳＰ処理を施して形成したＯＳＰ膜を採用することもできる。ＯＳＰ膜としては、例えば、アゾール化合物やイミダゾール化合物等の有機被膜を用いることができる。なお、配線層２１の下面に表面処理層２３が形成されている場合には、その表面処理層２３が外部接続用パッドＰ２として機能する。
本例では、表面処理層２３上に外部接続端子６６（図２（ａ）参照）を設けるようにしたが、貫通孔２２Ｘに露出する配線層２１（又は、配線層２１上に表面処理層２３が形成されている場合には、その表面処理層２３）自体を、外部接続端子としてもよい。
次に、図２に従って、半導体装置５０の構造について説明する。
図２（ａ）に示すように、半導体装置５０は、配線基板１０と、１つ又は複数（ここでは、１つ）の半導体チップ６０と、アンダーフィル材６５と、外部接続端子６６とを有している。
図２（ｂ）に示すように、半導体チップ６０は、その回路形成面（ここでは、下面）に、複数の接続端子６１が形成されている。半導体チップ６０は、配線基板１０にフリップチップ実装されている。すなわち、半導体チップ６０は、接続端子６１及びはんだバンプ４０を介して、配線基板１０の表面処理層３６に電気的に接続されている。はんだバンプ４０は、表面処理層３６に接合されるとともに、接続端子６１に接合されている。
ここで、半導体チップ６０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ６０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板１０に複数の半導体チップ６０を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１０に搭載するようにしてもよい。
接続端子６１としては、例えば、金属ポストを用いることができる。この接続端子６１は、半導体チップ６０の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子６１は、例えば、円柱状に形成されている。接続端子６１の材料としては、例えば、銅や銅合金を用いることができる。なお、接続端子６１としては、金属ポストの他に、例えば金バンプを用いることもできる。
図２（ａ）に示すように、アンダーフィル材６５は、配線基板１０と半導体チップ６０との隙間を充填するように設けられている。アンダーフィル材６５の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
外部接続端子６６は、配線基板１０の表面処理層２３上に形成されている。この外部接続端子６６は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子６６としては、例えば、はんだボールやリードピンを用いることができる。本実施形態では、外部接続端子６６として、はんだボールを用いている。
なお、本実施形態において、配線層３１は第１配線層の一例、ソルダーレジスト層３２は保護絶縁層の一例、貫通孔３２Ｘは第１貫通孔の一例である。
次に、配線基板１０の製造方法について説明する。
図３（ａ）に示す工程では、基板本体１１の下面に配線層２１が形成され、基板本体１１の上面に配線層３１が形成された構造体を準備する。
続いて、図３（ｂ）に示す工程では、配線層２１の表面（下面及び側面）全面を被覆するソルダーレジスト層２２を基板本体１１の下面に積層し、配線層３１の表面（上面及び側面）全面を被覆するソルダーレジスト層３２を基板本体１１の上面に積層する。これらソルダーレジスト層２２，３２は、例えば、感光性のソルダーレジストフィルムをラミネートする、又は液状のソルダーレジストを塗布することにより形成することができる。なお、本実施形態では、ソルダーレジスト層２２，３２の材料として、ポジ型の感光性樹脂を用いる。
次に、図３（ｃ）に示す工程では、フォトリソグラフィ法により、ソルダーレジスト層２２の所要箇所に、配線層２１の下面の一部を外部接続用パッドＰ２として露出する貫通孔２２Ｘを形成する。また、フォトリソグラフィ法により、ソルダーレジスト層３２の上面３２Ａのうち配線層３１と平面視で重なる部分に凹部３３を形成する。
図４（ａ）に示すように、凹部３３は、その底面がソルダーレジスト層３２の厚さ方向の中途に位置するように形成されており、配線層３１の上面に達するまでは形成されていない。そして、凹部３３は、断面視略半楕円状に形成されている。このような凹部３３は例えば以下のように形成することができる。
まず、フォトマスク（図示略）を通じて、ポジ型の感光性樹脂層からなるソルダーレジスト層３２に対して露光を行う。このフォトマスクは、凹部３３に対応する開口部を有する。このとき、露光量（露光時間）やフォトマスクの開口部における光透過率などを調整することにより、配線層３１と平面視で重なる部分のソルダーレジスト層３２を厚さ方向の途中まで露光する。すなわち、本工程では、配線層３１に到達するまで露光されないように、配線層３１と平面視で重なる部分のソルダーレジスト層３２に対して露光を行う。その後、ソルダーレジスト層３２を現像する。この現像により、露光された部分のソルダーレジスト層３２が除去され、未露光の部分のソルダーレジスト層３２が残る。これにより、ソルダーレジスト層３２の上面３２Ａに複数の凹部３３が形成される。そして、本工程により、凹部３３の内壁面が曲面となる。
このとき、図１７に示した従来の配線基板のように、配線層１０１の上面まで露出する貫通孔１０２Ｘを形成すると、つまり配線層１０１に到達するまでソルダーレジスト層１０２を露光すると、貫通孔１０２Ｘの開口端の開口径Φ１０が大径になってしまう。このため、貫通孔１０２Ｘを形成した場合には、狭ピッチ化に対応することが難しい。これに対し、本実施形態では、ソルダーレジスト層３２の厚さの途中の位置に底面がある凹部３３を形成するため、その凹部３３の開口径を小径とすることができる。
次に、図４（ｂ）に示す工程では、凹部３３の底面に、凹部３３と連通してソルダーレジスト層３２を厚さ方向に貫通し、配線層３１の上面の一部を接続パッドＰ１として露出する開口部３４を形成する。本工程により、凹部３３と開口部３４とが連通してなる貫通孔３２Ｘが形成される。本工程では、開口部３４は、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。このレーザ加工法によれば、凹部３３よりも小径の開口部３４を容易に形成することができる。本工程では、レーザ加工法により開口部３４を形成することで、開口部３４の内壁面が略平面に形成される。また、レーザ加工法によって、開口部３４の内壁面は粗化面に形成される。
ところで、図５（ｂ）に示すように、従来の配線基板において、貫通孔１０２Ｘ（図１７参照）に代えて、テーパ状の貫通孔１０２Ｙをソルダーレジスト層１０２に形成することもできる。この貫通孔１０２Ｙは、例えば、レーザ加工法により形成することができる。レーザ加工法によれば、小径の貫通孔１０２Ｙを形成することが可能である。しかし、レーザ加工法はフォトリソグラフィ法に比べてアライメント精度が悪い。そして、貫通孔１０２Ｙが小径になると、図中右側に示すように、その貫通孔１０２Ｙが配線層１０１の受けパッドから外れるという問題が発生する。また、厚さが厚いソルダーレジスト層１０２に小径な貫通孔１０２Ｙを形成する場合には、レーザ光の焦点深度により、レーザスポット径が小さくなるに連れて加工が難しくなり、配線層１０１までレーザ光が届かず貫通孔１０２Ｙが形成されないという問題が発生する。
これに対し、本実施形態では、フォトリソグラフィ法により、内壁面が曲面となる凹部３３を形成した後に、レーザ加工法により、凹部３３よりも小径の開口部３４を凹部３３の底部に形成するようにした。すなわち、貫通孔３２Ｘの形成を、フォトリソグラフィ法とレーザ加工法との２段階で行うようにした。これにより、図５（ａ）及び図５（ｂ）に示すように、レーザ加工法によって形成される開口部３４の深さを貫通孔１０２Ｙよりも浅くできる。このため、開口部３４の上側の開口端の開口径Φ２を、貫通孔１０２Ｙの上側の開口端の開口径Φ１１よりも小径に設定することができる。これによって、レーザ加工法のアライメント精度に起因して開口部３４に位置ずれが生じても、その影響を小さくできる。すなわち、レーザ加工法のアライメント精度に起因して、開口部３４が設計位置から位置ずれした場合であっても、その開口部３４が配線層３１の受けパッドから外れることを抑制することができる。この結果、本工程のレーザ加工（開口部３４の形成）において、高いアライメント精度が必要なくなるため、貫通孔３２Ｘ（開口部３４）の更なる狭ピッチ化にも対応することができる。また、凹部３３の形成により開口部３４を形成するためのソルダーレジスト層３２の厚さを薄くすることができるため、レーザ光が配線層３１まで届かず貫通孔３２Ｘが形成されないという問題の発生を抑制することができる。
続いて、デスミア及びＣｕエッチング処理により、開口部３４の底部に露出する配線層３１の上面に付着した樹脂スミア（樹脂残渣）を除去する。
次いで、図４（ｃ）に示す工程では、開口部３４の底部に露出する配線層３１の上面に表面処理層３６を形成する。例えば、表面処理層３６がＮｉ層／Ｐｄ層／Ａｕ層である場合には、配線層３１の上面に、Ｎｉ層とＰｄ層とＡｕ層とをこの順番で積層して表面処理層３６を形成する。これらＮｉ層、Ｐｄ層、Ａｕ層は、例えば、無電解めっき法により形成することができる。なお、本工程では、図示は省略するが、図３（ｃ）に示した貫通孔２２Ｘの底部に露出する配線層２１の下面に表面処理層２３を形成する。
次に、図６（ａ）に示す工程では、表面処理層３６上に、適宜フラックスを塗布した後に、球状のはんだボール４２を搭載する。例えば、はんだボール４２は、振込治具（図示略）の開口部を通してソルダーレジスト層３２の各貫通孔３２Ｘ内に振り込まれる。このとき、貫通孔３２Ｘの上側の開口端（つまり、凹部３３の開口端）が、レーザ加工法によって形成される貫通孔１０２Ｙ（図５（ｂ）参照）よりも大径に形成されている。このため、貫通孔１０２Ｙ内にはんだボール４２を振り込む場合に比べて、貫通孔３２Ｘ内に容易にはんだボール４２を振り込むことができる。また、貫通孔３２Ｘの内壁面が曲面に形成されている。これにより、貫通孔３２Ｘの内壁面（曲面）に沿って球状のはんだボール４２が振り込まれるため、凹部３３がテーパ状に形成されている場合に比べて、はんだボール４２の搭載性を向上させることができる。
次に、図６（ｂ）に示す工程では、はんだボール４２を搭載した配線基板１０をリフロー処理して、表面処理層３６上にはんだバンプ４０を形成する。このリフロー処理前の貫通孔３２Ｘにおいて、小径の開口部３４が浅く形成され、さらに開口部３４内には表面処理層３６が形成されている。このため、貫通孔３２Ｘ内に振り込まれたはんだボール４２と表面処理層３６の上面とを好適に接触させることができる。これにより、リフロー時に、はんだバンプ４０中へのボイドの巻き込みを好適に抑制することができる。さらに、貫通孔３２Ｘは、凹部３３の内壁面と開口部３４の内壁面とによって形成された段差を有している。このため、はんだボール４２の下部が開口部３４内に配置された状態で、はんだボール４２を貫通孔３２Ｘ内に好適に保持することができる。これにより、リフロー時に、はんだボール４２が開口部３４の外に移動しにくくなるため、表面処理層３６上にはんだバンプ４０が形成されない所謂ミッシングバンプの発生を抑制できる。
その後、表面処理層３６とはんだバンプ４０との接合の際にフラックスを用いた場合は、洗浄により残存するフラックスを除去する。
以上説明した製造工程により、図１に示した配線基板１０を製造することができる。
次に、図６（ｃ）に従って、半導体装置５０の製造方法について説明する。
図６（ｃ）に示す工程では、まず、回路形成面に形成された接続端子６１を有する半導体チップ６０を準備する。続いて、表面処理層３６（はんだバンプ４０）上に、半導体チップ６０の接続端子６１をフリップチップ接合する。例えば、表面処理層３６と接続端子６１とを位置合わせした後に、リフロー処理を行ってはんだバンプ４０を溶融させ、このはんだバンプ４０を接続端子６１に接合させる。これにより、接続端子６１がはんだバンプ４０を介して表面処理層３６に電気的に接続される。
本工程において、はんだバンプ４０の周囲には凹部３３の凹型Ｒ形状の内壁面が配設されている。このため、半導体チップ６０の搭載によって、はんだバンプ４０が押し潰されて平面方向（配線基板１０の積層方向と断面視で直交する方向）に広がっても、その広がりが凹部３３の内壁面によって規制される。したがって、はんだバンプ４０のピッチが狭ピッチになった場合であっても、隣接するはんだバンプ４０が接触することを好適に抑制できる。このため、半導体チップ６０と配線基板１０との間の距離を縮めることができるようになる。これにより、配線基板１０の反りやはんだバンプ４０の高さばらつきが生じた場合であっても、はんだバンプ４０と接続端子６１が互いに離反して電気的な接続が行われない、所謂オープン不良が発生することを好適に抑制できる。
その後、フリップチップ接合された半導体チップ６０と配線基板１０との間に、アンダーフィル材６５（図２（ａ）参照）を充填し、そのアンダーフィル材６５を硬化する。また、図２（ａ）に示した表面処理層２３上に外部接続端子６６を形成する。
以上の製造工程により、図２に示した半導体装置５０を製造することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）配線層３１の上面の一部を露出する貫通孔３２Ｘを、ソルダーレジスト層３２の上面３２Ａに形成され、内壁面が曲面に形成された凹部３３と、凹部３３の底部に形成され、凹部３３よりも平面形状が小さく形成された開口部３４とが連通されてなるように形成した。これにより、はんだボール４２が振り込まれる側に、内壁面が曲面である凹部３３を形成しつつも、その凹部３３を浅く形成できる。このため、はんだボール４２の搭載性を向上させつつも、凹部３３を小径に形成することができる。この結果、凹部３３（貫通孔３２Ｘ）を狭ピッチに形成できるため、接続パッドＰ１（はんだバンプ４０）の狭ピッチ化に容易に対応することができる。
さらに、凹部３３の底部に、配線層３１の上面の一部を露出する開口部３４を形成したため、開口部３４の深さを貫通孔１０２Ｙ（図５（ｂ）参照）よりも浅くできる。これにより、開口部３４を小径に形成できるため、レーザ加工法のアライメント精度に起因して開口部３４に位置ずれが生じた場合であっても、その開口部３４が配線層３１の受けパッドから外れることを好適に抑制することができる。また、凹部３３の形成により開口部３４を形成するためのソルダーレジスト層３２の厚さを薄くすることができるため、レーザ光が配線層３１まで届かず貫通孔３２Ｘが形成されないという問題の発生を抑制することができる。
（２）ところで、狭ピッチ化に対応するために、図１７に示したソルダーレジスト層１０２の厚さを薄くする方法も考えられる。しかし、ソルダーレジスト層１０２を薄くすると、貫通孔１０２Ｘが浅くなるため、はんだボールのリフロー時や半導体チップの接続の際に、貫通孔１０２Ｘ内ではんだを保持することができず、はんだが貫通孔１０２Ｘの外に流れ出し、隣接するはんだバンプ同士がショートするという問題が発生する。
これに対し、本実施形態では、貫通孔３２Ｘを２段形状とすることにより、ソルダーレジスト層３２の厚さを薄くせずに貫通孔３２Ｘの全体の深さを確保しつつも、貫通孔３２Ｘの小径化に対応した。これにより、はんだボール４２のリフロー時や半導体チップ６０の接続の際に、貫通孔３２Ｘ内にはんだを好適に保持することができ、はんだが貫通孔３２Ｘの外に流れ出すことを好適に抑制できる。このため、隣接するはんだバンプ４０がショートすることを好適に抑制することができ、絶縁信頼性を確保することができる。
（３）ところで、図１７に示すように、フォトリソグラフィ法により、内壁面が曲面となる貫通孔１０２Ｘを形成した場合には、貫通孔１０２Ｘの下端が裾を引くような形状に形成される。このため、この場合には、配線層１０１に画定されたパッド１０１Ｐ上に樹脂残渣が残ってしまう。このように樹脂残渣の残ったパッド１０１Ｐ上に表面処理層（例えば、Ｎｉ層）を形成すると、樹脂残渣の存在に起因してＮｉ層の膜質が低下する。例えば、Ｎｉ層にピンホールが発生する。このようなＮｉ層の膜質の低下により、表面処理層とはんだバンプとの接合性が低下する。
これに対し、配線基板１０では、配線層３１の上面の一部を露出する開口部３４を、レーザ加工法により形成した。このため、開口部３４の内壁面を、配線層３１の上面に対して略垂直に延びるように形成することができる。これにより、接続パッドＰ１上に樹脂残渣が残ることを抑制できるため、表面処理層３６の膜質を向上させることができる。この結果、表面処理層３６とはんだバンプ４０との接合性を向上させることができる。
（４）開口部３４から露出する配線層３１の上面に表面処理層３６を形成した。これにより、貫通孔３２Ｘ内に振り込まれたはんだボール４２と表面処理層３６の上面とを好適に接触させることができる。このため、リフロー時に、はんだバンプ４０中へのボイドの巻き込みを好適に抑制することができる。
（５）表面処理層３６の上面を、貫通孔３２Ｘの角部３５よりも下側に形成した。このため、凹部３３の内壁面と開口部３４の内壁面とによって形成された段差が外部に露出した状態の貫通孔３２Ｘ内にはんだボール４２が振り込まれる。これにより、リフロー時に、はんだボール４２の移動が上記段差によって規制されるため、ミッシングバンプの発生を好適に抑制できる。
（６）さらに、貫通孔３２Ｘの角部３５にはんだバンプ４０が食い込むように形成されるため、はんだバンプ４０の欠落を好適に抑制することができる。
（７）開口部３４の内壁面を粗化面とすることにより、表面処理層３６やはんだバンプ４０との密着性を向上させることができる。
（第２実施形態）
以下、図７〜図１２に従って第２実施形態を説明する。先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図７（ａ）に示すように、配線基板１０Ａは、基板本体１１を有している。基板本体１１の下面には、配線層２１と、ソルダーレジスト層２２とが順に積層されている。また、基板本体１１の上面には、配線層３１，３７と、ソルダーレジスト層３２とが順に積層されている。なお、配線層３１，３７の材料としては、例えば、銅や銅合金を用いることができる。
配線層３１及び配線層３７は、基板本体１１の上面に形成された最上層の配線層である。これら配線層３１及び配線層３７は同一平面上に形成されている。また、配線層３１と配線層３７とは互いに離間して形成されている。配線層３１，３７は、例えば、基板本体１１内の配線層や貫通電極を介して、配線層２１と電気的に接続されている。
配線層３７は、例えば、グランド（ＧＮＤ）又は電源と接続される電源用のパッド３７Ｐを有している。例えば、配線層３７が配線基板１０Ａと接続される外部回路のグランド又は電源に接続されると、配線層３７をグランドや電源の電位に固定することができる。一方、配線層３１は、例えば、信号用のパッド３１Ｐを有している。電源用のパッド３７Ｐは、信号用のパッド３１Ｐよりも平面形状が大きく形成されている。これらパッド３１Ｐ，３７Ｐは、半導体チップ６０（図９（ａ）参照）等の電子部品と電気的に接続するための電子部品搭載用のパッドでもある。
図８に示すように、各パッド３１Ｐ，３７Ｐは、平面視略円形状に形成されている。複数のパッド３１Ｐは、例えば、半導体チップ６０が実装される実装領域の中央部分に形成されている。複数のパッド３１Ｐは、例えば、平面視においてマトリクス状に配列されている。また、複数のパッド３７Ｐは、例えば、複数のパッド３１Ｐの周囲を囲むように形成されている。複数のパッド３７Ｐは、例えば、平面視においてペリフェラル状に配列されている。ここで、パッド３１Ｐの直径はパッド３７Ｐの直径よりも小径に設定され、パッド３１Ｐのピッチはパッド３７Ｐのピッチよりも狭く設定されている。パッド３１Ｐの直径は例えば１５〜４０μｍ程度とすることができ、パッド３７Ｐの直径は例えば７０〜１５０μｍ程度とすることができる。また、パッド３１Ｐのピッチは例えば３０〜７０μｍ程度とすることができ、パッド３７Ｐのピッチは例えば１００〜２００μｍ程度とすることができる。
このように、図７（ａ）に示した配線基板１０Ａでは、基板本体１１の上面に、直径の異なるパッド３１Ｐ，３７Ｐが形成されている。すなわち、配線基板１０Ａでは、直径の異なるパッド３１Ｐ，３７Ｐが同一平面上に形成されている。
ソルダーレジスト層３２（保護絶縁層）は、配線層３１の一部と配線層３７の一部とを被覆するように、基板本体１１の上面に積層されている。ソルダーレジスト層３２には、配線層３１に画定された信号用のパッド３１Ｐを露出させるための貫通孔３２Ｘと、配線層３７に画定された電源用のパッド３７Ｐを露出させるための貫通孔３２Ｙが形成されている。
図７（ｂ）に示すように、貫通孔３２Ｘは、パッド３１Ｐ，３７Ｐのうち小径のパッド３１Ｐを露出するように形成されている。ソルダーレジスト層３２の上面３２Ａに形成された凹部３３と、凹部３３の底部に形成され、凹部３３よりも平面形状が小さく形成された開口部３４とが連通されてなる。
凹部３３は、ソルダーレジスト層３２の上面３２Ａからソルダーレジスト層３２の厚さ方向の中途位置まで形成されている。すなわち、凹部３３は、その底面がソルダーレジスト層３２の厚さ方向の中途に位置するように形成されている。この凹部３３は、配線層３１側から開口端（ソルダーレジスト層３２の上面３２Ａ側）に向かって末広がり形状で形成されている。また、凹部３３の内壁は、断面視凹型Ｒ形状に形成されている。すなわち、凹部３３の内壁面は曲面に形成されている。例えば、断面視において、凹部３３の内壁面は、ソルダーレジスト層３２の上面３２Ａ側の上端から凹部３３の底面側の下端まで曲線状（引弧線状）に形成されている。本例の凹部３３の内壁面は、断面視において、開口端から配線層３１に向かって略楕円弧状に凹むように形成されている。本例の凹部３３は、例えば、断面視略半楕円状に形成されている。また、凹部３３は、例えば、平面視略円形状に形成されている。
開口部３４は、凹部３３の底部の一部に形成され、配線層３１の上面の一部を露出するように形成されている。本例の開口部３４の内壁面は、平面に形成されている。例えば、開口部３４の内壁面は、断面視において、配線層３１の上面に対して略垂直に延びるように形成されている。すなわち、本例の開口部３４は、例えば、断面視略矩形状（ストレート形状）に形成されている。具体的には、開口部３４の内壁面は、断面視において、凹部３３の底面側の上端から配線層３１の上面側の下端まで直線形状に形成されている。また、開口部３４は、例えば凹部３３と同様に、平面視略円形状に形成されている。但し、開口部３４の開口端の開口径Φ２（直径）は、凹部３３の開口端の開口径Φ１（直径）よりも小径に設定されている。また、開口部３４の内壁面は、粗化面とすることができる。
以上説明した凹部３３の内壁面と開口部３４の内壁面とによって段差が形成されている。そして、貫通孔３２Ｘには、凹部３３の内壁面の下端と開口部３４の内壁面の上端とが接続される部分に角部３５が形成されている。
貫通孔３２Ｘの底部に露出する配線層３１の上面、つまりパッド３１Ｐ上には、必要に応じて、表面処理層３８が形成されている。本例の表面処理層３８は、その上面が角部３５よりも上側に位置するように形成されている。表面処理層３８は、例えば、凹部３３の底部の一部を被覆し、貫通孔３２Ｘの角部３５を被覆するように形成されている。表面処理層３８は、例えば、断面視略Ｔ字状に形成されている。詳述すると、表面処理層３８は、開口部３４を充填する基部３８Ａと、基部３８Ａの上面及び凹部３３の底部に形成され、基部３８Ａよりも平面形状が大きく形成された先端部３８Ｂとを有している。
基部３８Ａは、開口部３４と同様の形状に形成されている。基部３８Ａは、例えば、円柱状に形成されている。先端部３８Ｂは、基部３８Ａの上面及び凹部３３の底部から上方に突出するように形成され、凹部３３の底部における内壁面の一部を被覆するように形成されている。先端部３８Ｂは、例えば、平面視略円形状に形成されている。
ここで、先端部３８Ｂの直径は、基部３８Ａの直径よりも大径に設定されている。基部３８Ａの直径は例えば１５〜２０μｍ程度とすることができ、先端部３８Ｂの直径は例えば１７〜４０μｍ程度とすることができる。また、基部３８Ａの厚さは例えば５〜１０μｍ程度とすることができ、先端部３８Ｂの厚さは例えば１〜１０μｍ程度とすることができる。なお、先端部３８Ｂの直径は、おおよそ、先端部３８Ｂの厚さを２倍した長さと、基部３８Ａの直径とを足した長さとなる。
表面処理層３８としては、例えば、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層、Ｎｉ層／Ｐｄ層／Ａｕ層を用いることができる。すなわち、本例の表面処理層３８は、Ｎｉ層を含む複数の金属層が積層された構造を有している。このとき、Ｎｉ層の厚さは、開口部３４の深さよりも厚く設定されている。すなわち、基部３８ＡはＮｉ層のみによって構成され、先端部３８Ｂの一部がＮｉ層によって構成されている。
貫通孔３２Ｙは、パッド３１Ｐ，３７Ｐのうち大径のパッド３７Ｐを露出するように形成されている。貫通孔３２Ｙは、例えばパッド３７Ｐと同様に、平面視略円形状に形成されている。貫通孔３２Ｙは、凹部３３よりも平面形状が大きく形成されている。例えば、貫通孔３２Ｙの上側の開口端の開口径Φ３（直径）は、凹部３３の開口端の開口径Φ１よりも大径に設定されている。貫通孔３２Ｙの開口径Φ３は、例えば、７０〜１５０μｍ程度とすることができる。また、貫通孔３２Ｙは、例えば、貫通孔２２Ｘ（図７（ａ）参照）よりも平面形状が小さく形成されている。
貫通孔３２Ｙの内壁面には、その深さ方向の中途に段差（角部）が形成されていない。すなわち、貫通孔３２Ｙの開口径は、その貫通孔３２Ｙの開口端から底部（配線層３１の上面）まで略同一の開口径に設定されている、又は貫通孔３２Ｙの開口端から底部まで連続的に変化するように設定されている。本例の貫通孔３２Ｙの内壁面は、平面に形成されている。例えば、貫通孔３２Ｙの内壁面は、断面視において、配線層３７の上面に対して略垂直に延びるように形成されている。具体的には、貫通孔３２Ｙの内壁面は、断面視において、ソルダーレジスト層３２の上面３２Ａ側の上端から配線層３７の上面側の下端まで直線形状に形成されている。なお、貫通孔３２Ｙの形状はこれに限らず、例えば、貫通孔３２Ｙの内壁面を曲面に形成してもよいし、貫通孔３２Ｙをテーパ状に形成してもよい。貫通孔３２Ｙの内壁面を曲面とした場合には、例えば、貫通孔３２Ｙの内壁面が、断面視において、ソルダーレジスト層３２の上面３２Ａ側の上端から配線層３７の上面側の下端まで曲線状に形成される。また、貫通孔３２Ｙをテーパ状とした場合には、例えば、貫通孔３２Ｙの内壁面が、断面視において、ソルダーレジスト層３２の上面３２Ａ側の上端から配線層３７の上面側の下端まで所定の傾きを持つ直線形状に形成される。
貫通孔３２Ｙの底部に露出する配線層３７の上面、つまりパッド３７Ｐ上には、必要に応じて、表面処理層３９が形成されている。表面処理層３９は、例えば、貫通孔３２Ｙに露出する配線層３７の上面全面を被覆するように形成されている。表面処理層３９としては、例えば表面処理層３８と同様に、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層、Ｎｉ層／Ｐｄ層／Ａｕ層を用いることができる。なお、配線層３７の上面に表面処理層３９が形成されている場合には、その表面処理層３９が電源用のパッド３７Ｐとして機能する。
このように、配線基板１０Ａでは、同一平面上に直径が異なるパッド３１Ｐ，３７Ｐが形成されている。また、ソルダーレジスト層３２には、開口径（開口幅）の異なる貫通孔３２Ｘ，３２Ｙが形成されている。そして、貫通孔３２Ｘ，３２Ｙのうち開口径の小さい貫通孔３２Ｘが段差を有する形状に形成されている。すなわち、狭ピッチに形成される貫通孔３２Ｘが、凹部３３と開口部３４とが連通された構造に形成されている。
表面処理層３８の上面には、はんだバンプ４０が形成されている。はんだバンプ４０は、例えば、表面処理層３８の先端部３８Ｂの表面（上面及び側面）全面を被覆するように形成されている。また、表面処理層３９の上面には、はんだバンプ４１が形成されている。はんだバンプ４１は、例えば、表面処理層３９の上面全面を被覆するように形成されている。このとき、表面処理層３８，３９内の金属がはんだバンプ４０，４１内に拡散して表面処理層３８，３９の一部が消失する場合がある。この場合には、はんだバンプ４０は残った表面処理層３８の上面を被覆するように形成され、はんだバンプ４１は残った表面処理層３９の上面を被覆するように形成される。なお、はんだバンプ４０，４１の材料としては、例えば、共晶はんだや鉛（Ｐｂ）フリーはんだ（Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。
はんだバンプ４０のピッチは、はんだバンプ４１のピッチよりも狭く設定されている。はんだバンプ４０のピッチは例えば３０〜７０μｍ程度とすることができ、はんだバンプ４１のピッチは例えば１００〜２００μｍ程度とすることができる。
次に、図９に従って、半導体装置５０Ａの構造について説明する。
図９（ａ）に示すように、半導体装置５０Ａは、配線基板１０Ａと、１つ又は複数（ここでは、１つ）の半導体チップ６０と、アンダーフィル材６５と、外部接続端子６６とを有している。
図９（ｂ）に示すように、半導体チップ６０は、その回路形成面（ここでは、下面）に、複数の接続端子６１，６２が形成されている。各接続端子６１は、表面処理層３８（パッド３１Ｐ）の各々と対向する位置に設けられている。各接続端子６２は、表面処理層３９（パッド３７Ｐ）の各々と対向する位置に設けられている。そして、半導体チップ６０は、配線基板１０Ａにフリップチップ実装されている。詳述すると、半導体チップ６０の接続端子６１は、はんだバンプ４０を介して表面処理層３８と電気的に接続されている。また、半導体チップ６０の接続端子６２は、はんだバンプ４１を介して表面処理層３９と電気的に接続されている。
接続端子６１，６２としては、例えば、金属ポストを用いることができる。この接続端子６１，６２は、半導体チップ６０の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子６１，６２は、例えば、円柱状に形成されている。接続端子６２の直径は、例えば、接続端子６１の直径よりも大径に設定されている。なお、接続端子６１，６２の材料としては、例えば、銅や銅合金を用いることができる。
次に、配線基板１０Ａの製造方法について説明する。
図１０（ａ）に示す工程では、基板本体１１の下面に配線層２１が形成され、基板本体１１の上面に配線層３１及び配線層３７が形成された構造体を準備する。このとき、最上層の配線層３１及び配線層３７は、同一平面上に互いに離間して形成されている。
続いて、図１０（ｂ）に示す工程では、配線層２１の表面（下面及び側面）全面を被覆するソルダーレジスト層２２を基板本体１１の下面に積層し、配線層３１，３７の表面（上面及び側面）全面を被覆するソルダーレジスト層３２を基板本体１１の上面に積層する。これらソルダーレジスト層２２，３２は、例えば、感光性のソルダーレジストフィルムをラミネートする、又は液状のソルダーレジストを塗布することにより形成することができる。なお、本実施形態では、ソルダーレジスト層２２，３２の材料として、ポジ型の感光性樹脂を用いる。
次に、図１０（ｃ）に示す工程では、フォトリソグラフィ法により、ソルダーレジスト層２２を厚さ方向に貫通して配線層２１の下面の一部を外部接続用パッドＰ２として露出する貫通孔２２Ｘを形成する。また、フォトリソグラフィ法により、ソルダーレジスト層３２の上面３２Ａのうち配線層３１と平面視で重なる部分に凹部３３を形成するとともに、ソルダーレジスト層３２を厚さ方向に貫通して配線層３７の上面の一部をパッド３７Ｐとして露出する貫通孔３２Ｙを形成する。
図１１（ａ）に示すように、凹部３３は、その底面がソルダーレジスト層３２の厚さ方向の中途に位置するように形成されており、配線層３１の上面に達するまでは形成されていない。そして、凹部３３は、断面視略半楕円状に形成されている。一方で、貫通孔３２Ｙは、配線層３７上において、ソルダーレジスト層３２を厚さ方向に貫通するように形成されている。このような凹部３３及び貫通孔３２Ｙは例えば以下のように形成することができる。
まず、フォトマスク（図示略）を通じて、ポジ型の感光性樹脂層からなるソルダーレジスト層３２に対して露光を行う。このフォトマスクは、凹部３３に対応する開口部と貫通孔３２Ｙに対応する開口部を有する。このとき、露光量（露光時間）やフォトマスクの２種類の開口部における光透過率などを調整することにより、配線層３１と平面視で重なる部分のソルダーレジスト層３２を厚さ方向の途中まで露光するとともに、配線層３７上のソルダーレジスト層３２を配線層３７に到達するまで露光する。すなわち、本工程では、配線層３１と平面視で重なる部分では、配線層３１に到達するまで露光されないようにソルダーレジスト層３２に対して露光が行われ、配線層３７と平面視で重なる部分では、配線層３７に到達するまでソルダーレジスト層３２に対して露光が行われる。その後、ソルダーレジスト層３２を現像する。この現像により、露光された部分のソルダーレジスト層３２が除去され、未露光の部分のソルダーレジスト層３２が残る。これにより、配線層３１上に位置するソルダーレジスト層３２の上面３２Ａに凹部３３が形成されるとともに、配線層３７の上面の一部をパッド３７Ｐとして露出する貫通孔３２Ｙが形成される。すなわち、貫通孔３２Ｙは、フォトリソグラフィ法のみによって形成されている。さらに、本工程では、凹部３３の内壁面が曲面となるように、フォトリソグラフィ法における条件（露光量や現像時間）が適宜調整されている。
次に、図１１（ｂ）に示す工程では、凹部３３の底面に、凹部３３と連通してソルダーレジスト層３２を厚さ方向に貫通し、配線層３１の上面の一部を露出する開口部３４を形成する。本工程により、凹部３３と開口部３４とが連通してなり、配線層３１の上面の一部をパッド３１Ｐとして露出する貫通孔３２Ｘが形成される。開口部３４は、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。本工程では、レーザ加工法により開口部３４を形成することで、開口部３４の内壁面が略平面に形成される。また、レーザ加工法によって、開口部３４の内壁面は粗化面に形成される。
続いて、デスミア及びＣｕエッチング処理により、貫通孔３２Ｘの底部に露出する配線層３１の上面に付着した樹脂スミア（樹脂残渣）を除去する。
次いで、図１１（ｃ）に示す工程では、貫通孔３２Ｘの底部に露出する配線層３１の上面全面に表面処理層３８を形成するとともに、貫通孔３２Ｙの底部に露出する配線層３７の上面全面に表面処理層３９を形成する。例えば、表面処理層３８，３９がＮｉ層／Ｐｄ層／Ａｕ層である場合には、無電解めっき法により、配線層３１，３７の上面に、Ｎｉ層とＰｄ層とＡｕ層とをこの順番で積層して表面処理層３８，３９を形成する。これら表面処理層３８，３９は、例えば、略同じ厚さに形成される。
なお、本工程では、図示は省略するが、図１０（ｃ）に示した貫通孔２２Ｘの底部に露出する配線層２１の下面に表面処理層２３を形成する。
次に、図１２（ａ）に示す工程では、表面処理層３８，３９上に、適宜フラックスを塗布した後に、球状のはんだボール４２を搭載する。例えば、はんだボール４２は、振込治具（図示略）の開口部を通してソルダーレジスト層３２の各貫通孔３２Ｘ内に振り込まれる。
続いて、図１２（ｂ）に示す工程では、はんだボール４２を搭載した配線基板１０Ａをリフロー処理して、表面処理層３８上にはんだバンプ４０を形成するとともに、表面処理層３９上にはんだバンプ４１を形成する。このとき、表面処理層３８が凹部３３の底部を被覆するように形成されているため、貫通孔３２Ｘ内に振り込まれたはんだボール４２と表面処理層３８の上面とを好適に接触させることができる。これにより、リフロー時に、はんだバンプ４０中へのボイドの巻き込みを好適に抑制することができる。
その後、はんだバンプ４０，４１の接合の際にフラックスを用いた場合は、洗浄により残存するフラックスを除去する。
以上説明した製造工程により、図７に示した配線基板１０Ａを製造することができる。
次に、図１２（ｃ）に従って、半導体装置５０Ａの製造方法について説明する。
図１２（ｃ）に示す工程では、まず、回路形成面に形成された接続端子６１，６２を有する半導体チップ６０を準備する。続いて、半導体チップ６０を配線基板１０Ａにフリップチップ実装する。例えば、表面処理層３８と接続端子６１とを位置合わせし、表面処理層３９と接続端子６２とを位置合わせした後に、リフロー処理を行ってはんだバンプ４０，４１を溶融させる。これにより、はんだバンプ４０が接続端子６１に接合され、はんだバンプ４１が接続端子６２に接合される。本工程により、接続端子６１がはんだバンプ４０を介して表面処理層３８に電気的に接続され、接続端子６２がはんだバンプ４１を介して表面処理層３９に電気的に接続される。
その後、フリップチップ接合された半導体チップ６０と配線基板１０Ａとの間に、アンダーフィル材６５（図９（ａ）参照）を充填し、そのアンダーフィル材６５を硬化する。また、図９（ａ）に示した表面処理層２３上に外部接続端子６６を形成する。
以上の製造工程により、図９に示した半導体装置５０Ａを製造することができる。
以上説明した実施形態によれば、第１実施形態の（１）〜（３）、（７）の効果に加えて以下の効果を奏することができる。
（８）開口部３４から露出する配線層３１の上面に表面処理層３８を形成した。この表面処理層３８の上面を、貫通孔３２Ｘの角部３５よりも上側に形成した。これにより、貫通孔３２Ｘ内に振り込まれたはんだボール４２を、表面処理層３８の上面に好適に接触させることができる。これにより、リフロー時に、はんだバンプ４０中へのボイドの巻き込みを好適に抑制することができる。
（９）表面処理層３８を、開口部３４を充填する基部３８Ａと、その基部３８Ａよりも大径に形成された先端部３８Ｂとによって構成した。これにより、表面処理層３８（先端部３８Ｂ）とはんだバンプ４０との接合面積を増大させることができる。このため、表面処理層３８とはんだバンプ４０との接合信頼性を向上させることができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図１３に示すように、上記第１実施形態の配線基板１０において、貫通孔３２Ｘの底部に露出する配線層３１上に、基部３８Ａと先端部３８Ｂとを有する表面処理層３８を形成するようにしてもよい。
・図１４に示すように、上記第２実施形態の配線基板１０Ａにおいて、貫通孔３２Ｘの底部に露出する配線層３１上に表面処理層３６を形成するようにしてもよい。この表面処理層３６は、その上面が貫通孔３２Ｘの角部３５よりも下側に位置するように形成される。この場合に、表面処理層３９を、表面処理層３６と略同じ厚さに形成するようにしてもよい。
・上記各実施形態において、表面処理層３６の形成された貫通孔３２Ｘと、表面処理層３８の形成された貫通孔３２Ｘとが１つの配線基板１０，１０Ａに混在していてもよい。
・図１５に示すように、上記各実施形態の貫通孔３２Ｘにおいて、開口部３４をテーパ状に形成してもよい。例えば、開口部３４を、図１５において上側（ソルダーレジスト層３２の上面３２Ａ側）から下側（配線層３１側）に向かうに連れて径が小さくなるテーパ状に形成してもよい。
・上記各実施形態では、貫通孔３２Ｘの凹部３３の内壁面を、断面視において、開口端から凹部３３の内側に向かって略楕円弧状に凹むように形成した。これに限らず、例えば凹部３３の内壁面を、断面視において、開口端から凹部３３の内側に向かって円弧状や放物線状に凹むように形成してもよい。
・図１６に示すように、はんだバンプ４０を、凹部３３を充填するように形成してもよい。本変形例のはんだバンプ４０は、表面処理層３６の上面に形成され、表面処理層３６から露出する開口部３４を充填するように形成されている。また、本変形例のはんだバンプ４０は、ソルダーレジスト層３２の上面３２Ａよりも上方に突出するように形成されている。
なお、図１６では、表面処理層３６上にはんだバンプ４０を形成した例を示したが、表面処理層３８上に、その表面処理層３８から露出する凹部３３を充填するはんだバンプ４０を形成するようにしてもよい。
・上記各実施形態では、表面処理層３６，３８，３９上にはんだボール４２を搭載し、そのはんだボール４２を溶融してはんだバンプ４０，４１を形成した。これに限らず、例えば、はんだめっき法等を用いて、表面処理層３６，３８，３９上にはんだバンプを形成するようにしてもよい。
・上記各実施形態において、表面処理層３６，３８，３９上にはんだバンプ４０，４１を形成した。これに限らず、例えば、表面処理層３６，３８，３９上に金属ポストを形成するようにしてもよい。金属ポストは、例えば、無電解めっき法や電解めっき法により形成することができる。
・上記各実施形態の配線基板１０，１０Ａにおける表面処理層３６，３８，３９を省略してもよい。
・上記各実施形態では、配線基板１０，１０Ａの最外層となる保護絶縁層の一例としてソルダーレジスト層２２，３２を例示したが、各種の感光性を有する絶縁性樹脂から保護絶縁層を形成することができる。
・上記各実施形態の配線基板１０，１０Ａを、ＣＳＰ（Chip Size Package）やＳＯＮ（Small Out line Non-Lead Package）等のパッケージに用いられる配線基板に具体化してもよい。
・上記各実施形態並びに各変形例は適宜組み合わせてもよい。
１０，１０Ａ 配線基板
３１ 配線層
３２ ソルダーレジスト層（保護絶縁層）
３２Ｘ 貫通孔
３３ 凹部
３４ 開口部
３５ 角部
３６，３８，３９ 表面処理層
３７ 配線層
３８Ａ 基部
３８Ｂ 先端部
４０，４１ はんだバンプ
４２ はんだボール
５０，５０Ａ 半導体装置
６０ 半導体チップ
６１，６２ 接続端子

Claims (8)

  1. 最上層の第１配線層と、
    前記第１配線層と同一平面上に形成され、前記第１配線層と離間して形成された最上層の第２配線層と、
    前記第１配線層及び前記第２配線層を被覆する保護絶縁層と、
    前記保護絶縁層を厚さ方向に貫通し、前記第１配線層の上面の一部を露出する第１貫通孔と、
    前記保護絶縁層を厚さ方向に貫通し、前記第２配線層の上面の一部を露出する第２貫通孔と、を有し、
    前記第１貫通孔は、前記保護絶縁層の上面に形成され、内壁面が曲面に形成された凹部と、前記凹部の底部に形成され、前記凹部よりも平面形状が小さく形成された開口部とが連通されてなり、
    前記第１貫通孔の内壁面には、深さ方向の中途に段差が形成されており、
    前記第２貫通孔は、前記凹部よりも平面形状が大きく形成されており、
    前記第２貫通孔の内壁面には、深さ方向の中途に段差が形成されていないことを特徴とする配線基板。
  2. 前記開口部から露出する前記第１配線層の上面に形成された表面処理層を有し、
    前記表面処理層の上面は、前記凹部の内壁面の下端と前記開口部の内壁面の上端との接続部に形成された角部よりも下側に位置していることを特徴とする請求項１に記載の配線基板。
  3. 前記開口部から露出する前記第１配線層の上面に形成された表面処理層を有し、
    前記表面処理層の上面は、前記凹部の内壁面の下端と前記開口部の内壁面の上端との接続部に形成された角部よりも上側に位置していることを特徴とする請求項１に記載の配線基板。
  4. 前記表面処理層は、前記開口部に充填された基部と、前記凹部の底部に形成され、前記基部よりも平面形状が大きく形成された先端部とを有することを特徴とする請求項３に記載の配線基板。
  5. 前記表面処理層に接合されたはんだバンプを有することを特徴とする請求項２〜４のいずれか一項に記載の配線基板。
  6. 請求項５に記載の配線基板と、
    前記はんだバンプに接合された接続端子を有し、前記配線基板にフリップチップ実装された半導体チップと、を有することを特徴とする半導体装置。
  7. 最上層の第１配線層及び第２配線層を、同一平面上に互いに離間して形成する工程と、
    前記第１配線層及び前記第２配線層の一部を被覆する保護絶縁層を形成する工程と、
    フォトリソグラフィ法により、前記保護絶縁層の上面のうち前記第１配線層と平面視で重なる部分に、内壁面が曲面となる凹部を形成するとともに、前記保護絶縁層を厚さ方向に貫通して前記第２配線層の上面の一部を露出する第２貫通孔を形成する工程と、
    レーザ加工法により、前記凹部の底部に、前記凹部よりも平面形状が小さく形成され、前記第１配線層の上面の一部を露出する開口部を形成し、前記凹部及び前記開口部が連通してなる第１貫通孔を形成する工程と、を有し、
    前記第２貫通孔は、前記凹部よりも平面形状が大きく形成されることを特徴とする配線基板の製造方法。
  8. 前記開口部から露出する前記第１配線層の上面に表面処理層を形成する工程と、
    前記表面処理層の上面にはんだボールを搭載する工程と、
    リフロー処理により前記はんだボールを溶融し、前記表面処理層の上面にはんだバンプを形成する工程と、を有することを特徴とする請求項７に記載の配線基板の製造方法。
JP2015255103A 2015-12-25 2015-12-25 配線基板、半導体装置及び配線基板の製造方法 Active JP6608108B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015255103A JP6608108B2 (ja) 2015-12-25 2015-12-25 配線基板、半導体装置及び配線基板の製造方法
US15/381,916 US9899304B2 (en) 2015-12-25 2016-12-16 Wiring substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015255103A JP6608108B2 (ja) 2015-12-25 2015-12-25 配線基板、半導体装置及び配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2017118067A JP2017118067A (ja) 2017-06-29
JP2017118067A5 JP2017118067A5 (ja) 2018-11-22
JP6608108B2 true JP6608108B2 (ja) 2019-11-20

Family

ID=59087962

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015255103A Active JP6608108B2 (ja) 2015-12-25 2015-12-25 配線基板、半導体装置及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US9899304B2 (ja)
JP (1) JP6608108B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6771308B2 (ja) * 2016-05-02 2020-10-21 三菱電機株式会社 回路基板および半導体集積回路の実装構造
KR20180098009A (ko) * 2017-02-24 2018-09-03 삼성전자주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
TWI693872B (zh) 2018-10-29 2020-05-11 欣興電子股份有限公司 電路板製造方法
JP7336258B2 (ja) * 2019-05-15 2023-08-31 イビデン株式会社 プリント配線板およびその製造方法
JP7378247B2 (ja) * 2019-09-05 2023-11-13 イビデン株式会社 プリント配線板およびその製造方法
JP7451971B2 (ja) * 2019-11-29 2024-03-19 大日本印刷株式会社 配線基板
KR20210125864A (ko) 2020-04-09 2021-10-19 에스케이하이닉스 주식회사 매립된 솔더의 접합 구조를 구비하는 반도체 패키지
KR20210127559A (ko) 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치
KR20230040814A (ko) * 2021-09-16 2023-03-23 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판
US11751334B2 (en) * 2021-10-22 2023-09-05 Nanya Technology Corporation Semiconductor device with interface structure and method for fabricating the same
WO2024018514A1 (ja) * 2022-07-19 2024-01-25 オリンパスメディカルシステムズ株式会社 多層立体回路基板、内視鏡、および多層立体回路基板の製造方法
WO2024100981A1 (ja) * 2022-11-09 2024-05-16 株式会社村田製作所 回路モジュール、及び回路モジュールの実装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation
JP4800253B2 (ja) 2007-04-04 2011-10-26 新光電気工業株式会社 配線基板の製造方法
JP5121574B2 (ja) * 2008-05-28 2013-01-16 新光電気工業株式会社 配線基板及び半導体パッケージ
JP5479233B2 (ja) 2010-06-04 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP5981232B2 (ja) * 2012-06-06 2016-08-31 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法

Also Published As

Publication number Publication date
JP2017118067A (ja) 2017-06-29
US9899304B2 (en) 2018-02-20
US20170186677A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
JP6608108B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR102427557B1 (ko) 반도체 패키지
KR100800478B1 (ko) 적층형 반도체 패키지 및 그의 제조방법
TWI506738B (zh) 封裝結構及其製法
US20160043041A1 (en) Semiconductor packages and methods of packaging semiconductor devices
JP6816964B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
CN110797321B (zh) 半导体封装件
JP2008218505A (ja) 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
JP2019186243A (ja) 配線基板、半導体パッケージ及び配線基板の製造方法
JP7068957B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR102015909B1 (ko) 팬-아웃 반도체 패키지
JP6713289B2 (ja) 半導体装置及び半導体装置の製造方法
JP5157455B2 (ja) 半導体装置
JP2017228755A (ja) ファン−アウト半導体パッケージ
TWI646639B (zh) 半導體封裝
KR101982054B1 (ko) 팬-아웃 반도체 패키지
KR20130126171A (ko) 범프 구조물 및 이의 형성 방법
JP2011146490A (ja) 回路基板及びその製造方法、半導体装置、並びに電子回路装置
TWI801600B (zh) 印刷電路板
JP2021174871A (ja) 端子構造、配線基板及び端子構造の製造方法
KR20220034596A (ko) 반도체 패키지
US9735132B1 (en) Semiconductor package
JP7532208B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP7478782B2 (ja) プリント回路基板及びその製造方法
KR102556703B1 (ko) 패키지 기판 및 그 제조방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181010

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191022

R150 Certificate of patent or registration of utility model

Ref document number: 6608108

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150