KR20230040814A

KR20230040814A - 회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20230040814A
Application number: KR1020210124369A
Authority: KR
Inventors: 라세웅; 김상일; 이기한
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-09-16
Filing date: 2021-09-16
Publication date: 2023-03-23
Also published as: WO2023043183A1; CN118251971A

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 금속층을 포함하는 회로 패턴층; 상기 절연층 상에 배치되고, 상기 제1 금속층과 수직으로 중첩된 홈부를 포함하는 보호층; 및 상기 보호층의 상기 홈부에 배치된 제2 금속층을 포함하고, 상기 홈부는, 적어도 일부가 상기 제1 금속층 상에 배치되고, 상기 제1 금속층보다 큰 폭을 가지고, 상기 제2 금속층은, 상기 홈부 내에 상기 제1 금속층보다 큰 폭을 가지고 배치된다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.

이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 보호층인 솔더 레지스트(SR)가 구비된다.

통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다

한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.

상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.

또한 NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.

한편, 상기와 같은 솔더 레지스트의 오프닝 영역(SRO)과 수직으로 중첩된 패드 상에는 도금층이 배치된다. 상기 도금층은 솔더와의 접합성을 향상시키기 위한 표면처리층일 수 있다. 또한, 제품 타입에 따라, 상기 패드와 상기 도금층 사이에는 범프가 추가로 배치될 수 있다.

그러나, 종래 기술에 따른 회로 기판에서의 표면 처리층 또는 범프는 다양한 물리적 신뢰성 및 전기적 신뢰성 문제를 가지고 있다.

이에 따라, 새로운 구조의 표면 처리층 및/또는 범프를 포함하는 회로 기판이 요구되고 있다.

종래 기술(또는 비교 예)에 따른 회로 기판의 금속층(표면 처리층 또는 범프)가 가지는 문제점에 대해서는 이하의 도 1a 내지 도 1e를 참조하여 구체적으로 설명하기로 한다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 제품 두께에 영향을 주지 않으면서, 솔더와 범프의 접촉 면적을 증가시킬 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 제품 두께에 영향을 주지 않으면서, 솔더와 표면처리층 사이의 접촉 면적을 증가시킬 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 패드와 솔더 사이에 형성되는 금속접합층(IMC: Inter Metallic Contact)의 물리적 및 전기적 신뢰성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 홈부는, 상기 제1 금속층과 인접하게 위치하고, 제1 폭을 갖는 제1 홈부; 및 상기 제1 홈부 상에 배치되고, 상기 제1 폭 및 상기 제1 금속층보다 큰 폭을 갖는 제2 홈부를 포함하고, 상기 제2 금속층은, 상기 제1 홈부 내에 배치되는 제1 파트와, 상기 제2 홈부 내에 배치되고, 상기 제1 파트 및 상기 제1 금속층보다 큰 폭을 갖는 제2 파트를 포함한다.

또한, 상기 제1 홈부는 상기 제1 금속층과 같거나 작은 폭을 가진다.

또한, 상기 제1 금속층은 상기 홈부와 수직으로 중첩되며, 상기 절연층을 향하여 오목한 패임부를 포함하고, 상기 제2 금속층은 상기 제1 금속층의 상기 패임부 내에 배치되는 제3 파트를 포함한다.

또한, 상기 제2 금속층의 제3 파트는, 상기 제1 금속층의 상기 홈부를 통해 노출되는 영역과 수직으로 중첩되는 제3-1 파트; 및 상기 제1 금속층의 상기 홈부를 통해 노출되는 영역과 수직으로 중첩되지 않는 제3-2 파트를 포함한다.

또한, 상기 제1 금속층은, 패드이고, 상기 제1 회로 패턴층은, 상기 패드에 인접하게 배치된 트레이스를 포함하고, 상기 제2 금속층의 제2 파트는, 상기 트레이스와 수직으로 중첩되는 중첩 영역을 포함한다.

또한, 상기 제1 홈부는 상기 제1 금속층의 폭보다 큰 폭을 가지고, 상기 제1 금속층의 상면보다 낮은 바닥면을 갖고, 상기 보호층은 상기 제1 금속층과 이격되며, 상기 제2 금속층의 제1 파트는, 상기 제1 금속층의 측면의 적어도 일부와 접촉한다.

또한, 상기 제1 홈부의 바닥면은 상기 절연층의 상면보다 높게 위치한다.

또한, 상기 제1 금속층은, 패드이고, 상기 제2 금속층은, 상기 패드 상에 배치되는 범프 또는 표면 처리층이다.

한편, 실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층; 상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되고 단차를 가지는 홈부를 포함하는 보호층; 및 상기 보호층의 상기 홈부 내에 배치된 표면 처리층을 포함하고, 상기 표면 처리층은 상기 홈부의 중심에서 가장자리 방향으로 갈수록 높이가 낮아지는 영역을 포함한다.

또한, 상기 표면 처리층은 상기 패드의 폭보다 큰 폭을 가지며, 상기 표면 처리층은, 상기 패드와 수직으로 중첩되는 중첩 영역 및 상기 패드와 수직으로 중첩되지 않는 비중첩 영역을 포함한다.

또한, 상기 보호층은, 상기 패드와 수직으로 중첩되고, 제1 홈부를 가지는 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 제1 홈부 및 상기 패드와 수직으로 중첩되며, 상기 제1 홈부의 폭보다 큰 폭의 제2 홈부를 가지는 제2 부분을 포함하고, 상기 표면 처리층은, 상기 제1 홈부 내에 배치되는 제1 파트와, 상기 제2 홈부 내에 배치되고, 상기 제1 파트보다 큰 폭을 가지는 제2 파트를 포함한다.

또한, 상기 제1 홈부는 상기 패드보다 작은 폭을 가지고, 상기 제2 홈부는 상기 제1 홈부 및 상기 패드의 각각의 폭보다 큰 폭을 가진다.

또한, 상기 패드는 상기 제1 홈부와 수직으로 중첩되며, 상기 절연층을 향하여 오목한 패임부를 포함하고, 상기 표면 처리층은, 상기 패드의 패임부 내에 배치되는 제3 파트를 포함한다.

또한, 상기 표면 처리층의 제3 파트는, 상기 제1 파트와 수직으로 중첩되는 제3-1 파트; 및 상기 제1 파트와 수직으로 중첩되지 않는 제3-2 파트를 포함한다.

또한, 상기 제1 홈부는 상기 패드의 폭보다 큰 폭을 가지고, 상기 보호층의 상기 제1 부분은 상기 패드와 이격되며, 상기 표면 처리층의 제1 파트는, 상기 패드의 측면의 적어도 일부와 접촉한다.

또한, 상기 보호층의 상기 제1 부분의 상면은 상기 패드의 상면보다 낮게 위치하고, 상기 제1 홈부는 상기 패드의 폭과 동일한 폭을 가지며, 상기 패드는, 상기 제1 홈부와 수평으로 중첩되고, 상기 패드의 내측 방향으로 형성된 패임부를 포함하고, 상기 표면 처리층의 제1 파트는 상기 패임부 내에 배치된다.

또한, 상기 표면 처리층은 4㎛ 이상의 두께를 가지며, 상면의 적어도 일부가 곡면을 포함하며, 상기 표면 처리층의 두께는, 상기 표면 처리층의 중첩 영역에서의 최소 두께, 최대 두께 및 평균 두께 중 적어도 하나인이다.

한편, 실시 예에 따른 패키지 기판은 절연층; 상기 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층; 상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되고 단차를 가지는 홈부를 포함하는 보호층; 상기 보호층의 상기 홈부 내에 배치되고, 상기 홈부의 단차에 대응하는 단차를 가진 금속층; 상기 금속층 상에 배치된 접속부; 상기 접속부 상에 실장된 칩; 및 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 홈부는, 상기 패드와 수직으로 중첩되고 제1 폭을 가지는 제1 홈부; 및 상기 제1 홈부와 수직으로 중첩되고, 상기 제1 폭보다 큰 제2 폭을 가지는 제2 홈부를 포함하고, 상기 금속층은, 상기 제1 홈부에 배치되는 제1 파트와 상기 제2 홈부에 배치되는 제2 파트를 포함하는 범프 및 표면 처리층 중 어느 하나를 포함한다.

또한, 상기 칩은 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함한다.

실시 예에 따른 회로 기판은 단차를 포함하는 홈부를 가진 제1 보호층과, 상기 홈부 내에 배치되는 제2 금속층을 포함한다. 예를 들어, 상기 홈부는 제1 금속층인 패드와 수직으로 중첩되며 제1 폭을 가지는 제1 홈부와, 상기 제1 홈부 상에 형성되고 상기 제1 폭보다 큰 제2 폭을 가지는 제2 홈부를 포함한다. 이때, 상기 제2 금속층은 범프일 수 있고, 이와 다르게 표면 처리층일 수 있다. 그리고, 상기 제2 금속층은, 상기 제1 홈부 내에 배치되는 제1 파트 및 상기 제2 홈부 내에 배치되는 제2 파트를 포함한다. 이때, 상기 제2 파트는 상기 제1 파트보다 큰 폭을 가진다. 이에 따라, 실시 예에서는 상기 단차를 가지는 제1 보호층의 홈부를 이용하여, 상기와 같이 제1 파트 및 제2 파트를 포함하는 금속층을 형성할 수 있다. 그리고, 실시 예에 따라 상기 홈부는 제2 홈부 만을 포함할 수 있고, 상기 제2 금속층은 상기 제2 홈부 내에 배치된 제2 파트만을 포함할 수 있다. 이를 통해 실시 예에서는 칩이나 외부 기판과의 접합을 위한 솔더와의 접합 면적을 증가시킬 수 있고, 이에 따른 접합성을 향상시킬 수 있다. 구체적으로, 비교 예에서의 제1 보호층은 단차를 포함하지 않으며, 이에 따라 제1 홈부만을 포함한다. 이에 따라 비교 예에서의 제2 금속층(예를 들어, 범프)은 상기 제1 홈부에 대응하는 폭을 가지는 제1 파트만을 포함하며, 이에 따른 솔더와의 접합 면적이 감소함에 따른 접합성이 저하되는 문제점을 가진다. 이에 반하여, 실시 예에서는 비교 예에 대비하여, 상기 제1 파트와 제2 파트의 폭의 차이만큼 솔더와의 접합 면적을 향상시킬 수 있고, 이에 따른 접합성을 향상시킬 수 있다.

한편, 비교 예에서는 상기 제2 금속층이 상기 제2 파트를 포함하며 형성되는 구조를 가지기도 하나, 상기 제2 파트는 상기 제1 보호층의 상면 돌출되는 구조를 가진다. 즉, 비교 예에서의 제2 금속층의 제2 파트는 제1 보호층의 상면 위에 배치되는 구조를 가진다. 이에 따라, 비교 예에서는 상기 제2 금속층이 제2 파트를 포함하는 경우, 상기 제2 파트에 대응하는 두께만큼 회로 기판의 전체적인 두께가 증가하는 문제점이 있다. 이에 반하여 실시 예에서는 단차를 가진 제1 보호층을 이용하여, 상기 제1 보호층 내에 상기 제2 금속층의 제2 파트를 형성할 수 있다. 이에 따라, 실시 예에서는 상기 회로 기판의 전체적인 두께에 영향을 주지 않으면서 상기 솔더와의 접합성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다.

또한, 실시 예에서는 상기 제1 홈부가 가지는 폭의 변화를 통해, 상기 제2 금속층의 다양한 디자인 설계가 가능하도록 한다. 예를 들어, 상기 제1 홈부는 패드의 폭보다 작을 수 있고, 이와 다르게 클 수 있으며, 이와 다르게 동일할 수 있다. 나아가, 상기 제1 홈부는 부분적으로 상기 패드의 폭과 동일한 폭을 가지며, 부분적으로 상기 패드의 폭보다 큰 폭을 가질 수 있다. 이에 따라, 실시 예에서는 제1 보호층의 홈부가 가져야 하는 다양한 타입에 모두 적용이 가능하며, 이에 따른 제품 디자인 자유도를 향상시킬 수 있다.

또한, 실시 예에서 상기 패드에는 패임부가 형성된다. 상기 패임부는 상기 제1 보호층의 홈부가 형성된 이후, 상기 패드 상에 존재하는 잔해물을 제거하기 위한 에칭 공정에서 형성될 수 있다. 그리고, 상기 제2 금속층은 상기 패임부를 채우며 형성될 수 있다. 이에 따라 실시 예에서는 상기 제2 금속층이 상기 패임부를 채우며 형성되도록 함으로써, 이에 따른 제1 금속층인 패드의 전기적 신뢰성을 향상시킬 수 있다.

한편, 상기 금속층이 표면 처리층인 경우, 상기 표면 처리층은 적어도 4㎛ 이상의 두께를 가진다. 예를 들어, 상기 표면 처리층은 표면 처리 공법에 따라 복수의 층 구조(예를 들어, 니켈-팔라듐-금, 또는 니켈-금)를 가질 수 있다. 그리고, 상기 복수의 층 구조를 가진 표면 처리층의 전체 두께는 4㎛ 이상의 두께를 가질 수 있다. 이에 따라, 실시 예에서는 상기 표면 처리층이 상기 패임부를 안정적으로 채울 수 있도록 하고, 이에 따른 전기적 신뢰성을 향상시킬 수 있다. 구체적으로, 상기 패임부의 깊이는 3㎛ 수준을 가진다. 상기 표면 처리층이 3㎛ 이하의 두께를 가지는 경우, 상기 표면 처리층에 의해 상기 패임부가 완전히 채워지지 않는 문제가 발생할 수 있고, 이에 따른 패드의 신호 전달 특성에 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 표면 처리층이 4㎛ 이상의 두께를 가지도록 하여, 상기 표면 처리층에 의해 상기 패임부가 완전히 채워지도록 하고, 이에 따른 신호 전달 특성을 향상시킬 수 있도록 한다.

나아가, 실시 예에서는 상기 표면 처리층이 4㎛ 이상의 두께를 가짐에 따라, 상기 제1 보호층과 패드 사이의 계면과 표면 처리층의 상면 사이가 일정 거리 이격될 수 있도록 한다. 이를 통해, 실시 예에서는 상기 표면 처리층 상에 솔더가 배치됨에 따라 형성되는 금속 접합층의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다. 구체적으로, 비교 예에서와 같이 상기 표면 처리층이 3㎛ 이하의 두께를 가지는 경우, 상기 표면 처리층의 상면은 상기 계면과 실질적으로 동일한 높이에 형성되며, 이에 따라 상기 금속 접합층도 상기 계면과 동일한 높이에 위치할 수 있다. 이때, 회로 기판의 사용 환경에서, 상기 제1 보호층의 팽창 및 수축이 발생할 수 있고, 이에 따른 스트레스가 발생할 수 있다. 이때, 비교 예에서는 상기 계면과 상기 금속 접합층이 동일 높이에 형성됨에 따라 상기 스트레스가 상기 금속 접합층에 그대로 전달되며, 이에 따른 상기 금속 접합층의 물리적 신뢰성 및 전기적 신뢰성이 저하될 수 있다. 이에 반하여, 실시 예에서는 상기 표면 처리층을 4㎛ 이상의 두께로 형성함에 따라, 상기 계면과 상기 금속 접합층 사이를 일정 거리 이격시킬 수 있으며, 이에 따라 상기 스트레스가 상기 금속 접합층에 전달되지 않도록 할 수 있다. 이를 통해, 실시 예에서는 상기 금속 접합층의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있으며, 나아가 제품 신뢰성을 향상시킬 수 있다.

도 1a는 제1 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1b는 제2 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1c 내지 도 1e는 도 1b의 제2 비교 예의 회로 기판의 제조 공정을 설명하기 위한 도면이다.
도 2a는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2b는 도 2a의 회로 기판의 일 영역을 확대한 확대도이다.
도 2c는 도 2b의 회로 기판의 제1 변형 예를 나타낸 도면이다.
도 2d는 도 2b의 회로 기판의 제2 변형 예를 나타낸 도면이다.
도 2e는 도 2b의 회로 기판의 제3 변형 예를 나타낸 도면이다.
도 2f는 도 2b의 회로 기판의 제4 변형 예를 나타낸 도면이다.
도 3a는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3b는 도 3a의 회로 기판의 변형 예를 나타낸 도면이다.
도 4는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 6a는 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 6b는 도 6a의 회로 기판의 일부 영역을 확대한 확대도이다.
도 6c는 도 6a의 회로 기판의 변형 예를 나타낸 도면이다.
도 7은 제6 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8a는 제7 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8b는 도 8a의 제1 패드의 형상을 구체적으로 나타낸 도면이다.
도 8c는 도 8b에 따른 제1 패드 및 표면 처리층의 형상에 대한 광학 현미경 사진을 나타낸 도면이다.
도 9는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 10은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11a 내지 도 11i는 일 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 12a 내지 도 12d는 다른 일 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

- 비교 예 -

실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.

도 1a는 제1 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 1b는 제2 비교 예에 따른 회로 기판을 나타낸 도면이며, 도 1c 내지 도 1e는 도 1b의 제2 비교 예의 회로 기판의 제조 공정을 설명하기 위한 도면이다.

도 1a를 참조하면, 제1 비교 예에 따른 회로 기판은 절연층(10), 회로 패턴층, 보호층(30) 및 금속층을 포함한다.

도 1a의 제1 비교 예에 따른 회로 기판은 회로 패턴층의 패드 상에 범프에 대응하는 금속층이 배치된 구조를 가진다.

예를 들어, 제1 비교 예의 회로 기판은 칩(미도시)이나 외부 기판(미도시)를 부착하기 위해 회로 패턴층 상에 배치된 범프를 포함한다. 구체적으로, 제1 비교 예의 회로 기판은 상기 범프 상에 배치된 표면 처리층(미도시) 및 상기 표면 처리층 상에 배치된 솔더를 더 포함한다. 그리고, 상기 칩 또는 외부 기판은 상기 솔더를 통해 상기 회로 기판에 접합된다.

제1 비교 예의 회로 기판은 절연층(10)을 포함한다. 이때, 회로 기판은 절연층의 층 수를 기준으로 복수의 층 구조를 가질 수 있다. 그리고, 상기 회로 기판이 복수의 층 구조를 가지는 경우, 도 1a의 절연층(10)은 복수의 절연층 중 최외곽(예를 들어, 최상측)에 배치된 절연층을 나타낸 것일 수 있다.

제1 비교 예의 회로 기판은 절연층(10) 상에 배치되는 회로 패턴층을 포함한다. 상기 회로 패턴층은 패드 및 트레이스를 포함한다. 상기 패드는 상기 회로 패턴층 중 상기 칩이나 외부 기판과의 접합을 위해 솔더가 배치되는 패턴을 의미할 수 있다. 상기 트레이스는 상기 복수의 패드 사이를 연결하는 가느다란 신호 라인을 의미할 수 있다.

또한, 제1 비교 예의 회로 기판은 절연층(10) 상에 배치되는 보호층(30)을 포함한다.

상기 보호층(30)은 복수의 홈부를 포함한다. 상기 복수의 홈부는 타입에 따라 구분될 수 있다. 예를 들어, 보호층(30)은 NSMD 타입의 제1 홈부(31)를 포함한다. 또한, 보호층(30)은 SMD 타입의 제2 홈부(32)를 포함한다. 한편, 홈부는 실시 예에 따라 개구부라 지칭될 수 있다.

그리고, 상기 회로 패턴층은 제1 패드(21), 제2 패드(22) 및 제3 패드(23) 중 적어도 하나를 포함한다.

상기 제1 패드(21)는 상기 회로 패턴층 중 상기 보호층(30)의 제1 홈부(31)와 수직으로 중첩되는 패턴을 의미한다.

또한, 상기 제2 패드(22) 및 제3 패드(23)는 상기 회로 패턴층 중 상기 보호층(30)의 제2 홈부(32)와 수직으로 중첩되는 패턴을 의미한다.

이때, 상기 보호층(30)의 제1 홈부(31)의 폭은 제1 패드(21)의 폭보다 크다. 이에 따라, 상기 제1 패드(21)의 상면의 전체 영역은 상기 보호층(30)의 제1 홈부(31)와 수직으로 중첩된다.

그리고, 상기 보호층(30)의 제2 홈부(32)의 폭은 제2 패드(22) 또는 제3 패드(23)의 폭보다 작다. 이에 따라, 상기 제2 패드(22)의 상면은 상기 보호층(30)의 제2 홈부(32)와 수직으로 중첩되는 중첩 영역과, 상기 제2 홈부(32)와 수직으로 중첩되지 않는 비중첩 영역을 포함한다. 또한, 상기 제3 패드(23)의 상면은 상기 보호층(30)의 제2 홈부(32)와 수직으로 중첩되는 중첩 영역과 상기 제2 홈부(32)와 수직으로 중첩되지 않는 비중첩 영역을 포함한다.

한편, 제1 비교 예의 회로 기판은 제1 패드(21) 상에 배치되는 제1 범프(41)를 포함한다. 이때, 상기 제1 패드(21)는 제1 폭(w1)을 가진다. 그리고, 상기 제1 범프(41)는 상기 제1 폭(w1)보다 작은 제2 폭(w2)을 가지고 상기 제1 패드(21)의 상면에 배치된다. 이와 같이, 제1 비교 예의 회로 기판에서, 제1 범프(41)는 제1 패드(21)의 폭보다 작은 폭을 가지며, 상기 제1 범프(41)의 솔더(미도시) 사이의 접합 면적이 감소할 수 있다. 이에 따라, 회로 기판의 다양한 사용 환경에서 발생하는 스트레스에 의해, 상기 솔더가 상기 제1 범프(41)로부터 분리되는 신뢰성 문제가 발생할 수 있다.

또한, 제1 비교 예의 회로 기판은 제2 패드(22) 상에 배치되는 제2 범프(42)를 포함한다. 이때, 상기 제2 범프(42)는 상기 제2 패드(22)가 가지는 폭보다 작은 폭을 가진다. 이에 따라, 제1 비교 예의 회로 기판에서, 상기 제2 범프(42)를 포함하는 구조는 상기 솔더와 상기 제2 범프(42) 사이의 접합 면적 감소에 따른 신뢰성 문제를 포함하고 있다.

또한, 제1 비교 예에서의 회로 기판은 범프를 2층 구조로 형성하여, 상기 솔더와 상기 범프 사이의 접합 면적을 확보하고 있다.

예를 들어, 제1 비교 예의 회로 기판은 제3 패드(23) 상에 배치되는 제3 범프(43)를 포함한다. 이때, 상기 제3 범프(43)는 상기 보호층(30)의 제2 홈부(32) 내에 배치되는 제1 파트(43-1) 및 상기 제1 파트(43-1) 상에 배치되는 제2 파트(43-2)를 포함한다. 이때, 상기 제3 범프(43)의 제1 파트(43-1)의 폭(w4)은 상기 제3 패드(23)의 폭(w3)보다 작은 폭을 가진다. 또한, 상기 제3 범프(43)의 제2 파트(43-2)의 폭(w5)은 상기 제3 패드(23)의 폭(w3) 및 상기 제1 파트(43-1)의 폭(w4)보다 큰 폭을 가진다. 이에 따라, 제1 비교 예에서는 상기 제3 범프(43)의 제2 파트(43-2)를 이용하여, 상기 솔더와의 접합 면적을 향상시키고 있다.

그러나, 상기 제3 범프(43)의 제2 파트(43-2)는 상기 보호층(30)의 상면 위로 돌출된 구조를 가진다. 구체적으로, 제1 비교 예에서는 상기 보호층(30) 상에 드라이 필름(미도시)을 배치하고, 상기 드라이 필름을 이용하여 상기 제3 범프(43)의 제2 파트(43-2)를 형성한다. 이에 따라, 상기 제3 범프(32)의 제2 파트(43-2)는 상기 보호층(30)의 상면 위로 돌출된 구조를 가지게 된다. 이에 따라, 제1 비교 예에서, 상기 제3 범프(43)를 포함하는 구조는, 상기 제3 범프(43)의 제2 파트(43-2)를 이용하여 상기 솔더와의 접합 면적을 증가시킬 수 있으나, 상기 제2 파트(43-2)에 대응하는 두께만큼 회로 기판의 두께가 증가하는 문제가 있다.

한편, 도 1b를 참조하면, 제2 비교 예에 따른 회로 기판은 절연층(10), 회로 패턴층, 보호층(30) 및 금속층을 포함한다.

도 1b의 제2 비교 예에 따른 회로 기판은 회로 패턴층의 패드 상에 표면 처리층(50)에 대응하는 금속층이 배치된 구조를 가진다. 그리고, 상기 표면 처리층(50) 상에는 칩(미도시)이나 외부 기판(미도시)의 접합을 위한 솔더(60)가 배치된 구조를 가진다.

그러나, 이와 같은 제2 비교 예에서의 회로 기판은 솔더(60)와 표면 처리층(50) 사이의 금속접합층(65)의 물리적 또는 전기적 신뢰성이 저하되는 문제점을 가지고 있다.

예를 들어, 도 1b와 같은 회로 기판을 제조하는 과정에서의, 각각의 구성의 실제 구조를 살펴보면 다음과 같다.

도 1c를 참조하면, 제2 비교 예에서는 절연층(10) 상에 회로 패턴층(20)이 배치된 상태에서, 보호층(30)을 형성한다. 이때, 상기 보호층(30)은 상기 회로 패턴층(20)의 상면을 덮으며 배치된다. 이후, 제2 비교 예에서는 상기 보호층(30)을 노광 및 현상하여, 상기 회로 패턴층(20)과 수직으로 중첩되는 제3 홈부(33)를 형성한다. 이때, 상기 제3 홈부(33)는 노광 및 현상 공정에 따라, 상기 회로 패턴층(20)을 향할수록 폭이 점진적으로 감소하는 형상을 가지게 된다.

이때, 도 1d를 참조하면, 제2 비교 예에서는 상기 보호층(30)의 제3 홈부(33)가 형성되면, 상기 회로 패턴층(20)을 에칭하는 공정을 진행한다. 구체적으로, 상기 회로 패턴층(20)의 상면 중 상기 제3 홈부(33)와 수직으로 중첩되는 영역에는, 상기 보호층(30)의 잔해물이 존재할 수 있다. 이에 따라, 상기 회로 패턴층(20)의 상면 중 상기 제3 홈부(33)와 수직으로 중첩되는 영역을 에칭하여 상기 잔해물을 제거하는 공정을 진행한다. 이때, 회로 패턴층(20)의 상면에는 상기 공정이 진행됨에 따른 리세스(20r)가 형성된다. 상기 리세스(20r)는 상기 회로 패턴층(20)의 상면에서 하면을 향하는 방향으로 오목한 형상을 가진다. 이때, 상기 리세스(20r)는 상기 제3 홈부(33)와 수직으로 중첩된 회로 패턴층(20)의 상면을 에칭함에 따라 형성된다. 그러나, 상기 에칭 과정에서, 에칭액이 상기 회로 패턴층(20)의 상면과 상기 보호층(30)의 하면 사이의 영역에 침투하게 된다. 그리고, 상기와 같은 에칭액의 침투에 의해, 상기 제3 홈부(33)와 수직으로 중첩되지 않는 회로 패턴층(20)의 상면에도 추가 리세스(R)가 형성된다. 이때, 상기 리세스(20r) 및 상기 추가 리세스(R)의 깊이는 2㎛ 내지 3㎛ 정도이다.

이후, 도 1e를 참조하면, 제2 비교 예에서는 상기 회로 패턴층(20)의 상면에 표면 처리층(50)을 형성하는 공정을 진행한다. 그리고, 제2 비교 예에서는 상기 표면 처리층(50) 상에 솔더(60)를 형성하는 공정을 진행한다.

이때, 제2 비교 예에서의 표면 처리층(50)의 두께는 3㎛ 이하를 가진다. 예를 들어, 상기 표면 처리층(50)은 표면 처리 공법에 따라 복수의 도금층을 포함한다. 그리고, 상기 복수의 도금층의 두께의 합은 3㎛ 이하를 가진다. 예를 들어, 상기 표면 처리층(50)은 니켈(Ni) 도금층 및 금(Au) 도금층을 포함하거나, 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층을 포함한다. 그리고, 상기와 같은 층 구조를 가지는 복수의 도금층의 총 두께는 3㎛ 이하이다. 이에 따라, 제2 비교 예에서의 표면 처리층(50)은 상기 회로 패턴층(20)의 리세스(20r) 및 추가 리세스(R)를 채우며 형성된다.

한편, 표면 처리층(50) 상에 상기 솔더(60)를 형성하는 경우, 상기 표면 처리층(50)과 상기 솔더(60)는 이종물질로 구성되며, 이에 따라 상기 솔더(60)와 상기 표면 처리층(50) 사이의 계면에 금속접합층(65)이 형성된다. 이때, 제2 비교 예에서의 표면 처리층(50)은 3㎛ 이하의 두께를 가짐에 따라, 상기 금속접합층(65)은 상기 제3 홈부(33)의 모서리 영역(30e)의 하면과 실질적으로 동일한 높이에 배치된다. 예를 들어, 제2 비교 예에서의 금속접합층(65)은 상기 회로 패턴층(20)의 상면과 상기 보호층(30)의 하면 사이의 계면과 동일한 높이를 가지게 된다.

이때, 상기 보호층(30)은 회로 기판의 사용 환경에서 열적 특성 등에 따라 수축 및 팽창이 이루어진다. 이때, 상기 보호층(30)의 하면과 상기 회로 패턴층(20)의 상면 사이의 계면에는 상기 보호층(30)의 수축 및 팽창에 의한 스트레스가 전달된다. 여기에서, 제2 비교 예에서는 상기 금속접합층(65)이 상기 보호층(30)의 하면과 회로 패턴층(20)의 상면 사이의 계면에 인접하게 형성된다. 이에 의해, 제2 비교 예에서는 상기 보호층(30)의 하면과 상기 회로 패턴층(20)의 상면 사이의 계면에서 발생하는 스트레스가 상기 금속접합층(65)에 그대로 전달되는 문제가 있다. 그리고, 제2 비교 예에서의 상기 금속접합층(65)은 상기 전달되는 스트레스에 의한 크랙 등의 물리적 신뢰성 문제가 발생할 수 있다. 이에 따라, 제2 비교 예에서는 회로 기판의 사용 환경에 따라 상기 금속접합층(65)의 물리적 신뢰성 저하로 인해 상기 솔더(60)가 회로 패턴층(20)에서 분리되는 문제가 발생할 수 있다.

실시 예에서는 상기와 같은 제1 비교 예 및 제2 비교 예의 문제점을 해결하도록 한다. 구체적으로, 실시 예에서는 회로 기판의 두께 증가 없이, 범프와 솔더 사이의 접합 면적을 증가시킬 수 있도록 한다. 이를 통해, 실시 예에서는 상기 범프와 솔더 사이의 접합성을 향상시킬 수 있도록 한다. 또한, 실시 예에서는 회로 기판의 두께 증가 없이, 표면 처리층과 솔더 사이의 접합 면적을 증가시킬 수 있도록 한다. 이를 통해, 실시 예에서는 상기 표면 처리층과 솔더 사이의 접합성을 향상시킬 수 있도록 한다. 또한, 실시 예에서는 솔더와 표면 처리층 사이에 형성되는 금속접합층의 물리적 신뢰성을 향상시킬 수 있도록 한다. 이를 위해, 실시 예에서는 보호층의 모서리 단부와 상기 금속 접합층 사이의 이격 거리를 증가시킴에 따라, 상기 보호층의 수축 및 팽창에 따른 스트레스가 상기 금속 접합층에 직접 전달되지 않도록 한다. 이를 위해, 실시 예에서는 상기 금속 접합층의 물리적 신뢰성을 향상시킬 수 있도록 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

- 제1 실시 예 -

도 2a는 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2b는 도 2a의 회로 기판의 일 영역을 확대한 확대도이며, 도 2c는 도 2b의 회로 기판의 제1 변형 예를 나타낸 도면이고, 도 2d는 도 2b의 회로 기판의 제2 변형 예를 나타낸 도면이며, 도 2e는 도 2b의 회로 기판의 제3 변형 예를 나타낸 도면이고, 도 2e는 도 2b의 회로 기판의 제3 변형 예를 나타낸 도면이다.

이하에서는 도 2a 내지 도 2f를 참조하여 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.

도 2a 내지 도 2f를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 범프 등의 금속층을 포함할 수 있다. 이때, 제1 실시 예에서의 회로 기판은 칩이나 외부 기판의 접합을 위해, 회로 패턴층의 패드 상에 범프가 배치된 구조를 가질 수 있다. 이에 따라, 제1 실시 예에서의 제1 금속층은 패드를 의미할 수 있고, 제2 금속층은 범프를 의미할 수 있다. 이하에서는 제1 금속층을 패드라 지칭하고, 제2 금속층을 범프라 지칭하여 설명하기로 한다.

예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조를 가질 수 있다. 예를 들어, 회로 기판은 절연층의 층수를 기준으로 1층의 단층 구조를 가질 수 있다. 예를 들어, 회로 기판은 절연층의 층수를 기준으로 4층 이상의 구조를 가질 수도 있을 것이다.

예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외곽에 배치된 제1 최외곽 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조에서 제2 최외곽에 배치된 제2 최외곽 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판이 절연층의 층수를 기준으로 4층 이상의 구조를 가지는 경우, 상기 내측 절연층은 2층 이상으로 구성될 수 있을 것이다.

절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 회로 패턴층(120)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층은 6㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120)의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께가 30㎛를 초과하는 경우에는 상기 제1 회로 패턴층(120)의 트레이스(120T)의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 각각 상기 제1 회로 패턴층(120)이 가지는 두께에 대응하는 두께를 가질 수 있다.

한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.

트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.

상기 절연층(110)에는 비아가 형성될 수 있다. 상기 비아는 상기 절연층(110)을 관통하며 형성되고, 이에 따라 서로 다른 층에 배치된 회로 패턴층 사이를 전기적으로 연결할 수 있다.

예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다.

예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 이때, 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 비아(V2)는 모래시계 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 회로 기판이 코어리스 기판일 경우, 상기 제2 비아(V2)는 제1 비아(V1) 또는 제2 비아(V2)와 동일한 형상을 가질 수 있다.

예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.

상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 관통 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 상기 제1 절연층(111)의 제1면 또는 상면 상에는 제1 보호층(160)이 배치될 수 있다. 상기 제1 보호층(160)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 홈부(추후 설명)를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)은 제1 실시 예의 제2 금속층에 대응하는 범프(180)가 배치되는 패드(예를 들어, 제1 금속층)를 포함할 수 있다. 그리고, 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)의 패드와 수직으로 중첩되는 홈부를 포함할 수 있다. 이때, 본원의 회로 기판의 실시 예들은 회로 기판의 제1 보호층이 가지는 홈부의 형상에 따라 구분될 수 있다. 또한, 본원의 회로 기판의 실시 예들은 상기 제1 보호층의 홈부 내에 배치되는 제2 금속층의 종류에 따라 구분될 수 있다. 예를 들어, 상기 제1 보호층이 가지는 홈부는 제1 내지 제3 타입으로 구분될 수 있다. 또한, 상기 제1 보호층의 홈부 내에 배치되는 제2 금속층은 범프 및 표면 처리층으로 구분될 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

또한, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(170)이 배치될 수 있다. 상기 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(미도시)와 수직으로 중첩될 수 있다.

한편, 도 2b를 참조하면, 제1 실시 예에서의 제1 보호층(160)은 단차 구조를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제1 절연층(111)의 상면에 배치되는 제1 부분(161)과, 상기 제1 부분(161) 상에 배치되는 제2 부분(162)을 포함할 수 있다.

상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 절연층(111)의 상면과 접촉할 수 있다. 또한, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 측면의 일부와 접촉할 수 있다. 또한, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 상면과 접촉할 수 있다.

구체적으로, 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 두께보다 클 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 상면은 상기 제1 회로 패턴층(120)의 상면보다 높게 위치할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 상면의 적어도 일부를 덮을 수 있다.

상기 제1 보호층(160)의 제2 부분(162)은 상기 제1 보호층(160)의 제1 부분(161) 상에 배치될 수 있다. 이때, 상기 제1 보호층(160)의 제2 부분(162)의 면적은 상기 제1 보호층(160)의 제1 부분(161)의 면적보다 작을 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 상면은 상기 제1 보호층(160)의 제2 부분(162)과 수직으로 중첩되는 중첩 영역과, 상기 제1 보호층(160)의 제2 부분(162)과 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

상기 제1 보호층(160)의 제1 부분(161)은 제1 홈부(161O)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 제1 홈부(161O)를 포함할 수 있다. 구체적으로, 상기 제1 회로 패턴층(120)은 패드를 포함한다. 예를 들어, 상기 제1 회로 패턴층(120)은 제1 패드(120P1) 및 제2 패드(120P2)를 포함할 수 있다. 그리고, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1) 및 제2 패드(120P2)와 각각 수직으로 중첩되는 제1 홈부(161O)를 포함할 수 있다. 이하에서는 상기 제1 패드(120P1)를 중심으로 형성되는 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O) 및 제2 부분(162)의 제2 홈부(162O)에 대해 설명하기로 한다. 다만, 상기 제1 패드(120P1)를 기준으로 형성되는 상기 제1 홈부(161O) 및 상기 제2 홈부(162O)는 상기 제1 회로 패턴층(120)의 제2 패드(120P2) 상에도 동일하게 형성될 수 있을 것이다.

상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 작을 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 15% 내지 95%의 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 20% 내지 90%의 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 25% 내지 85%의 사이의 범위를 만족할 수 있다.

상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 15% 미만이면, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 범프(180) 사이의 전기적 연결성이 저하될 수 있다. 구체적으로, 상기 범프(180)는 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O) 내에 배치될 수 있다. 이에 따라, 상기 범프(180)의 하면은 상기 제1 홈부(161O)의 폭(W2)에 대응하는 폭을 가질 수 있다. 이때, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 15% 미만이면, 상기 범프(180)와 상기 제1 회로 패턴층(120)의 제1 패드(120P1) 사이의 접촉 면적이 감소하고, 이에 따라, 상기 범프(180)가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)로부터 분리 또는 탈락되는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 15% 미만이면, 상기 범프(180)와 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭 차이로 인해, 상기 범프(180)와 상기 제1 회로 패턴층(120)의 제1 패드(120P1) 사이에서 전달되는 신호의 저항이 증가하고, 이에 따른 신호 손실이 증가할 수 있다.

또한, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 95%를 초과하면, 회로 쇼트와 같은 신뢰성 문제가 발생할 수 있다. 구체적으로, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)는 노광 및 현상 공정을 통해 형성된다. 이때, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 95%를 초과하는 경우, 상기 노광 및 현상 공정에서의 공정 편차에 따라, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 상기 제1 홈부(161O)의 폭이 커지는 문제가 발생할 수 있다. 그리고, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 상기 제1 홈부(161O)의 폭이 커지는 경우, 제1 실시 예에 따른 SMD 타입의 제1 보호층(160)을 제공하지 못할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 상기 제1 홈부(161O)의 폭이 커지는 경우, 상기 제1 홈부(161O) 내에 배치되는 범프(180)가 상기 제1 패드(120P1)와 이웃하는 제1 회로 패턴층(120)의 트레이스(120T)와 접촉하고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 15% 내지 95%의 사이의 범위를 만족할 수 있다.

한편, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께보다 크다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 내지 180%의 범위를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 110% 내지 170%의 범위를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 115% 내지 165%의 범위를 가질 수 있다. 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 보호층(160)의 제1 부분(161)의 하면에서 상면사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 절연층(111)의 상면에서 상기 제1 보호층(160)의 제1 부분(161)의 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 하면에서 상기 제1 보호층(160)의 제1 부분(161)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 두께는 상기 제1 회로 패턴층(120)의 하면에서 상면까지의 수직 거리를 의미할 수 있다.

상기 제1 보호층(160)의 제1 부분(161)의 두께가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 미만이면, 이하에서 설명되는 범프(180)의 제2 파트(182)의 하면과 상기 제1 회로 패턴층(120)의 트레이스(120T) 사이의 거리가 감소하고, 이에 따른 상호 신호 간섭이 발생할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 미만이면, 상기 범프(180)와 상기 트레이스(120T) 사이의 신호 간섭에 따라, 상기 범프 상에 실장되는 칩의 동작 성능에 문제가 발생할 수 있다.

또한, 상기 제1 보호층(160)의 제1 부분(161)의 두께가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 180%를 초과하면, 상기 제1 보호층(160)의 제1 부분(161)의 두께에 대응하게 범프(180)의 두께도 증가하고, 이에 따른 회로 기판의 전체적인 두께가 증가할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 내지 180%의 범위를 가지도록 한다.

한편, 상기 제1 보호층(160)의 제1 부분(161)은 복수의 단위 부분으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 부분(161) 상에 배치되고, 상기 제1 회로 패턴층(120)의 측면을 덮는 제1-1 부분과, 상기 제1-1 부분 상에 배치되고 상기 제1 홈부(161O)를 포함하는 제1-2 부분으로 구분될 수 있다. 그리고, 상기 제1-2 부분의 적어도 일부는 상기 제1 회로 패턴층(120)의 제1 패드(120P1) 상에 배치될 수 있다. 한편, 상기 제1 회로 패턴층(120)은 상기 제1 보호층(160)의 제1-1 부분을 관통할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1-1 부분은 상기 제1 회로 패턴층(120)이 관통하는 관통 홀에 대응하는 홈부(미도시)를 포함할 수 있다.

상기 설명한 바와 같이, 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 작은 폭(W2)을 가진다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 상면의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 상면 중 가장자리 영역을 덮을 수 있으나, 이에 한정되는 것은 아니다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩되는 중첩 영역 및, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

한편, 상기 설명한 바와 같이, 상기 제1 회로 패턴층(120)은 제1 패드(120P1) 및 제2 패드(120P2) 이외에, 트레이스(120T)를 포함한다. 그리고, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 두께보다 크다. 이에 따라, 상기 제1 회로 패턴층(120)의 트레이스(120T)는 상기 제1 절연층(111)의 상면에 배치되는 상기 제1 보호층(160)의 제1 부분(161)으로 덮일 수 있다.

상기 제1 보호층(160)은 상기 제1 부분(161) 상에 배치되는 제2 부분(162)을 포함한다.

상기 제1 보호층(160)의 제2 부분(162)은 제2 홈부(162O)를 포함한다. 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩될 수 있다. 또한, 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O)는 상기 제1 부분(161)의 제1 홈부(161O)와 수직으로 중첩될 수 있다.

이때, 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O)의 폭(W3)은 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O)의 폭(W2)보다 클 수 있다. 또한, 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O)의 폭(W3)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 클 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 홈부(162O)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)과 동일한 폭을 가질 수 있다. 즉, 제1 비교 예에서의 SMD 타입의 홈부를 포함하는 보호층의 구조에서, 범프의 상면의 폭은 패드의 폭보다 작은 폭을 가질 수 밖에 없다. 이와 다르게, 제1 실시 예에서는 상기 범프(180)의 상면의 폭을 최소 상기 제1 패드(120P1)의 폭과 동일한 폭까지 증가시킬 수 있으나, 나아가 상기 제1 패드(120P1)의 폭보다 더 큰 폭을 가지도록 할 수도 있다. 다만, 제1 실시 예에서는 회로 기판의 두께를 증가시키지 않고, 회로 기판의 물리적 및 전기적 신뢰성에 영향을 주지 않으면서, 상기 제1 범프(180)의 상면의 폭을 최대한 증가시킬 수 있는 구조를 제공한다. 이에 따라, 상기 제2 홈부(162O)의 폭은 상기 제1 패드(120P1)의 폭보다 큰 폭을 가진다. 이를 통해, 실시 예에서의 범프(180)의 상면의 폭은 상기 제1 패드(120P1)의 폭보다 큰 폭을 가질 수 있다.

예를 들어, 상기 제2 홈부(162O)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 102% 내지 130%의 범위를 가질 수 있다. 예를 들어, 상기 제2 홈부(162O)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 105% 내지 130%의 범위를 가질 수 있다. 상기 제2 홈부(162O)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 102% 내지 130%의 범위를 가질 수 있다. 상기 제2 홈부(162O)의 폭(W3)이 상기 제1 패드(120P1)의 폭의 102% 미만이면, 제1 실시 예에 따른 범프(180)의 상면의 폭을 증가시킴에 따라 발생하는 솔더와의 접촉 면적 증가 효과가 미비할 수 있다. 또한, 상기 제2 홈부(162O)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 물리적 신뢰성 문제가 발생하거나, 회로 기판의 폭 방향 또는 길아 방향으로의 사이즈가 증가할 수 있다. 예를 들어, 범프(180)는 상기 제2 홈부(162O) 내에 배치된다. 이에 따라, 상기 범프(180)는 상기 제1 패드(120P1) 상에 배치되는 제1 범프와, 제2 패드(120P2) 상에 배치되는 제2 범프를 포함할 수 있다. 이때, 상기 제1 패드(120P1)는 상기 제2 패드(120P1)와 인접하게 배치될 수 있다. 이에 따라, 상기 제1 범프도 상기 제2 범프에 인접하게 배치될 수 있다. 그리고, 상기 제2 홈부(162O)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 상기 제2 홈부(162O) 내에 배치되는 제1 범프와 제2 범프 사이의 거리가 너무 가까울 수 있고, 이에 따른 상호 간의 신호 간섭이 발생할 수 있다. 또한, 상기 제2 홈부(162O)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 상기 제1 범프와 제2 범프 사이의 피치에 따라, 상기 제1 범프와 제2 범프가 서로 연결될 수 있고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제2 홈부(162O)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 상기와 같은 제1 범프와 제2 범프 사이의 회로 쇼트 문제를 해결하기 위해, 상기 제1 범프와 제2 범프 사이의 피치를 증가시켜야만 하며, 이에 따른 회로 기판의 사이즈가 커질 수 있다.

상기와 같이, 제1 실시 예에서는 제1 보호층(160)에 단차를 가지는 홈부를 형성한다. 예를 들어, 제1 보호층(160)은 제1 부분(161) 및 제2 부분(162)을 포함한다. 그리고, 상기 제1 보호층(160)의 제1 부분(161)은 제1 홈부(161O)를 포함한다. 또한, 상기 제1 보호층(160)의 제2 부분(162)은 상기 제1 홈부(161O)보다 큰 폭을 가지는 제2 홈부(162O)를 포함한다.

한편, 제1 실시 예의 회로 기판은 상기 제1 보호층(160)의 홈부 내에 배치되는 범프(180)를 포함한다. 상기 범프(180)는 상기 제1 보호층(160)의 홈부를 채우며 형성될 수 있다. 상기 범프(180)의 하면은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 접촉할 수 있다. 또한, 상기 범프(180)의 상면은 상기 제1 보호층(160)의 홈부와 수직으로 중첩되고, 그에 따라 회로 기판의 상측으로 노출될 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 부분(162)은 상기 범프(180)와 수직으로 중첩되지 않을 수 있다. 이에 따라, 상기 범프(180)의 상면은 회로기판의 상측으로 노출되고, 이에 따라 칩이 실장되는 실장부로 이용되거나, 외부 기판이 접합되는 단자부로 이용될 수 있다.

상기 범프(180)는 'T'자 형상을 가질 수 있다. 예를 들어, 범프(180)는 상기 제1 보호층(160)의 제1 부분(161)의 제1 홈부(161O) 내에 배치되는 제1 파트(181)를 포함한다. 또한, 상기 범프(180)는 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O) 내에 배치되는 제2 파트(182)를 포함한다.

상기 범프(180)의 제1 파트(181)는 상기 제1 홈부(161O)의 폭(W2)에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 범프(180)의 제1 파트(181)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 작은 폭을 가질 수 있다. 이에 따라, 상기 제1 파트(181)는 상기 제1 패드(120P1)의 일부와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 패드(120P1)는 상기 범프(180)의 제1 파트(181)와 수직으로 중첩되는 중첩 영역과, 상기 범프(180)의 제1 파트(181)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

상기 범프(180)의 제2 파트(182)는 상기 범프(180)의 제1 파트(181) 상에 배치될 수 있다. 이때, 상기 범프(180)의 제1 파트(181) 및 제2 파트(182)는 설명의 편의를 위해 구분한 것일뿐, 실질적으로 이는 일체로 형성될 수 있다.

상기 범프(180)의 제2 파트(182)는 상기 제2 홈부(162O)의 폭(W3)에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 범프(180)의 제2 파트(182)는 상기 범프(180)의 제1 파트(181)보다 큰 폭을 가질 수 있다. 이에 따라, 상기 범프(180)의 제2 파트(182)는 상기 범프(180)의 제1 파트(181)와 수직으로 중첩되는 중첩 영역과, 상기 범프(180)의 제1 파트(181)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 또한, 상기 범프(180)의 제2 파트(182)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)보다 큰 폭을 가질 수 있다. 이에 따라 상기 범프(180)의 제2 파트(182)는 상기 제1 패드(120P1)와 수직으로 중첩되는 중첩 영역과, 상기 제1 패드(120P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

이에 따라, 서로 이웃하는 복수의 범프 사이의 간격(D2)은 서로 이웃하는 복수의 패드 사이의 간격(D1)보다 작을 수 있다.

예를 들어, 제1 회로 패턴층(120)은 서로 이웃하는 제1 패드(120P1) 및 제2 패드(120P2)를 포함한다. 또한, 상기 범프(180)는 상기 제1 패드(120P1) 상에 배치되는 제1 범프, 및 상기 제2 패드(120P2) 상에 배치되는 제2 범프를 포함한다.

이때, 상기 서로 이웃하는 제1 패드(120P1) 및 제2 패드(120P2) 사이의 간격(D1)은 상기 제1 범프와 상기 제2 범프 사이의 간격(D2)보다 클 수 있다. 예를 들어, 상기 제1 범프의 제2 파트와 상기 제2 범프의 제2 파트 사이의 간격(D2)은 상기 제1 패드(120P1)와 제2 패드(120P2) 사이의 간격(D1)보다 클 수 있다.

여기에서, 제1 범프와 제2 범프 사이의 피치는, 상기 제1 패드(120P1)와 제2 패드(120P2) 사이의 피치에 대응한다. 예를 들어, 제1 실시 예에서의 상기 범프(180)의 제2 파트(182)의 폭(W3)은 제1 회로 패턴층(120)의 제1 패드(120P1)와 제2 패드(120P2) 사이의 피치에 영향을 주지 않는 범위 내에서 비교 예 대비 증가할 수 있다. 이를 통해, 실시 예에서는 상기 범프(180)를 이용하여 솔더와의 접합 면적을 증가시킬 수 있고, 이에 따른 상기 솔더와의 접합력을 향상시킬 수 있다. 예를 들어, 실시 예에서는 상기 제1 패드(120P1)의 폭보다 큰 폭을 가지는 범프(180)의 제2 파트(182)를 이용하여, 상기 솔더와의 접합 면적을 증가시킬 있고, 이에 따른 접합력을 향상시킬 수 있다. 이때, 실시 예에서의 상기 범프(180)의 제2 파트(182)는 상기 제1 보호층(160)의 상면 위로 돌출되지 않고, 상기 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)에 배치되는 구조를 가진다. 이에 따라, 실시 예에서는 회로 기판의 두께 증가 없이 상기 범프와 솔더와의 접합 면적을 증가시킬 수 있다.

한편, 도 2b에서는 도시하지 않았지만, 상기 범프(180)의 제1 파트(181) 및 제2 파트(182)는 각각 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 범프(180)는 상기 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)의 내벽에 무전해 도금을 진행하여 시드층(미도시) 형성하고, 상기 시드층을 이용하여 전해 도금을 진행하여 형성된 전해 도금층을 포함할 수 있다. 예를 들어, 상기 시드층은 상기 제1 홈부(161O)의 내벽 및 제2 홈부(162O)의 내벽에 형성될 수 있다. 그리고, 상기 전해 도금층은 상기 제1 홈부(161O) 및 제2 홈부(162O)를 채우며 상기 시드층 상에 형성될 수 있다.

한편, 도 2b에서의 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)는 수직 단면 형상이 각각 사각 형상을 가졌다. 예를 들어, 도 2b에서의 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)의 수직 단면은 상부 폭 및 하부 폭이 동일한 사각 형상을 가졌다. 예를 들어, 도 2b에서의 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)는 각각 상부 폭 및 하부 폭이 동일한 기둥 형상을 가졌다.

이때, 상기 제1 홈부(161O) 및 제2 홈부(162O)는 상기 제1 보호층(160)의 노광 공정 및 현상 공정을 통해 형성된다.

이에 따라, 도 2c에서와 같이 상기 제1 홈부(161O)와 제2 홈부(162O)의 수직 단면은 상부 폭 및 하부 폭이 서로 다른 사다리꼴 형상을 가질 수 있다. 예를 들어, 상기 제1 홈부(161O)는 상기 제1 보호층(160)의 제1 부분(161)의 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제1 홈부(161O)는 상부 폭이 하부 폭보다 큰 사다리꼴 형상을 가질 수 있다. 또한, 제2 홈부(162O)는 상기 제1 보호층(160)의 제2 부분(162)의 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제2 홈부(162O)는 상부 폭이 하부 폭보다 큰 사다리꼴 형상을 가질 수 있다. 이때, 상기 제2 홈부(162O)가 가지는 경사는 상기 제1 홈부(161O)가 가지는 경사와 동일할 수 있고, 이와 다르게 서로 다를 수 있다.

또한, 범프(180)는 제1 홈부(161O) 내에 배치되는 제1 파트(181) 및 제2 홈부(162O) 내에 배치되는 제2 파트(182)를 포함한다. 이에 따라, 상기 범프(180)의 제1 파트(181)는 상기 제1 홈부(161O)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 범프(180)의 제1 파트(181)의 수직 단면 형상은 상면의 폭이 하면의 폭보다 큰 사다리꼴 형상을 가질 수 있다. 예를 들어, 상기 범프(180)의 제2 파트(182)의 수직 단면 형상은 상면의 폭이 하면의 폭보다 큰 사다리꼴 형상을 가질 수 있다.

이때, 도 2c에서와 같이, 상기 제1 홈부(161O) 및 상기 범프(180)의 제1 파트(181)의 수직 단면 형상이 사다리꼴 형상을 가지는 경우, 상기 제1 홈부(161O)의 폭 및 상기 범프(180)의 제1 파트(181)폭은 전체 영역 중 최대 폭을 가지는 영역의 제1 폭, 최소 폭을 가지는 영역의 제2 폭, 및 전체 영역의 제1 평균 폭 중 어느 하나를 의미할 수 있다.

또한, 제2 홈부(162O) 및 범프(180)의 제2 파트(182)의 수직 단면 형상이 사다리꼴 형상을 가지는 경우, 상기 제2 홈부(162O)의 폭 및 상기 범프(180)의 제2 파트(182)의 폭은 전체 영역 중 최대 폭을 가지는 영역의 제3 폭, 최소 폭을 가지는 영역의 제4 폭, 및 전체 영역의 제2 평균 폭 중 어느 하나를 의미할 수 있다.

한편, 도 2d를 참조하면, 범프(180)의 최하면은 상기 제1 패드(120P1)의 최상면보다 낮게 위치할 수 있다.

예를 들어, 상기 범프(180)의 형성 공정은 상기 제1 절연층(111) 상에 제1 회로 패턴층(120)을 형성하는 제1 공정, 상기 제1 회로 패턴층(120) 상에 제1 부분(161) 및 제2 부분(162)을 포함하는 제1 보호층(160)을 형성하는 제2 공정, 상기 제1 보호층(160)의 제2 부분(162)에 제2 홈부(162O)를 형성하는 제3 공정, 상기 제1 보호층(160)의 제1 부분(161)에 제1 홈부(161O)를 형성하는 제4 공정, 상기 제1 홈부(161O)와 수직으로 중첩된 제1 패드(120P1)의 상면을 에칭하는 제5 공정, 및 상기 제1 홈부(161O)와 상기 제2 홈부(162O)를 채우는 범프(180)를 형성하는 제6 공정을 포함한다.

이때, 상기 제5 공정은 상기 제1 홈부(161O)가 형성된 이후에, 상기 제1 패드(120P1)의 상면에 상기 제1 보호층(160)의 잔해물이 남을 수 있고, 이에 따라 상기 제1 홈부(161O)와 수직으로 중첩된 상기 제1 패드(120P1)의 상면을 에칭하여 상기 잔해물을 제거하는 공정을 의미한다. 이때, 상기 제5 공정을 진행함에 따라, 상기 제1 패드(120P1)의 상면에는 패임부(도 11g의 120r 참조)가 형성된다.

일 실시예에서, 상기 패임부(120r)는 상기 제1 패드(120P1)의 상면 중 홈부를 통해 노출되는 영역과 수직으로 중첩된 영역에 형성된다. 예를 들어, 상기 제1 패드(120P1)의 상면에 제1 홈부(161O)가 배치된 경우, 상기 패임부(120r)는 상기 패드(120P1)의 상면 중 제1 홈부(161O)를 통해 노출되는 영역(예를 들어, 제1 홈부와 수직으로 중첩된 영역)과 수직으로 중첩된 영역에 형성된다. 즉, 상기 패임부(120r)는 상기 제1 패드(120P1)의 상면 중 상기 제1 홈부(161O)와 수직으로 중첩된 영역에 형성된다. 한편, 본 실시 예는 이에 한정되지 않으며, 상기 제1 패드(120P1)의 상면에 제2 홈부(162O)가 바로 배치되는 경우, 상기 패임부(120r)는 상기 패드(120P1)의 상면 중 제2 홈부(162O)를 통해 노출되는 영역과 수직으로 중첩된 영역에 형성된다.

이때, 상기 제1 홈부(161O)와 수직으로 중첩된 제1 패드(120P1)의 상면을 애칭액을 이용하여 애칭하는 경우, 상기 애칭액은 상기 제1 홈부(161O)와 수직으로 중첩되지 않은 제1 패드(120P1)의 상면으로 파고 들어갈 수 있다. 예를 들어, 상기 애칭액은 상기 제1 보호층(160)의 제1 부분(161)의 하면과 상기 제1 패드(120P1)의 상면 사이의 영역(예를 들어, 상기 제1 패드의 상면 중 상기 제1 보호층의 제1 부분으로 덮인 영역)으로 파고 들어갈 수 있고, 이에 따라, 상기 제1 패드(120P1)의 상면 중 상기 제1 홈부(161O)와 중첩되지 않는 영역에도 형성될 수 있다. 즉, 상기 패임부(120r)는 상기 제1 패드(120P1)의 상면 중 홈부(실시예에 따라, 제1 홈부(161O) 또는 제2 홈부(162O))를 통해 노출되는 영역과 수직으로 중첩되지 않는 영역에 형성된다.

예를 들어, 상기 패임부(120r)는 상기 제1 패드(120P1)의 상면 중 상기 제1 홈부(161O)와 수직으로 중첩된 영역에 형성된 제1 패임 부분과, 상기 제1 패임 부분과 연결되고 제1 홈부(161O)와 수직으로 중첩되지 않는 영역에 형성되는 제2 패임 부분을 포함할 수 있다. 그리고, 상기 패임부(120r)의 제2 패임 부분을 통해, 상기 제1 패드(120P1)의 상면과 상기 제1 보호층(160)의 제1 부분(161)의 하면 사이는 이격될 수 있다.

한편, 상기 범프(180)는 상기 제1 패드(120P1)의 패임부(120r)를 채우며 형성될 수 있다. 예를 들어, 상기 범프(180)는 상기 제1 파트(181)와 상기 제1 패드(120P1) 사이에 형성되는 제3 파트(180r)를 더 포함할 수 있다.

예를 들어, 상기 범프(180)의 제3 파트(180r)는 상기 제1 패드(120P1)의 상면에 오목하게 패인 부분인 패임부(120r)를 채우며 형성될 수 있다.

이때, 상기 범프(180)의 제3 파트(180r)는 상기 범프(180)의 제1 파트(181)보다 큰 폭을 가질 수 있다. 예를 들어, 상기 범프(180)의 제3 파트(180r)는 상기 제1 파트(181)와 수직으로 중첩된 제3-1 파트(180r1)과, 상기 제1 파트(181)와 수직으로 중첩되지 않는 제3-2 파트(180r2)를 포함할 수 있다. 그리고, 상기 제3-2 파트(180r2)는 상기 범프(180)의 제2 파트(182)와 수직으로 중첩될 수 있다.

한편, 도 2e를 참조하면, 도 2b의 범프(180) 대비, 범프(180)의 제2 파트의 폭을 더욱 증가시킬 수 있다. 이때, 도 2e의 설명에서, 도 2b와 실질적으로 동일한 부분에 대해서는 이에 대한 설명은 생략하기로 한다. 도 2e의 회로 기판은 도 2b의 회로 기판 대비, 제1 보호층의 제2 부분에 형성되는 제2 홈부의 폭과, 상기 제2 홈부를 채우는 범프의 제2 파트의 폭에 차이가 있다.

도 2e를 참조하면, 상기 제1 보호층(160a)의 제2 부분(162a)은 제2 홈부(162Oa)를 포함할 수 있다. 그리고, 상기 제2 홈부(162Oa)는 도 2b의 제2 홈부(162O)보다 클 수 있다.

또한, 범프(180a)는 상기 제2 부분(162a)의 제2 홈부(162Oa) 내에 배치되는 제2 파트(182a)를 포함한다. 그리고, 상기 제2 파트(182a)는 도 2b의 제2 파트(182)보다 큰 폭을 가질 수 있다.

한편, 제1 회로 패턴층(120)은 서로 이웃게 배치된 제1 패드(120P1) 및 제2 패드(120P2)를 포함하고, 상기 제1 패드(120P1)와 제2 패드(120P2) 사이에 배치되는 트레이스(120T)를 포함할 수 있다.

이때, 도 2e의 구조에서는, 상기 범프(180a)의 제2 파트(182a)의 폭을 더욱 증가시킬 수 있고, 이에 따라 상기 범프(180a)의 적어도 일부가 상기 제1 회로 패턴층(120)의 트레이스(120T)와 수직으로 중첩되는 구조를 가질 수 있다.

예를 들어, 범프(180a)의 제2 파트(182a)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩되는 중첩 영역 및 상기 제1 패드(120P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함한다. 그리고, 상기 범프(180a)의 제2 파트(182a)의 비중첩 영역은 수직으로 상기 제1 패드(120P1)와 이웃하게 배치된 트레이스(120T)와 수직으로 중첩되는 중첩 영역(OR1)을 포함할 수 있다. 상기와 같이, 실시 예에서는 상기 트레이스(120T)와 수직으로 중첩되는 영역까지 상기 범프(180a)의 제2 파트(182a)의 폭을 증가시킬 수 있으며, 이에 따른 상기 제2 파트(182a) 상에 배치되는 솔더와의 접합 면적을 더욱 증가시킬 수 있다.

일 예로, 상기 트레이스(120T)는 상기 제1 패드(120P1) 및 제2 패드(120P2) 사이에서, 상기 제1 패드(120P1) 및 제2 패드(120P2)와 일정 간격 이격되어 배치될 수 있다. 그리고, 상기 범프(180a)의 제2 파트(182a)는 상기 트레이스(120T)와 수직으로 중첩되는 중첩 영역(OR1)을 포함할 수 있다.

한편, 도 2f를 참조하면, 실시 예서는 솔더와의 접합 면적 증가를 위한 범프(180)의 폭을 증가시키면서, 제조 공정을 간소화할 수 있다.

이때, 도 2b의 회로 기판과 실질적으로 동일한 부분에 대해서는 이에 대한 상세한 설명은 생략하기로 한다.

도 2f를 참조하면, 실시 예에서의 홈부는 제1 보호층(160)의 제2 부분(162)에만 형성될 수 있다.

예를 들어, 도 2b에서 설명한 실시 예의 제1 홈부(161O)는 생략될 수 있다. 이에 따라, 범프(180)의 제1 파트(181)도 생략될 수 있다.

이에 따라, 상기 제1 보호층(160)은 제2 홈부(162O)를 포함한다. 상기 제2 홈부(162O)는 상기 패드(120P1)의 폭보다 큰 폭을 가질 수 있다. 또한, 제2 홈부(162O)의 바닥면은 상기 패드(120P1)의 상면보다 높지 않을 수 있다. 예를 들어, 제2 홈부(162O)의 바닥면은 상기 패드(120P1)의 상면과 동일 평면 상에 위치하거나, 상기 패드(120P1)의 상면보다 낮게 위치할 수 있다.

이에 따라, 실시 예에서의 상기 범프(180)의 제2 파트(182)는 상기 패드(120P1)의 폭보다 큰 폭을 가지면서, 상기 패드(120P1) 상에 바로 배치될 수 있다. 이를 통해 실시 예에서는 상기 제1 보호층(160)에 단차를 가지는 홈부를 형성하는 공정에서, 하나의 홈부만을 형성하면 되며, 이에 따른 제조 공정을 간소화할 수 있다. 나아가, 실시 예에서는 상기 범프(180)가 제2 파트(182)만을 포함함에 따라, 상기 범프(180)의 두께를 감소시킬 수 있고, 나아가 회로 기판의 전체적인 두께를 줄일 수 있다.

다만, 도 2f의 경우, 상기 범프(180)의 제2 파트(182)는 상기 패드와 이웃하는 트레이스의 상면과 동일 평면 상에 위치하거나, 이보다 낮게 위치할 수 있다. 이에 따라, 상기 패드와 트레이스 사이의 간격은 상기 범프(180)의 제2 파트(182)가 가지는 폭을 기준으로 결정할 수 있다.

이하에서는, 본원의 제2 실시 예에 대해 설명하기로 한다. 이때, 제2 실시 예의 회로 기판에서, 전체적인 구조는 도 2a에 도시된 제1 실시 예의 회로 기판과 동일하다. 구체적으로, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판과 비교하여, 회로 기판의 최상축에 배치된 제1 보호층의 홈부의 구조 및 상기 홈부 내에 배치되는 범프의 구조에 있어 차이가 있다.

도 3a는 제2 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 3b는 도 3a의 회로 기판의 변형 예를 나타낸 도면이다.

도 3a를 참조하면, 제2 실시 예의 회로 기판은 제1 절연층(211)을 포함한다. 상기 제1 절연층(211)은 도 2a의 제1 절연층(111)과 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.

또한, 제2 실시 예의 회로 기판은 상기 제1 절연층(211)의 상면에 배치된 제1 회로 패턴층을 포함한다. 상기 제1 회로 패턴층은 제1 패드(220P1), 제2 패드(220P2) 및 트레이스(220T)를 포함할 수 있다.

한편, 제2 실시 예의 회로 기판은 제1 절연층(211)의 상면에 배치되는 제1 보호층(260)을 포함한다.

상기 제1 보호층(260)은 상기 제1 절연층(211)의 상면에 배치되고, 상기 제1 회로 패턴층의 제1 패드(220P1)와 수직으로 중첩된 제1 홈부(261O)를 포함하는 제1 부분(261)을 포함한다. 상기 제1 홈부(261O)의 바닥면은 상기 제1 패드(220P1)의 상면보다 낮을 수 있다.

또한, 상기 제1 보호층(260)은 상기 제1 부분(261) 상에 배치되고, 상기 제1 홈부(261O) 및 상기 제1 패드(220P1)와 수직으로 중첩된 제2 홈부(262O)를 포함하는 제2 부분(262)을 포함할 수 있다.

상기 제1 보호층(260)의 제1 부분(261)은 상기 제1 패드(220P1)의 폭(W1b)보다 큰 폭(W2b)을 가지는 제1 홈부(261O)를 포함한다. 이에 따라, 상기 제1 보호층(260)의 제1 부분(261)의 제1 홈부(261O)는 상기 제1 패드(220P1)와 수직으로 중첩되는 중첩 영역과, 상기 제1 패드(220P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 그리고, 제1 절연층(211)의 상면 중 상기 제1 패드(220P1)와 수직으로 중첩되지 않으면서, 상기 제1 홈부(261O)와 수직으로 중첩되는 영역은 상기 제1 홈부(261O)를 통해 노출될 수 있다.

이때, 제2 실시 예에서의 제1 패드(220P1)의 폭(W1b)은 제1 실시 예에서의 제1 패드(120P1)의 폭(W1)보다 작을 수 있다. 그리고, 제2 실시 예에서의 제1 홈부(261O)의 폭(W2b)은 제1 실시 예에서의 제1 패드(120P1)의 폭(W1)에 대응할 수 있다.

한편, 상기 제1 보호층(260)은 상기 제2 홈부(262O)를 포함하는 제2 부분(262)을 포함한다. 상기 제2 부분(262)의 제2 홈부(262O)의 폭(W3b)은 상기 제1 패드(220P1)의 폭(W1b) 및 상기 제1 홈부(261O)의 폭(W2b)보다 클 수 있다. 일예로, 상기 제2 부분(262)의 제2 홈부(262O)의 폭(W3b)은 제1 실시 예에서의 제2 홈부(162O)의 폭(W3)에 대응될 수 있으나, 이에 한정되지는 않는다.

범프(280)는 상기 제1 보호층(260)의 제1 홈부(261O) 및 제2 홈부(262O)를 채우며 형성된다. 예를 들어, 상기 범프(280)는 상기 제1 보호층(260)의 제1 홈부(261O) 내에 배치되는 제1 파트(281) 및 상기 제1 보호층(260)의 제2 홈부(262O) 내에 배치되는 제2 파트(282)를 포함한다.

이때, 상기 제1 홈부(261O)는 상기 제1 패드(220P1)의 폭보다 큰 폭을 가진다.

이에 따라, 상기 범프(280)의 제1 파트(281)의 폭은 상기 제1 패드(220P1)의 폭보다 큰 폭을 가질 수 있다. 예를 들어, 상기 범프(280)의 제1 파트(281)는 상기 제1 패드(220P1)의 측면을 감싸는 제1-1 파트와, 상기 제1-1 파트와 상기 제1 패드(220P1) 상에 배치되는 제1-2 파트를 포함할 수 있다.

상기와 같이, 제2 실시 예에 따르면, 상기 제1 보호층(260)은 NSMD 타입의 제1 홈부(261O) 및 제2 홈부(262O)를 포함한다. 그리고, 상기 NSMD 타입의 제1 홈부(261O) 및 제2 홈부(262O) 내에는 상기 범프(280)의 제1 파트(281) 및 제2 파트(282)가 각각 배치될 수 있다.

상기와 같은 제2 실시 예에 따르면, 상기 제1 패드(220P1)가 제1 실시 예의 제1 패드 대비 작은 폭을 가지도록 형성할 수 있고, 이에 따라 상기 제1 절연층의 상면에 배치되는 제1 회로 패턴층의 설계 자유도를 확보할 수 있다. 그리고, 제1 실시 예의 제1 패드 대비, 제2 실시 예의 제1 패드(220P1)의 폭이 작아진 부분에 대해서는 상기 범프(280)의 제1 파트(281)에 의해 커버 가능하며, 이에 따른 회로 기판의 전기적 신뢰성 및 물리적 신뢰성에 영향을 주지 않으면서, 제1 회로 패턴층의 설계 자유도를 향상시킬 수 있다.

한편, 도 3a에서는 제1 회로 패턴층의 제1 패드(220P1), 제2 패드(220P2) 및 트레이스(220T)가 서로 동일한 단면 형상을 가지는 것으로 도시하였으나, 이에 한정되지 않는다.

예를 들어, 도 3b를 참조하면, 제1 회로 패턴층의 패드는 트레이스와는 다른 단면 형상을 가질 수 있다. 예를 들어, 제1 회로 패턴층은 제1 패드(220P1a), 제2 패드(220P2a) 및 트레이스(220T)를 포함한다.

도 3b의 트레이스(220T)는 도 3a의 트레이스와 동일한 단면 형상을 가질 수 있다. 예를 들어, 상기 도 3b의 트레이스(220T)의 수직 단면 형상은 사각 형상을 가질 수 있다.

예를 들어, 도 3b의 트레이스(220T)는 전해 도금을 통해 형성되고, 상기 제1 보호층(260)의 홈부와 수직으로 중첩되지 않을 수 있다. 이에 따라, 상기 트레이스(220T)는 상기 제1 보호층(260)의 홈부가 형성된 이후에 잔해물을 제거하는 에칭 공정에서 제거되지 않을 수 있다.

상기 제1 회로 패턴층의 제1 패드(220P1a) 및 제2 패드(220P2a)는 상기 제1 보호층(260)의 제1 홈부(261O) 및 제2 홈부(262O)와 수직으로 중첩된다.

예를 들어, 상기 제1 패드(220P1a) 및 제2 패드(220P2a)의 전체 영역은 상기 제1 홈부(261O) 및 제2 홈부(262O)와 수직으로 중첩된다.

그리고, 상기 제1 홈부(261O) 및 제2 홈부(262O)가 형성된 이후에, 상기 제1 패드(220P1a) 및 제2 패드(220P2a) 상에서의 제1 보호층(260)의 잔해물을 제거하기 위한 공정을 진행할 때, 상기 제1 패드(220P1a) 및 제2 패드(220P2a)의 상면뿐 아니라, 상기 제1 패드(220P1a) 및 상기 제2 패드(220P2a)의 측면에 대해서도 애칭이 이루어질 수 있다.

이에 따라, 상기 제1 패드(220P1a) 및 제2 패드(220P2a)의 상면의 적어도 일부는 곡면(CS)을 가질 수 있다. 또한, 상기 제1 패드(220P1a) 및 상기 제2 패드(220P2a)의 측면의 적어도 일부도, 상기 에칭 공정에 의해 깍임에 따른 곡면을 가질 수 있다. 예를 들어, 상기 제1 패드(220P1a) 및 상기 제2 패드(220P2a)의 상면과 측면의 경계 영역은 상기 애칭 공정에서 깍임에 따른 곡면을 가질 수 있다.

상기와 같이, 제2 실시 예에 따른 회로 기판은 제1 보호층의 홈부를 NSMD 타입으로도 형성이 가능하고, 그에 따라 상기 NSMD 타입의 홈부 내에 배치되는 제1 파트 및 제2 파트를 포함하는 범프를 포함할 수 있다. 그리고, 제2 실시 예에 따르면, 제1 실시 예의 효과에 더하여, 상기 제1 회로 패턴층의 설계 자유도를 더욱 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다.

도 4는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 4는 도 3a의 회로 기판과 기본적인 구조는 동일하며, 상기 제1 보호층의 제1 부분에 형성되는 제1 홈부의 폭 및 상기 제1 홈부 내에 배치되는 범프의 제1 파트에 있어서 차이가 있다.

예를 들어, 제1 보호층(260a)은 제1 홈부(261Oa)를 포함하는 제1 부분(261a)을 포함할 수 있다.

그리고, 범프(280a)는 상기 제1 보호층(260a)의 제1 홈부(261Oa)를 채우는 제1 파트(281a)를 포함할 수 있다.

이때, 상기 제1 보호층(260)의 제1 부분(261a)의 제1 홈부(261Oa)는 상기 제1 패드(220P1a)의 폭과 동일한 폭(W1b)을 가질 수 있다. 이에 따라, 상기 제1 패드(220P1a)의 측면은 상기 제1 보호층(260)의 제1 부분(261a)으로 덮일 수 있다.

도 5는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 5를 참조하면, 제4 실시 예에 따른 회로 기판은 제2 실시 예에 따른 회로 기판 대비, 제1 홈부의 깊이에 있어 차이가 있다.

예를 들어, 제2 실시 예에서의 제1 홈부의 깊이는, 상기 제1 보호층의 제1 부분의 두께에 대응하였다.

이와 다르게, 제4 실시 예에서의 제1 홈부의 깊이는 상기 제1 보호층(260)의 제1 부분의 두께보다 작은 깊이를 가질 수 있다. 즉, 상기 제1 홈부의 바닥면은 제1 패드(320P1)의 상면 보다 낮되, 절연층(311)의 상면 보다 높을 수 있다.

이에 따라, 제2 실시 예에서는 상기 제1 회로 패턴층의 제1 패드의 측면의 전체가 상기 제1 보호층의 제1 홈부를 통해 노출되었다.

이와 다르게, 제4 실시 예에서는 상기 제1 패드의 측면의 일부는 상기 제1 보호층으로 덮이고, 나머지 일부는 상기 제1 보호층의 제1 홈부를 통해 노출될 수 있다.

예를 들어, 제1 보호층(360)은 제1 부분(361, 362) 및 상기 제1 부분(361, 362) 상에 배치되는 제2 부분(363)을 포함한다.

상기 제1 보호층(360)의 제1 부분(361, 362)에는 제1 회로 패턴층의 제1 패드(320P1)의 폭보다 큰 폭을 가지는 제1 홈부(362O)를 포함한다. 이때, 상기 제1 홈부(362O)는 상기 제1 보호층(360)의 제1 부분(361, 362)의 일부를 개방하여 형성될 수 있다.

이에 따라, 상기 제1 부분(361, 362)은 상기 제1 홈부(362O)를 포함하는 영역과, 상기 제1 홈부(362O)를 포함하지 않는 영역으로 구분될 수 있다.

예를 들어, 상기 제1 부분(361, 362)은 상기 제1 절연층(311) 상에 배치되는 제1-1 부분(361)을 포함할 수 있다. 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 측면을 둘러싸며 형성될 수 있다. 예를 들어, 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 측면의 일부를 덮으며 형성될 수 있다. 이때, 상기 제1-1 부분(361)의 상면은 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 패드(320P1)의 측면은 상기 제1-1 부분(361)과 수평 방향으로 중첩되는 제1 측면과, 상기 제1 측면 이외의 제2 측면을 포함할 수 있다. 그리고, 상기 제1 패드(320P1)의 제1 측면은 상기 제1-1 부분(361)으로 덮일 수 있다. 이때, 상기 제1 보호층(360)의 상기 제1-1 부분(361)은 상기 제1 패드(320P1)가 관통하는 관통 홀(361O)을 포함할 수 있다. 이때, 상기 제1-1 부분(361)의 관통 홀(361O)은 홈부라고도 표현할 수 있다. 상기 제1-1 부분(361)의 관통 홀(361O)은 상기 제1 패드(320P1)의 폭과 동일한 폭을 가질 수 있다. 이에 따라 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 제1 측면을 감싸며 형성될 수 있다.

상기 제1 보호층(360)의 제1 부분(361, 362)은 상기 제1-1 부분(361) 상에 배치되는 제1-2 부분(362)을 포함한다. 그리고, 상기 제1-2 부분(362)은 제1 홈부(362O)를 포함한다. 예를 들어, 상기 제1-2 부분(362)은 상기 패드(320P1)의 폭보다 큰 폭을 가지는 제1 홈부(362O)를 포함한다. 상기 제1-2 부분(362)의 하면은 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1-2 부분(362)의 제1 홈부(362O)의 바닥부는 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 패드(320P1)의 제2 측면은 상기 제1-2 부분(362)의 제1 홈부(362O)와 수평 방향으로 중첩될 수 있다. 이에 따라, 상기 제1 패드(320P1)의 제2 측면은 상기 제1-2 부분(362)의 제1 홈부(362O)의 내벽과 일정 간격 이격될 수 있다.

상기 제1 보호층(360)의 제1-2 부분(362) 상에는 제1 보호층(360)의 제2 부분(363)이 배치된다. 상기 제2 부분(363)은 상기 제1 홈부(362O)의 폭보다 큰 폭을 가지는 제2 홈부(363O)를 포함한다.

상기와 같이, 제4 실시 예에 따르면, 상기 제1 보호층(360)의 제1 홈부(362O)가 상기 제1 보호층(360)의 제1 부분(361, 362)의 전체가 아닌 일부(제1-2 부분(362))만을 관통하며 형성된다. 이에 따라, 상기 제1 패드(320P1)의 측면의 일부인 제1 측면은 상기 제1-1 부분(361)으로 덮이고, 나머지 일부인 제2 측면은 상기 제1-2 부분(362)의 제1 홈부(362O)를 통해 노출될 수 있다.

범프(380)는 상기 제1 보호층(360)의 제1 홈부(362O) 및 제2 홈부(363O) 내에 배치될 수 있다.

예를 들어, 상기 범프(380)는 상기 제1 보호층(360)의 제1 홈부(362O)에 배치되는 제1 파트(381)와, 상기 제2 홈부(363O)에 배치되는 제2 파트(382)를 포함한다.

이때, 제2 실시 예에서의 범프의 제1 파트는 상기 제1 패드의 측면의 전체를 둘러싸며 형성되었다.

이와 다르게, 제4 실시 예에서의 범프(380)의 제1 파트(381)는 상기 제1 패드(320P1)의 제2 측면만을 둘러싸며 배치될 수 있다. 예를 들어, 상기 범프(380)의 제1 파트(381)는 상기 제1 홈부(362O)와 수평으로 중첩되는 제1 패드(320P1)의 제2측면을 둘러싸며 형성될 수 있다.

상기 설명된 제1 내지 제4 실시 예의 회로 기판에서는, 제1 보호층이 다양한 타입의 홈부를 포함하고, 그에 따라 상기 홈부 내에 범프에 대응하는 제2 금속층이 배치된 구조를 가졌다. 예를 들어, 제1 내지 제4 실시 예에서의 회로 기판에서는, 상기 제1 보호층의 제1 홈부 내에 배치된 제1 파트와, 제2 홈부 내에 배치된 제2 파트를 포함하는 범프를 포함하였다.

한편, 실시 예의 회로 기판에서는 상기 범프가 생략되고, 그에 따라 상기 제1 회로 패턴층의 패드 상에 표면 처리층에 대응하는 제2 금속층이 바로 배치될 수 있다. 이하에서는, 표면 처리층에 대응하는 제2 금속층을 포함하는 회로 기판에 대해 설명하기로 한다.

도 6a는 제5 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 6b는 도 6a의 회로 기판의 일부 영역을 확대한 확대도이고, 도 6c는 도 6a의 회로 기판의 변형 예를 나타낸 도면이다.

이하에서는 도 6a 내지 도 6c를 참조하여 제5 실시 예에 따른 회로 기판 및 이의 변형 예에 대해 설명하기로 한다.

도 6a 내지 도 6c를 참조하면, 제5 실시 예에 따른 회로 기판은 절연층(410)을 포함한다.

상기 절연층(410)은 제1 절연층(411), 제1 절연층(411) 아래의 제2 절연층(412) 및 상기 제2 절연층(412) 아래의 제3 절연층(413)을 포함한다.

상기 절연층(410)의 표면에는 회로 패턴층이 배치된다.

예를 들어, 제1 절연층(411)의 상면에는 제1 회로 패턴층(420)이 배치된다. 예를 들어, 제1 절연층(411)의 하면과 제2 절연층(412)의 상면 사이에는 제2 회로 패턴층(430)이 배치된다. 예를 들어, 제2 절연층(412)의 하면과 제3 절연층(413)의 상면 사이에는 제3 회로 패턴층(440)이 배치된다. 예를 들어, 제3 절연층(413)의 하면에는 제4 회로 패턴층(440)이 배치된다.

그리고, 상기 절연층(410) 내에는 비아가 배치된다.

예를 들어, 제1 절연층(411) 내에는 제1 비아(V1)가 배치된다. 예를 들어, 제2 절연층(412) 내에는 제2 비아(V2)가 배치된다. 예를 들어, 제3 절연층(413) 내에는 제3 비아(V3)가 배치된다.

제1 절연층(411)의 상면에는 제1 보호층(460)이 배치된다. 그리고, 제3 절연층(413)의 하면에는 제2 보호층(470)이 배치된다.

한편, 제5 실시 예에서의 절연층, 회로 패턴층 및 비아의 기본적인 구조는 도 2a에서 설명된 제2 실시 예와 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략한다.

상기 제1 보호층(460)은 제1 부분(461) 및 제2 부분(462)을 포함한다.

상기 제1 보호층(460)의 제1 부분(461) 및 제2 부분(462)은 도 2b를 참조하여 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다.

상기 제1 보호층(460)의 제1 부분(461)은 제1 홈부(461O)를 포함한다. 또한, 상기 제1 보호층(460)의 제2 부분(462)은 제2 홈부(462O)를 포함한다. 상기 제1 부분(461)의 제1 홈부(461O)의 폭(W2)은 상기 제1 회로 패턴층의 제1 패드(420P1)의 폭(W1)보다 작을 수 있다.

상기 제1 보호층(460)의 제2 부분(462)의 폭(W3)은 상기 제1 패드(420P1)의 폭(W1) 및 제1 홈부(461O)의 폭(W2)보다 클 수 있다. 이에 대해서는 제1 실시 예에서 이미 설명하였으므로, 이에 대한 상세한 설명은 생략하기로 한다.

상기 제1 패드(420P1) 상에는 표면 처리층(480)이 배치된다. 예를 들어, 상기 제1 홈부(461O)와 수직으로 중첩된 제1 패드(420P1) 상에는 표면 처리층(480)이 배치될 수 있다.

이때, 이전 실시 예에서의 범프는 전해 도금을 통해, 상기 제1 보호층의 제1 홈부 및 제2 홈부를 전체적으로 채우며 형성되었다.

이와 다르게, 제5 실시 예에서는 상기 제1 패드(420P1) 상에 무전해 도금을 진행하여, 상기 제1 보호층(460)의 홈부의 일부를 채우는 표면 처리층(480)을 형성할 수 있다. 예를 들어, 상기 표면 처리층(480)은 상기 제1 보호층(460)의 제1 부분(461)의 제1 홈부(461O)에 배치되는 제1 파트(481)를 포함할 수 있다. 또한, 상기 표면 처리층(480)은 상기 제1 파트(481) 상에 배치되고, 상기 제1 보호층(460)의 제2 부분(462)의 제2 홈부(462O)의 일부를 채우는 제2 파트(482)를 포함할 수 있다.

이때, 도면 상에서, 상기 표면 처리층(480)의 제2 파트(482)가 상기 제2 보호층(460)의 제2 부분(462)의 제2 홈부(462O)의 일부를 채우며 형성되는 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제5 실시 예에서의 제1 보호층(460)은 상기 표면 처리층(480)이 가지는 두께에 대응하는 두께를 가질 수 있으며, 이에 따라 상기 표면 처리층(480)의 제2 파트(482)가 상기 제2 홈부(462O)의 전체를 채우며 형성될 수 있다. 그리고, 이와 같은 구조를 가지는 경우, 실시 예에서는 상기 제1 보호층(460)의 두께를 줄일 수 있으며, 이에 따라 회로 기판의 전체적인 두께를 줄일 수 있다.

상기 표면 처리층(480)의 제2 파트(482)는 상기 제2 홈부(462O)의 폭에 대응하는 폭을 가지며, 상기 제1 파트(481) 상에서 수평 방향으로 확장되는 구조를 가질 수 있다.

한편, 상기 제1 보호층(460)의 제1 부분(461)에서, 상기 제1 패드(420P1)와 수직으로 중첩되는 중첩영역의 두께는 상기 표면 처리층(480)의 전체 두께보다 작을 수 있다. 이에 따라, 상기 표면 처리층(480)은 상기 제1 홈부(461O)를 채우면서, 상기 제2 홈부(462O)의 일부를 채우며 확장되는 제2 파트(482)를 포함할 수 있다. 이때, 상기 제1 부분(461)에서 상기 제1 패드(420P1)와 수직으로 중첩되는 중첩영역의 두께는 상기 제1 패드(420P1)의 상면에서 상기 제1 부분(461)의 상면까지의 수직 거리를 의미할 수 있다. 상기 제1 부분(461)의 상기 중첩 영역의 두께는 0.5㎛ 내지 4.0㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 부분(461)의 상기 중첩 영역의 두께는 0.8㎛ 내지 3.5㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 부분(461)의 상기 중첩 영역의 두께는 1.0㎛ 내지 3.0㎛ 사이의 범위를 만족할 수 있다. 상기 제1 부분(461)의 중첩 영역의 두께가 0.5㎛ 미만인 경우, 상기 표면 처리층(480)의 제2 파트(482)와 상기 제1 회로 패턴층의 트레이스(420T) 사이의 거리가 감소하고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제나, 신호 간섭에 따른 동작 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 부분(461)의 중첩 영역의 두께가 4.0㎛를 초과하면, 상기 표면 처리층(480)의 구조가 상기 제2 파트(482)를 포함하지 않는 구조를 가질 수 있다. 예를 들어, 상기 표면 처리층(480)은 무전해 도금을 통해 형성되며, 이에 따라 도금 두께에 한계가 있다. 그리고, 상기 중첩 영역의 두께가 4.0㎛를 초과하는 경우, 상기 표면 처리층(480)이 상기 제1 홈부(461O)만을 채우는 제1 파트(481)만을 포함할 수 있고, 이에 따라 솔더와의 접합력 향상을 위한 접합 면적이 마련되지 않을 수 있다. 또한, 상기 중첩 영역의 두께가 4.0㎛를 초과하는 경우, 상기 표면 처리층(480) 상에 배치되는 금속접합층(IMC: Inter Metallic Contact)과 상기 제1 보호층(460)의 제1 부분(461)의 모서리 부분(예를 들어, 제1 홈부의 내벽의 상단부 또는 하단부) 사이의 거리가 감소할 수 있다. 그리고, 상기 금속접합층(IMC: Inter Metallic Contact)과 상기 제1 부분(461)의 모서리 부분 사이의 거리가 감소하는 경우, 상기 제1 보호층(460)에 발생하는 스트레스가 상기 금속접합층(IMC: Inter Metallic Contact)에 그대로 전달되며, 이에 따른 물리적 신뢰성 문제 및 전기적 신뢰성 문제가 발생할 수 있다. 상기 금속접합층(IMC: Inter Metallic Contact)에 대해서는 이하에서 상세히 설명하기로 한다.

한편, 상기 제1 보호층(460)의 제1 홈부(461O) 및 제2 홈부(462O)에는 표면 처리층(480)의 제1 파트(481) 및 제2 파트(482)가 배치된다.

이때, 상기 표면 처리층(480)의 두께는 4㎛ 내지 10㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 표면 처리층(480)의 두께는 4.5㎛ 내지 9㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 표면 처리층(480)의 두께는 5.0㎛ 내지 8㎛ 사이의 범위를 가질 수 있다. 상기 표면 처리층(480)의 두께가 4㎛ 미만일 경우, 상기 표면 처리층(480) 상에 형성되는 금속접합층(IMC)과 상기 제1 보호층(460)의 제1 부분(461)의 모서리 부분 사이의 거리가 감소하고, 이에 따라 상기 제1 보호층(460)의 스트레스가 상기 금속접합층(IMC)에 그대로 전달됨에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 표면 처리층(480)의 두께가 10㎛를 초과하는 경우, 무전해 도금 공정 시간이 증가할 수 있다. 또한, 상기 표면 처리층(480)의 두께가 10㎛를 초과하는 경우, 이에 따른 제조 비용이 증가할 수 있다. 예를 들어, 무전해 도금으로 10㎛를 초과하는 두께의 표면 처리층을 형성하는 경우, 니켈 도금층이 복수 회의 공정으로 나뉘어 진행되어야 하며, 이에 따른 공정 시간이 증가할 수 있다. 또한, 무전해 도금으로 10㎛를 초과하는 두께의 표면 처리층을 형성하는 경우, 팔라듐 도금층이나 금 도금층의 두께가 증가되어야 하며, 이에 따른 제조 비용이 증가하는 문제가 있다.

이때, 상기 표면 처리층(480)의 두께는, 상기 표면 처리층(480)의 전체 영역의 평균 두께를 의미할 수 있다. 이와 다르게, 상기 표면 처리층(480)의 두께는 상기 표면 처리층(480)의 전체 영역 중 상기 제1 회로 패턴층(420)와 수직으로 중첩된 영역에서의 최대 두께, 최소 두께 및 평균 두께 중 어느 하나를 의미할 수 있다.

이때, 상기 표면 처리층(480)의 두께는 상기 표면 처리층(480)의 제1 파트(481)의 최하단에서 상기 표면 처리층(480)의 제2 파트(482)의 최상단까지의 수직 거리를 의미할 수 있다.

한편, 상기 표면 처리층(480)은 ENEPIG(electroless nickel electroless palladium immersion gold) 방식 또는 ENIG(electroless nickel immersion gold) 방식으로 형성될 수 있다.

이에 따라, 상기 표면 처리층(480)은 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 표면 처리층(480)이 ENEPIG 방식으로 형성되는 경우, 상기 표면 처리층(480)은 니켈 금속층과, 상기 니켈 금속층 상의 팔라듐 금속층과, 상기 팔라듐 금속층 상의 금 금속층을 포함할 수 있다. 예를 들어, 상기 표면 처리층(480)이 ENIG 방식으로 형성되는 경우, 상기 표면 처리층(480)은 니켈 금속층과, 상기 니켈 금속층 상의 금 금속층을 포함할 수 있다.

이때, 상기 표면 처리층(480)이 복수의 층 구조를 가지는 경우, 상기 복수의 층 중에서, 상기 니켈 금속층이 가장 두꺼운 두께를 가질 수 있다. 예를 들어, 상기 표면 처리층(480)의 전체 두께에서 상기 니켈 금속층의 두께가 90% 이상을 차지할 수 있다. 이에 따라, 상기 표면 처리층(480)의 제1 파트(481)는 니켈 금속층만을 포함할 수 있고, 상기 표면 처리층(480)의 제2 파트(482)는 니켈 금속층, 팔라듐 금속층 및 금 금속층을 포함하거나, 니켈 금속층 및 금 금속층을 포함할 수 있다.

상기와 같이, 실시 예에서의 표면 처리층(480)의 두께는 4㎛ 이상을 가진다. 이는, 상기 표면 처리층(480)을 형성하기 전에 수행되는 제1 패드(420P1)의 에칭 공정에서 발생하는 패임부의 깊이보다 상기 표면 처리층(480)의 두께가 더 크도록 하기 위함이다.

예를 들어, 비교 예에서는 상기 표면처리층의 두께가 3㎛ 이하의 두께를 가졌다. 이때, 상기 패임부의 길이는 일반적으로 3㎛ 정도의 수준을 가진다. 이때, 비교 예에서와 같이 상기 표면 처리층의 두께가 3㎛ 수준을 가지는 경우, 상기 표면 처리층은 패임부만을 채우며 형성될 수 있다. 예를 들어, 비교 예에서와 같이 표면 처리층의 두께가 3㎛ 수준을 가지는 경우, 상기 표면 처리층은 상기 제1 보호층의 홈부 내에는 형성되지 않을 수 있다. 이때, 상기 표면 처리층 상에는 솔더가 배치된다. 그리고, 상기 표면 처리층 상에 솔더가 배치됨에 따라, 상기 솔더와 상기 표면 처리층 사이의 계면에는 금속접합층(IMC)이 형성된다. 이때, 비교 예에서와 같이 상기 표면 처리층의 두께가 3㎛ 수준인 경우, 상기 금속접합층(IMC)은 상기 제1 보호층의 제1 부분과 상기 제1 패드의 상면 사이의 계면과 유사한 높이를 가지게 된다. 그리고, 상기 금속접합층(IMC)이 상기 제1 보호층의 제1 부분과 제1 패드의 상면 사이의 계면과 유사한 높이를 가지는 경우, 상기 제1 보호층에 발생하는 스트레스가 상기 금속접합층(IMC)에 그대로 전달되고, 이에 따른 전기적 및 물리적 신뢰성 문제가 발생하게 된다.

이에 따라, 실시 예에서의 상기 표면 처리층(480)은 최소 4㎛ 이상의 두께를 가진다. 이에 따라 상기 표면 처리층(480)은 상기 패임부를 채우면서, 상기 제1 보호층(460)의 제1 홈부(461O) 및 제2 홈부(462O)를 채우는 제1 파트(481) 및 제2 파트(482)를 포함하도록 한다.

한편, 실시 예에서의 표면 처리층(480)은 4㎛ 이상의 두께를 가짐에 따라, 상면의 적어도 일부가 곡면을 포함할 수 있다. 예를 들어, 상기 표면 처리층(480)의 제2 파트(482)의 상면은 곡면을 포함할 수 있다. 즉, 상기 표면 처리층(480)의 제2 파트(482)는 상기 제1 파트(481)와 수직으로 중첩되는 제1 영역과, 상기 제1 파트(481)와 수직으로 중첩되지 않는 제2 영역을 포함한다. 그리고, 상기 제2 파트(482)의 도금 공정 시에, 상기 제1 영역에서의 우선적으로 도금이 진행되고, 이에 따라 상기 제2 영역으로 확장 도금이 이루어진다. 이에 따라 상기 제2 파트(482)의 상기 제1 영역에서의 두께는 상기 제2 영역에서의 두께보다 클 수 있다. 예를 들어, 상기 제2 파트(482)는 상기 제1 영역에서 상기 제2 영역으로 갈수록 두께가 점진적으로 감소할 수 있다. 이에 따라 상기 제2 파트(482)의 상면은 곡면을 가질 수 있다. 또한, 상기 제2 파트(482)의 상기 제2 영역은 상기 제1 패드(420P1)와 수직으로 중첩되는 제2-1 영역과, 상기 제1 패드(420P1)와 수직으로 중첩되지 않는 제2-2 영역을 포함할 수 있다. 예를 들어, 상기 제2 파트(481)는 상기 제1 패드(420P1)의 폭 대비 상기 제2-2 영역에 대응하는 폭만큼 큰 폭을 가질 수 있다.

또한, 도 6c에 도시한 바와 같이, 상기 제1 패드(420P1)에는 패임부(미도시)가 형성된다. 상기 패임부는 상기 제1 홈부(461O)와 수직으로 중첩된 제1 패드(420P1)의 상면에 형성되는 제1 패임 부분과, 상기 제1 패임 부분으로부터 연장되고 제1 홈부(461O)와 수직으로 중첩되지 않는 제1 패드(420P1)의 상면에 형성되는 제2 패임 부분을 포함한다. 즉, 상기 패임부는 상기 제1 패드(420P1)의 상면 중 제1 홈부(461O)를 통해 노출되는 영역과 수직으로 중첩된 영역에 형성되는 제1 패임 부분을 포함한다. 또한, 상기 패임부는 상기 제1 패드(420P1)의 상면 중 제1 홈부(461O) 를 통해 노출되는 영역과 수직으로 중첩되지 않는 영역에 형성되는 제2 패임 부분을 포함한다.

그리고, 상기 표면 처리층(480)은 상기 제1 패드(420P1)의 패임부를 채우며 형성되는 제3 파트(480r)를 포함할 수 있다.

또한, 실시 예에서는 상기와 같이 표면 처리층(480)의 두께가 4㎛ 이상을 가진다.

이에 따라, 실시 예에서의 상기 표면 처리층(480)의 최상면(예를 들어, 제2 파트의 상면)은 상기 제1 보호층(460)의 제1 부분(461)과 상기 제1 패드(420P1)의 상면 사이의 계면으로부터 이격될 수 있다. 이때, 상기 표면 처리층(480) 상에 솔더(490)가 배치됨에 따라, 상기 솔더(490)와 상기 표면 처리층(480) 사이에는 금속접합층(495)이 형성된다. 그리고, 실시 예에서는 상기와 같은 구조에 따라 상기 제1 보호층(460)의 제1 부분(461)과 상기 제1 패드(420P1)의 상면 사이의 계면으로부터 상기 금속접합층(495)이 멀리 이격될 수 있으며, 이에 따른 상기 금속접합층(495)의 신뢰성을 향상시킬 수 있다.

도 7은 제6 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 7을 참조하면, 실시 예에 따른 회로 기판은 제1 절연층(511) 및 상기 제1 절연층(511) 상에 배치되는 제1 패드(520P1), 제2 패드(520P2) 및 트레이스(520T)를 포함하는 제1 회로 패턴층을 포함한다.

또한, 상기 제1 절연층(511) 상에는 제1 보호층(560)이 형성된다.

제1 보호층(560)은 제1 절연층(511) 상에 배치되고, 제1 홈부(561O)를 포함하는 제1 부분(561)을 포함한다. 이때, 상기 제1 홈부(561O)의 폭은 상기 제1 패드(520P1)의 폭보다 클 수 있다.

이때, 상기 제1 보호층(560)의 제1 부분(561)의 두께는 상기 제1 패드(520P1)의 두께보다 작을 수 있다. 예를 들어, 상기 제1 보호층(560)의 제1 부분(561)의 상면은 상기 제1 패드(520P1)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제1 보호층(560)의 제1 부분(561)의 상면이 상기 제1 패드(520P1)의 상면보다 높거나, 상기 제1 보호층(560)의 제1 부분(561)의 두께가 상기 제1 패드(520P1)의 두께보다 클 경우, 이하에서 설명되는 표면 처리층(580)에 제2 파트(582)가 포함되지 않을 수 있고, 이에 따른 솔더와의 접합 면적가 증가되지 않음에 따른 솔더와의 접합력이 감소할 수 있다.

한편, 제1 보호층(560)의 제1 부분(561) 상에는 제2 부분(562)이 형성된다. 상기 제2 부분(562)은 상기 제1 보호층(560)의 제1 부분(561)의 제1 홈부(561O)의 폭보다 큰 폭을 가지는 제2 홈부(562O)를 포함할 수 있다.

또한, 제1 패드(520P1) 상에는 표면 처리층(580)이 배치된다.

이때, 상기 표면 처리층(580)은 상기 제1 보호층(560)의 제1 부분(561)의 제1 홈부(561O)를 채우는 제1 파트(581) 및 상기 제2 부분(562)의 제2 홈부(562O)의 일부를 채우는 제2 파트(582)를 포함할 수 있다.

상기 표면 처리층(580)의 제1 파트(581)는 상기 제1 홈부(561O) 내에 배치될 수 있다. 이에 따라 상기 표면 처리층(580)의 제1 파트(581)는 상기 제1 패드(520P1)의 측면의 일부를 둘러싸며 형성될 수 있다.

상기 표면 처리층(580)의 제2 파트(582)는 상기 제2 홈부(562O) 내에 배치될 수 있다. 예를 들어, 상기 표면 처리층(580)의 제2 파트(582)는 상기 표면 처리층(580)의 제1 파트(581) 및 상기 제1 패드(520P1) 상에 배치될 수 있다. 예를 들어, 상기 표면 처리층(580)의 제2 파트(581)는 상기 제1 패드(520P1)의 상면에 형성되는 제2-1 파트와, 상기 제2-1 파트로부터 길이 방향 및/또는 폭 방향으로 연장되고 제1 패드(520P1)의 측면에 배치되는 제2-2 파트를 포함할 수 있다.

예를 들어, 상기 제1 보호층(560)의 제2 부분(562)의 제2 홈부(562O)의 폭은 상기 제1 패드(520P1) 및 제1 홈부(561O)의 폭보다 큰 폭을 가진다. 이에 따라 상기 표면 처리층(580)의 제2 파트(582)는 상기 제1 패드(520P1) 상에 배치되면서, 길이 방향 또는 폭 방향으로 확장되는 형상을 가질 수 있다. 또한, 제5 실시 예에서의 표면 처리층에 대응하게, 상기 표면 처리층(580)의 제2 파트(582)의 상면은 곡면을 포함할 수 있다. 예를 들어, 상기 표면 처리층(580)의 제2 파트(582)의 상면은 중심에서 가장자리 방향으로 갈수록 높이가 낮아질 수 있다.

도 8a는 제7 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 8b는 도 8a의 제1 패드의 형상을 구체적으로 나타낸 도면이며, 도 8c는 도 8b에 따른 제1 패드 및 표면 처리층의 형상에 대한 광학 현미경 사진을 나타낸 도면이다.

도 8a 및 도 8c를 참조하면, 제7 실시 예에 따른 회로 기판은 제1 절연층(611) 및 상기 제1 절연층(611) 상에 배치되는 제1 패드(620P1), 제2 패드(620P2) 및 트레이스(620T)를 포함하는 제1 회로 패턴층을 포함한다.

또한, 상기 제1 절연층(611) 상에는 제1 보호층(660)이 형성된다.

제1 보호층(660)은 제1 절연층(611) 상에 배치되고, 제1 홈부(661O)를 포함하는 제1 부분(661)을 포함한다. 이때, 상기 제1 홈부(661O)의 폭은 상기 제1 패드(620P1)의 폭에 대응할 수 있다. 예를 들어, 상기 제1 홈부(661O)는 상기 제1 패드(620P1)의 폭과 동일한 폭을 가질 수 있다. 이때, 상기 제1 홈부(661O)는 상기 제1 보호층(660)에 인위적으로 형성되는 것은 아니다. 즉, 상기 제1 홈부(661O)는 상기 제1 보호층(660)의 노광 및 현상 공정에 의해 형성되는 것은 아니다. 예를 들어, 상기 제1 패드(620P1)가 형성된 상태에서, 상기 제1 절연층(611) 상에 제1 보호층(660)이 형성됨에 따라, 상기 제1 부분(661)의 제1 홈부(661O)는 상기 제1 패드(620P1)가 관통하는 관통 홀을 의미할 수 있다. 예를 들어, 상기 제1 부분(661)의 제1 홈부(661O)는 상기 제1 절연층(611)의 상부 영역 중 상기 제1 부분(661)이 배치되지 않은 영역, 구체적으로 제1 패드(620P1)와 수직으로 중첩되는 영역을 의미할 수 있다.

이때, 상기 제1 보호층(660)의 제1 부분(661)의 두께는 상기 제1 패드(620P1)의 두께보다 작을 수 있다. 예를 들어, 상기 제1 보호층(660)의 제1 부분(661)의 상면은 상기 제1 패드(620P1)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제1 보호층(660)의 제1 부분(661)의 상면이 상기 제1 패드(620P1)의 상면보다 높거나, 상기 제1 보호층(660)의 제1 부분(661)의 두께가 상기 제1 패드(620P1)의 두께보다 클 경우, 이하에서 설명되는 표면 처리층(680)에 제2 파트(682)가 포함되지 않을 수 있고, 이에 따른 솔더와의 접합 면적가 증가되지 않음에 따른 솔더와의 접합력이 감소할 수 있다.

한편, 제1 보호층(660)의 제1 부분(661) 상에는 제2 부분(662)이 형성된다. 상기 제2 부분(662)은 상기 제1 보호층(660)의 제1 부분(661)의 제1 홈부(661O) 및 제1 패드(620P1)의 폭보다 큰 폭을 가지는 제2 홈부(662O)를 포함할 수 있다.

또한, 제1 패드(620P1) 상에는 표면 처리층(680)이 배치된다.

이때, 상기 표면 처리층(680)은 상기 제2 홈부(661O)의 일부를 채우며 형성될 수 있다. 즉, 상기 제1 홈부(661O)의 폭은 상기 패드(620P1)의 폭과 동일하며, 이에 따라 상기 표면 처리층(580)은 상기 제1 홈부(661O) 내에 배치되는 파트를 포함하지 않을 수 있다.

상기 표면 처리층(680)은 상기 제2 홈부(662O) 내에 배치될 수 있다. 예를 들어, 상기 표면 처리층(680)은 상기 제1 패드(620P1) 상에 배치되면서, 상기 제1 패드(620P1)의 측면에서 길이 방향 또는 폭 방향으로 연장 또는 확장될 수 있다.

또한, 상기 표면 처리층(680)의 상면은 곡면을 포함할 수 있다. 예를 들어, 상기 표면 처리층(680)의 상면은 중심에서 가장자리 방향으로 갈수록 높이가 낮아질 수 있다.

예를 들어, 상기 표면 처리층(680)은 상기 제1 패드(620P1)와 수직으로 중첩되는 제1 영역 및 상기 제1 패드(620P1)와 수직으로 중첩되지 않는 제2 영역을 포함한다. 그리고, 상기 표면 처리층(680)의 상면의 높이는 상기 제1 영역에서 제2 영역으로 갈수록 높이가 낮아질 수 있다.

이때, 도 8a에서, 상기 표면 처리층(680)은 제1 보호층(660)의 제2 홈부(661O)만을 채우며 형성되는 것으로 도시하였다. 예를 들어, 도 8a에서는, 제1 보호층(660)의 제1 홈부(661O)와 제1 패드(620P1) 사이에는 이격 공간이 존재하지 않음에 따라, 상기 표면 처리층(680)이 제2 파트만을 포함하는 것으로 도시하였다.

이와 다르게, 도 8b를 참조하면, 이전의 실시 예에서 설명한 바와 같이, 상기 제1 보호층(660)에 홈부가 형성된 이후에, 상기 제1 보호층(660)의 잔해물을 제거하는 제1 패드(620P1)의 에칭 공정이 진행된다.

이에 따라, 상기 제1 패드(620P1)의 상면(620P1T)은 상기 에칭 공정에서 제거됨에 따라 곡면을 가질 수 있다. 또한, 상기 제1 패드(620P1)의 측면의 적어도 일부는 상기 제2 홈부(662O)와 수평으로 중첩되며, 이에 따라 상기 애칭 공정에서 함께 제거될 수 있다. 이때, 이전 실시 예에서 설명한 바와 같이, 상기 에칭 공정에서, 상기 제1 패드(620P1)의 측면 중 상기 제1 보호층(660)의 제1 부분(661)으로 덮인 부분에도 에칭액이 파고 들어감에 따라 에칭이 이루어진다. 이에 따라, 상기 제1 패드(620P1)의 측면(620P1S)에는 패임부가 형성된다. 예를 들어, 상기 제1 보호층(660)의 제1 부분(661)과 수평으로 중첩되는 제1 패드(620P1)의 측면에는 패임부가 형성된다. 그리고, 상기 패임부에 의해, 상기 제1 보호층(660)의 제1 부분(661)과 상기 제1 패드(620P1)의 측면은 일정 간격 이격될 수 있다.

예를 들어, 상기 제1 보호층(660)의 제1 부분(661)은 상기 제1 절연층(611)의 상면에 인접하고, 상기 제1 패드(620P1)의 측면을 덮는 제1-1 부분(661a)을 포함할 수 있다. 이때, 상기 제1-1 부분(661a)은 상기 제1 패드(620P1)에 형성되는 패임부와 수평으로 중첩되지 않을 수 있다.

또한, 상기 제1 보호층(660)의 제1 부분(661)은 상기 제1 패드(620P1)의 측면과 이격되는 제1-2 부분(661b)을 포함할 수 있다. 예를 들어, 상기 제1 보호층(660)의 제1-2 부분(661b)은 상기 제1 패드(620P1)의 패임부와 수평으로 중첩될 수 있다. 그리고, 상기 패임부가 형성된 영역에서의 제1 패드(620P1)의 폭은 상기 제1 보호층(660)의 제1 부분(661)의 제1 홈부(661O)의 폭보다 작을 수 있다.

그리고, 상기 표면 처리층(680)은 상기 패임부에 대응하는 상기 제1 보호층(660)의 제1-2 부분(661b)의 제1 홈부(661O)를 채우는 제1 파트(680r)를 포함할 수 있다.

이때, 비교 예에서는 표면 처리층의 두께가 3㎛ 수준을 가지며, 이에 따라 상기 표면 처리층이 상기 제1 패드에 형성되는 패임부만을 채우는 수준으로 형성되었다. 이에 따라, 비교 예에서는 표면 처리층 상에 형성되는 솔더와의 접합층인 금속접합층과 상기 제1 보호층의 제1 부분의 상부 모서리 부분이 실질적으로 동일한 높이를 가졌으며, 이에 따른 상기 금속 접합층의 물리적 및 전기적 신뢰성에 문제가 발생하였다.

이와 다르게, 실시 예에서는 상기 표면 처리층(680)의 두께가 최소 4㎛ 이상을 가지도록 하여, 상기 표면 처리층(680)이 상기 패임부를 채우면서, 상부 및 측부 방향으로 확장되는 형상을 가지도록 한다. 이에 따라, 실시 예에서는 상기 제1 보호층의 제1 부분의 상부 모서리 부분과 상기 금속 접합층 사이의 거리를 비교 예 대비 멀리 이격시킬 수 있으며, 이에 따른 상기 금속접합층의 물리적 및 전기적 신뢰성을 향상시킬 수 있다.

상기와 같이, 실시 예에 따른 회로 기판은 단차를 포함하는 홈부를 가진 제1 보호층과, 상기 홈부 내에 배치되는 제2 금속층을 포함한다. 예를 들어, 상기 홈부는 패드와 수직으로 중첩되며 제1 폭을 가지는 제1 홈부와, 상기 제1 홈부 상에 형성되고 상기 제1 폭보다 큰 제2 폭을 가지는 제2 홈부를 포함한다. 이때, 상기 제2 금속층은 범프일 수 있고, 이와 다르게 표면 처리층일 수 있다. 그리고, 상기 제2 금속층은, 상기 제1 홈부 내에 배치되는 제1 파트 및 상기 제2 홈부 내에 배치되는 제2 파트를 포함한다. 이때, 상기 제2 파트는 상기 제1 파트보다 큰 폭을 가진다. 이에 따라, 실시 예에서는 상기 단차를 가지는 제1 보호층의 홈부를 이용하여, 상기와 같이 제1 파트 및 제2 파트를 포함하는 제2 금속층을 형성할 수 있다. 이를 통해 실시 예에서는 칩이나 외부 기판과의 접합을 위한 솔더와의 접합 면적을 증가시킬 수 있고, 이에 따른 접합성을 향상시킬 수 있다. 구체적으로, 비교 예에서의 제1 보호층은 단차를 포함하지 않으며, 이에 따라 제1 홈부만을 포함한다. 이에 따라 비교 예에서의 제2 금속층(예를 들어, 범프)은 상기 제1 홈부에 대응하는 폭을 가지는 제1 파트만을 포함하며, 이에 따른 솔더와의 접합 면적이 감소함에 따른 접합성이 저하되는 문제점을 가진다. 이에 반하여, 실시 예에서는 비교 예에 대비하여, 상기 제1 파트와 제2 파트의 폭의 차이만큼 솔더와의 접합 면적을 향상시킬 수 있고, 이에 따른 접합성을 향상시킬 수 있다.

또한, 실시 예에서 상기 패드에는 패임부가 형성된다. 상기 패임부는 상기 제1 보호층의 홈부가 형성된 이후, 상기 패드 상에 존재하는 잔해물을 제거하기 위한 에칭 공정에서 형성될 수 있다. 그리고, 상기 제2 금속층은 상기 패임부를 채우며 형성될 수 있다. 이에 따라 실시 예에서는 상기 제2 금속층이 상기 패임부를 채우며 형성되도록 함으로써, 이에 따른 패드의 전기적 신뢰성을 향상시킬 수 있다.

한편, 상기 제2 금속층이 표면 처리층인 경우, 상기 표면 처리층은 적어도 4㎛ 이상의 두께를 가진다. 예를 들어, 상기 표면 처리층은 표면 처리 공법에 따라 복수의 층 구조(예를 들어, 니켈-팔라듐-금, 또는 니켈-금)를 가질 수 있다. 그리고, 상기 복수의 층 구조를 가진 표면 처리층의 전체 두께는 4㎛ 이상의 두께를 가질 수 있다. 이에 따라, 실시 예에서는 상기 표면 처리층이 상기 패임부를 안정적으로 채울 수 있도록 하고, 이에 따른 전기적 신뢰성을 향상시킬 수 있다. 구체적으로, 상기 패임부의 깊이는 3㎛ 수준을 가진다. 상기 표면 처리층이 3㎛ 이하의 두께를 가지는 경우, 상기 표면 처리층에 의해 상기 패임부가 완전히 채워지지 않는 문제가 발생할 수 있고, 이에 따른 패드의 신호 전달 특성에 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 표면 처리층이 4㎛ 이상의 두께를 가지도록 하여, 상기 표면 처리층에 의해 상기 패임부가 완전히 채워지도록 하고, 이에 따른 신호 전달 특성을 향상시킬 수 있도록 한다.

본원의 패키지 기판의 설명에 앞서, 실시 예의 회로 기판은 도 2a 내지 도 8b에 도시된 구조 중 어느 하나의 구조를 가질 수 있다.

또한, 실시 예의 회로 기판은 도 2a 내지 도 8b의 구조 중 적어도 2개 이상의 도면에 포함된 구조가 혼합된 혼합 구조를 가질 수 있다. 예를 들어, 회로 기판의 제1 회로 패턴층의 복수의 패드 중 적어도 하나의 제1 패드에는 제1 내지 제4 실시 예 중 어느 하나의 실시 예에 따른 범프가 형성될 수 있고, 다른 하나의 제2 패드에는 상기 제1 패드 상에 형성된 범프와는 다른 구조의 범프가 형성될 수 있다. 예를 들어, 회로 기판의 제1 회로 패턴층의 복수의 패드 중 적어도 하나의 제1 패드에는 제5 내지 제7 실시 예 중 어느 하나의 실시 예에 따른 표면 처리층이 형성될 수 있고, 다른 하나의 제2 패드에는 상기 제1 패드 상에 형성된 표면 처리층과는 다른 구조의 표면 처리층이 형성될 수 있다. 예를 들어, 회로 기판의 제1 회로 패턴층의 복수의 패드 중 적어도 하나의 제1 패드에는 제1 내지 제4 실시 예 중 어느 하나의 실시 예에 따른 범프가 형성될 수 있고, 다른 하나의 제2 패드에는 제5 내지 제7 실시 예 중 어느 하나의 실시 예에 따른 표면 처리층이 형성될 수 있다.

다만, 이하에서는 설명의 편의를 위해, 도 2a에 도시된 회로 기판을 이용하여 형성된 제1 패키지 기판 및 도 6a에 도시된 회로 기판을 이용하여 형성된 제2 패키지 기판에 대해 설명하기로 한다.

- 패키지 기판 -

이하에서는, 실시 예에 따른 패키지 기판에 대해 설명하기로 한다.

도 9는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이고, 도 10은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 9를 참조하면, 제1 패키지 기판은 제1 실시 예의 회로 기판 상에 적어도 1개의 칩이 실장된 구조를 가질 수 있다.

이때, 제1 패키지 기판은 표면 처리층(190)을 포함할 수 있다. 상기 표면 처리층(190)은 상기 회로 기판에 포함된 범프(180)의 상면에 배치될 수 있다. 상기 표면 처리층(190)은 상기 설명한 바와 같이 4㎛ 이상의 두께를 가질 수 있고, 이에 따라 상면이 곡면을 가질 수 있다. 다만, 상기 범프(180) 상에 배치되는 표면 처리층(190)은 4㎛ 이상의 두께가 요구되지 않을 수 있고, 이에 따라 비교 예와 같이 3㎛ 이하의 두께를 가질 수도 있을 것이다.

제1 패키지 기판은 상기 표면 처리층(190) 상에 형성되는 제1 접속부(710)를 포함할 수 있다. 상기 제1 접속부(710)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(710)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(710)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(710)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(710)는 솔더볼일 수 있다.

상기 제1 접속부(710) 상에는 칩(720)이 배치될 수 있다. 상기 칩(720)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(720)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.

이때, 상기 칩(720)의 하면에는 단자(725)가 포함될 수 있고, 상기 단자(725)는 상기 제1 접속부(710)를 통해 상기 회로 기판의 제1 회로 패턴층(120)과 전기적으로 연결될 수 있다.

한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(720)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.

그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.

한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.

바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.

상기 패키지 기판은 몰딩층(730)을 포함할 수 있다. 상기 몰딩층(730)은 상기 칩(720)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(730)은 상기 실장된 칩(720)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 몰딩층(730)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(730)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(730)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(730)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(730)이 저유전율을 가지도록 하여, 상기 칩(720)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(740)를 포함할 수 있다. 상기 제2 접속부(740)는 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.

도 10을 참조하면, 제2 패키지 기판은 제5 실시 예의 회로 기판 상에 적어도 1개의 칩이 실장된 구조를 가질 수 있다.

이때, 제2 패키지 기판은 상기 표면 처리층(480) 상에 형성되는 제1 접속부(810)를 포함할 수 있다.

상기 제1 접속부(810) 상에는 칩(820)이 배치될 수 있다. 상기 칩(820)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(820)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.

이때, 상기 칩(820)의 하면에는 단자(825)가 포함될 수 있고, 상기 단자(825)는 상기 제1 접속부(810)를 통해 상기 회로 기판의 제1 회로 패턴층(420)과 전기적으로 연결될 수 있다.

상기 패키지 기판은 몰딩층(830)을 포함할 수 있다. 상기 몰딩층(830)은 상기 칩(820)을 덮으며 배치될 수 있다.

한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(840)를 포함할 수 있다. 상기 제2 접속부(840)는 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.

- 제조 방법 -

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 예를 들어, 이하에서는 제1 내지 제7 실시 예 중 일부 실시 예에 대한 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 11a 내지 도 11i는 일 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이고, 도 12a 내지 도 12d는 다른 일 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다. 이때, 이하에서 설명되지 않은 또 다른 실시 예의 회로 기판은, 제1 보호층의 홈부를 형성하는 공정에서, 노광 및 현상 공정의 조건을 제어하여, 홈부의 형상을 변경하는 것에 의해 쉽게 제조할 수 있을 것이다. 또한, 이하에서는 회로 기판의 최외곽층의 제조 방법을 중심으로 설명하기로 한다.

도 11a를 참조하면, 실시 예에서는 제1 절연층(111)을 배치하고, 상기 제1 절연층(111) 상에 제1 회로 패턴층(120)을 형성한다. 이때, 상기 제1 회로 패턴층(120)은 적어도 하나의 패드 및 상기 패드와 연결되는 트레이스를 포함할 수 있다.

다음으로, 도 11b를 참조하면, 실시 예에서는 상기 제1 절연층(111) 상에 제1 보호층(160)을 형성한다. 이때, 상기 제1 보호층(160)은 상기 제1 절연층(111) 및 상기 제1 회로 패턴층(120) 상에 배치될 수 있다.

구체적으로, 상기 제1 보호층(160)은 상기 제1 절연층(111)의 상면 및 상기 제1 회로 패턴층(120)의 상면을 전체적으로 덮으며 형성될 수 있다. 예를 들어, 상기 제1 보호층(160)은 홈부를 포함하지 않을 수 있다.

다음으로, 도 11c에서와 같이 실시 예에서는 노광 마스크(미도시)를 이용하여 상기 제1 보호층(160)을 1차 노광하는 공정을 진행할 수 있다. 상기 1차 노광 공정은 상기 제1 보호층(160)의 전체 영역 중 제1 회로 패턴층(120)의 패드와 수직으로 중첩되는 영역을 중심으로 진행될 수 있다. 예를 들어, 상기 1차 노광 공정은 상기 제1 보호층(160)의 전체 영역 중 제2 홈부(162O)가 형성될 영역과 수직으로 중첩되지 않는 영역에 대해 진행할 수 있다. 이에 따라, 상기 1차 노광 공정을 통해, 상기 제1 회로 패턴층(120)의 패드와 수직으로 중첩된 영역은 노광이 진행되고, 상기 제2 홈부(162O)가 형성될 영역에 대해서는 노광이 진행되지 않을 수 있다. 구체적으로, 상기 1차 노광 공정을 통해, 상기 제1 보호층(160)의 전체 영역 중 제2 홈부(162O)가 형성될 영역(160E1)을 제외한 나머지 영역을 노광 및 경화하는 공정을 진행할 수 있다. 이때, 상기 1차 노광 공정에 의해 빛을 받은 부분(예를 들어, 상기 영역(160E1)을 제외한 나머지 영역)은 경화가 이루어지며, 이에 따라 이후의 현상 공정에서 thinning이 이루어지지 않는다.

다음으로, 도 11d에서와 같이, 실시 예에서는 상기 영역(160E1)을 현상하는 1차 현상 공정을 진행하여, 상기 영역(160E1)을 개방하는 제2 홈부(162O)를 형성하는 공정을 진행할 수 있다. 상기 1차 현상 공정은 상기 노광 및 경화가 이루어지지 않은 영역(160E1)에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 thinning하는 공정을 포함할 수 있다. 이때, 실시 예에서는 상기 현상 공정 시간 등과 같은 조건을 조절하여, 제2 홈부(162O)의 깊이를 조절할 수 있다. 예를 들어, 실시 예에서는 상기 영역(160E1)의 전체를 현상하는 것이 아니라, 현상 조건 조절을 통해 상기 영역(160E1)의 일부를 개방하는 제2 홈부(162O)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 11e에서와 같이 실시 예에서는, 2차 노광 공정을 진행할 수 있다. 즉, 상기 1차 노광에서, 상기 영역(160E1)은 노광이 이루어지지 않음에 따라 1차 현상 공정에서 thinning이 이루어졌다. 그리고, 실시 예에서는 상기 영역(160E1)에 대해 2차 노광 공정을 진행한다. 예를 들어, 실시 예에서는 상기 영역(160E1) 중 제1 홈부(161O)가 형성될 영역(160E2)을 제외한 나머지 영역을 노광 및 현상하는 공정을 진행할 수 있다.

다음으로, 도 11f에서와 같이, 실시 예에서는 2차 현상 공정을 진행할 수 있다. 상기 2차 현상 공정은 상기 2차 노광 공정에서, 노광 및 경화가 이루어지지 않은 영역(160E2)을 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 thinning하는 공정을 포함할 수 있다. 이에 따라, 상기 2차 현상 공정을 통해, 상기 제1 절연층(111)에는 상기 제2 홈부(162O)와 수직으로 중첩되는 제1 홈부(161O)가 형성될 수 있다. 그리고, 상기 제1 홈부(161O)는 상기 제2 홈부(162O)의 폭보다 작다. 이를 통해, 상기 제1 보호층(160)에 형성된 홈부는 단차 구조를 가질 수 있다.

다음으로, 도 11g에서와 같이, 실시 예에서는 상기 제1 회로 패턴층(120)의 상면 중 상기 제1 보호층(160)의 홈부와 수직으로 중첩된 상면을 에칭하는 공정을 진행할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 상면 중 상기 제1 보호층(160)의 제1 홈부(161O)와 수직으로 중첩 영역은 범프나 표면 처리층이 배치되는 영역이다. 이때, 상기 제1 홈부(161O)와 수직으로 중첩된 제1 회로 패턴층(120)의 상면에는, 상기 제1 보호층(160)이 완전히 제거되지 않음에 따른 잔해물이 존재할 수 있다. 그리고, 실시 예에서는 상기 제1 홈부(161O)와 수직으로 중첩된 제1 회로 패턴층(120)의 상면을 에칭하는 공정을 진행하여 상기 잔해물을 제거할 수 있다.

이때, 상기 제1 홈부(161O)와 수직으로 중첩된 제1 회로 패턴층(120)의 상면에는 상기 에칭 공정에 의한 패임부(120r)가 형성된다. 상기 에칭 공정은 화학적 에칭이나 물리적 에칭 공법으로 진행될 수 있으나, 이에 한정되지는 않는다. 이때,

이때, 상기 제1 홈부(161O)와 수직으로 중첩된 제1 회로 패턴층(120)의 상면을 애칭액을 이용하여 애칭하는 경우, 상기 애칭액은 상기 제1 홈부(161O)와 수직으로 중첩되지 않은 제1 회로 패턴층(120)의 상면으로 파고 들어갈 수 있다. 예를 들어, 상기 애칭액은 상기 제1 보호층(160)과 상기 제1 회로 패턴층(120)의 상면 사이로 파고 들어갈 수 있고, 이에 따라, 상기 패임부(120r)는 상기 제1 홈부(161O)와 수직으로 중첩되지 않는 제1 회로 패턴층(120)의 상면에도 형성될 수 있다.

다음으로, 도 11h에 도시된 바와 같이, 실시 예에서는 상기 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)를 채우는 범프(180)를 형성하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 제1 보호층(160)의 상면 및 상기 홈부들의 내벽에 시드층(미도시)을 형성하고, 상기 시드층으로 전해 도금을 진행하여 상기 제1 보호층(160)의 제1 홈부(161O) 및 제2 홈부(162O)를 채우는 전해 도금층을 형성할 수 있다. 이에 따라 상기 범프(180)는 상기 제1 보호층(160)의 제1 홈부(161O)를 채우는 제1 파트(181)와, 상기 제2 홈부(162O)를 채우는 제2 파트(182)를 포함할 수 있다. 또한, 상기 범프(180)는 상기 제1 회로 패턴층(120)의 상면에 형성된 패임부(120r)를 채우는 제3 파트(180r)를 더 포함할 수 있다. 상기 제3 파트(180r)는 상기 제1 파트(181)와 수직으로 중첩되는 제3-1 파트(180r1) 및 상기 제1 파트(181)와 수직으로 중첩되지 않는 제3-2 파트(180r2)를 포함할 수 있다.

한편, 도 11a 내지 도 11g에서와 같은 공정을 진행한 후에, 상기 범프(180)를 형성하는 공정이 아닌 표면 처리층(480)을 형성하는 공정을 진행할 수도 있을 것이다. 상기 표면 처리층(480)은 상기 패임부(120r)를 채우며 형성된다, 그리고, 상기 표면 처리층(480)은 4㎛ 이상의 두께를 가지며 형성되고, 그에 따라, 상기 패임부(120r), 상기 보호층의 홈부들을 채우며 형성될 수 있다.

또한, 상기 제조 공정에서, 상기 제1 노광 공정 및 제2 노광 공정에서의 노광 영역의 조절을 통해, 본원의 다양한 실시 예에 대응하는 구조를 가진 회로 기판을 제조할 수도 있을 것이다.

한편, 도 12a를 참조하면, 실시 예에서는 제1 절연층(611) 상에 제1 회로 패턴층(620)을 형성하고, 그에 따라 상기 제1 절연층(611) 및 제1 회로 패턴층(620) 상에 제1 보호층(660)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제1 보호층(660)을 1차 노광하는 공정을 진행하여, 제2 홈부(662O)가 형성될 영역(660E)을 제외한 나머지 영역을 노광 및 경화하는 공정을 진행할 수 있다.

다음으로, 도 12b를 참조하면, 실시 예에서는 상기 영역(660E)을 현상하여, 제2 홈부(662O)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 홈부(662O)의 바닥면은 상기 제1 회로 패턴층(620)보다 낮게 위치할 수 있다.

다음으로, 도 12c를 참조하면, 상기 제2 홈부(662O)와 수직으로 중첩된 제1 회로 패턴층(620)의 표면을 에칭하는 공정을 진행할 수 있다. 그리고, 상기 에칭 공정에 의해, 상기 제1 회로 패턴층(620)의 측면(620P1S)에는 패임부가 형성된다. 예를 들어, 상기 측면(620P1S)에 형성되는 패임부는 상기 제1 보호층(660)의 제1 홈부(661O)와 수평으로 중첩될 수 있다.

다음으로, 도 12d를 참조하면, 실시 예에서는 상기 제1 보호층(660)의 제1 홈부(661O)와 상기 패임부 사이에 배치되는 제1 파트(680r)와, 상기 제1 파트(680r) 상에 수평 방향으로 확장되어 배치되고, 상기 제1 보호층(660)의 제2 홈부(662O)의 일부를 채우는 표면 처리층(680)이 형성될 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

절연층;
상기 절연층 상에 배치된 제1 금속층을 포함하는 회로 패턴층;
상기 절연층 상에 배치되고, 상기 제1 금속층과 수직으로 중첩된 홈부를 포함하는 보호층; 및
상기 보호층의 상기 홈부에 배치된 제2 금속층을 포함하고,
상기 홈부는,
적어도 일부가 상기 제1 금속층 상에 배치되고, 상기 제1 금속층보다 큰 폭을 가지고,
상기 제2 금속층은,
상기 홈부 내에 상기 제1 금속층보다 큰 폭을 가지고 배치되는,
회로 기판.
제1항에 있어서,
상기 홈부는,
상기 제1 금속층과 인접하게 위치하고, 제1 폭을 갖는 제1 홈부;
상기 제1 홈부 상에 배치되고, 상기 제1 폭 및 상기 제1 금속층보다 큰 폭을 갖는 제2 홈부를 포함하고,
상기 제2 금속층은,
상기 제1 홈부 내에 배치되는 제1 파트와,
상기 제2 홈부 내에 배치되고, 상기 제1 파트 및 상기 제1 금속층보다 큰 폭을 갖는 제2 파트를 포함하는
회로 기판.
제2항에 있어서,
상기 제1 홈부는 상기 제1 금속층과 같거나 작은 폭을 가지는, 회로 기판.
제1항 또는 제2항에 있어서,
상기 제1 금속층은 상기 홈부와 수직으로 중첩되며, 상기 절연층을 향하여 오목한 패임부를 포함하고,
상기 제2 금속층은 상기 제1 금속층의 상기 패임부 내에 배치되는 제3 파트를 포함하는,
회로 기판.
제4항에 있어서,
상기 제2 금속층의 제3 파트는,
상기 제1 금속층의 상기 홈부를 통해 노출되는 영역과 수직으로 중첩되는 제3-1 파트; 및
상기 제1 금속층의 상기 홈부를 통해 노출되는 영역과 수직으로 중첩되지 않는 제3-2 파트를 포함하는,
회로 기판.
제2항에 있어서,
상기 제1 금속층은, 패드이고,
상기 제1 회로 패턴층은,
상기 패드에 인접하게 배치된 트레이스를 포함하고,
상기 제2 금속층의 제2 파트는,
상기 트레이스와 수직으로 중첩되는 중첩 영역을 포함하는, 회로 기판.
제2항에 있어서,
상기 제1 홈부는 상기 제1 금속층의 폭보다 큰 폭을 가지고, 상기 제1 금속층의 상면보다 낮은 바닥면을 갖고,
상기 보호층은 상기 제1 금속층과 이격되며,
상기 제2 금속층의 제1 파트는,
상기 제1 금속층의 측면의 적어도 일부와 접촉하는,
회로 기판.
제7항에 있어서,
상기 제1 홈부의 바닥면은 상기 절연층의 상면보다 높게 위치하는,
회로 기판.
제1항 또는 제2항에 있어서,
상기 제1 금속층은, 패드이고,
상기 제2 금속층은, 상기 패드 상에 배치되는 범프 또는 표면 처리층인 회로 기판.
절연층;
상기 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;
상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되고 단차를 가지는 홈부를 포함하는 보호층; 및
상기 보호층의 상기 홈부 내에 배치된 표면 처리층을 포함하고,
상기 표면 처리층은 상기 홈부의 중심에서 가장자리 방향으로 갈수록 높이가 낮아지는 영역을 포함하는,
회로 기판.
제10항에 있어서,
상기 표면 처리층은 상기 패드의 폭보다 큰 폭을 가지며,
상기 표면 처리층은,
상기 패드와 수직으로 중첩되는 중첩 영역 및 상기 패드와 수직으로 중첩되지 않는 비중첩 영역을 포함하는,
회로 기판.
제10항 또는 제11항에 있어서,
상기 보호층은,
상기 패드와 수직으로 중첩되고, 제1 홈부를 가지는 제1 부분과,
상기 제1 부분 상에 배치되고, 상기 제1 홈부 및 상기 패드와 수직으로 중첩되며, 상기 제1 홈부의 폭보다 큰 폭의 제2 홈부를 가지는 제2 부분을 포함하고,
상기 표면 처리층은,
상기 제1 홈부 내에 배치되는 제1 파트와,
상기 제2 홈부 내에 배치되고, 상기 제1 파트보다 큰 폭을 가지는 제2 파트를 포함하는,
회로기판.
제12항에 있어서,
상기 제1 홈부는 상기 패드보다 작은 폭을 가지고,
상기 제2 홈부는 상기 제1 홈부 및 상기 패드의 각각의 폭보다 큰 폭을 가지는,
회로기판.
제12항에 있어서,
상기 패드는 상기 제1 홈부와 수직으로 중첩되며, 상기 절연층을 향하여 오목한 패임부를 포함하고,
상기 표면 처리층은, 상기 패드의 패임부 내에 배치되는 제3 파트를 포함하는,
회로기판.
제14항에 있어서,
상기 표면 처리층의 제3 파트는,
상기 제1 파트와 수직으로 중첩되는 제3-1 파트; 및
상기 제1 파트와 수직으로 중첩되지 않는 제3-2 파트를 포함하는,
회로 기판.
제12항에 있어서,
상기 제1 홈부는 상기 패드의 폭보다 큰 폭을 가지고,
상기 보호층의 상기 제1 부분은 상기 패드와 이격되며,
상기 표면 처리층의 제1 파트는,
상기 패드의 측면의 적어도 일부와 접촉하는,
회로 기판.
제12항에 있어서,
상기 보호층의 상기 제1 부분의 상면은 상기 패드의 상면보다 낮게 위치하고,
상기 제1 홈부는 상기 패드의 폭과 동일한 폭을 가지며,
상기 패드는, 상기 제1 홈부와 수평으로 중첩되고, 상기 패드의 내측 방향으로 형성된 패임부를 포함하고,
상기 표면 처리층의 제1 파트는 상기 패임부 내에 배치되는,
회로 기판.
제11항에 있어서,
상기 표면 처리층은 4㎛ 이상의 두께를 가지며, 상면의 적어도 일부가 곡면을 포함하며,
상기 표면 처리층의 두께는,
상기 표면 처리층의 중첩 영역에서의 최소 두께, 최대 두께 및 평균 두께 중 적어도 하나인, 회로 기판.
절연층;
상기 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;
상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되고 단차를 가지는 홈부를 포함하는 보호층;
상기 보호층의 상기 홈부 내에 배치되고, 상기 홈부의 단차에 대응하는 단차를 가진 금속층;
상기 금속층 상에 배치된 접속부;
상기 접속부 상에 실장된 칩; 및
상기 칩을 몰딩하는 몰딩층을 포함하고,
상기 홈부는,
상기 패드와 수직으로 중첩되고 제1 폭을 가지는 제1 홈부; 및
상기 제1 홈부와 수직으로 중첩되고, 상기 제1 폭보다 큰 제2 폭을 가지는 제2 홈부를 포함하고,
상기 금속층은,
상기 제1 홈부에 배치되는 제1 파트와 상기 제2 홈부에 배치되는 제2 파트를 포함하는 범프 및 표면 처리층 중 어느 하나를 포함하는,
패키지 기판.
제19항에 있어서,
상기 칩은 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함하는,
패키지 기판.