KR20230045480A

KR20230045480A - 회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20230045480A
Application number: KR1020210128395A
Authority: KR
Inventors: 이기한; 김상일; 라세웅
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-09-28
Filing date: 2021-09-28
Publication date: 2023-04-04
Also published as: WO2023055049A1

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 회로 패턴층; 상기 절연층 및 상기 회로 패턴층 상에 배치되고, 복수의 개구부를 포함하는 보호층을 포함하고, 상기 개구부는 복수의 제1 개구부 및 복수의 제2 개구부를 포함하고, 상기 제1 개구부는, 상기 회로 패턴층의 패드의 상면과 수직으로 중첩되면서, 상기 패드의 측면과 수평으로 중첩되지 않고, 상기 제2 개구부는, 상기 회로 패턴층의 패드의 상면과 수직으로 중첩되면서, 상기 패드의 측면의 적어도 일부와 수평으로 중첩되며, 상기 보호층은 중앙 영역의 제1 영역, 및 상기 중앙 영역을 제외한 외곽 영역의 제2 영역을 포함하고, 상기 보호층의 제1 영역에 형성된 제1 개구부의 개수는, 상기 보호층의 제2 영역에 형성된 제1 개구부의 개수보다 많고, 상기 보호층의 제2 영역에 형성된 제2 개구부의 개수는, 상기 보호층의 제1 영역에 형성된 제2 개구부의 개수보다 많다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.

이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.

통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다

한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.

상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.

또한 NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.

그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더볼의 결합력에 대한 솔더볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오프닝 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다. 또한, NSMD 타입의 경우, 솔더 볼이 배치되는 패드가 기판으로부터 분리되는 문제점이 있다. 이에 따라, 종래에는 하나의 회로 기판에 SMD 타입과 NSMD 타입을 적절히 조합하여 적용하고 있다.

종래의 회로 기판은 영역별로 가해지는 스트레스가 달라지고, 이에 따라 패드의 위치에 따라 패드-솔더볼 및 패드-절연층 사이의 접합 강도에 차이가 있다. 그러나, 종래의 회로 기판에서는 상기와 같은 영역별 스트레스를 전혀 고려하지 않은 상태에서 솔더 레지스트에 SMD 타입의 오프닝 영역이나 NSMD 타입의 오프닝 영역을 형성하고 있으며, 이에 따른 회로 기판의 물리적 신뢰성이 감소하는 문제가 있다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 영역 또는 위치별로 가해지는 스트레스를 고려하여 설계된 보호층을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 하나의 패드에 형성된 서로 다른 타입의 복수의 개구부를 가지는 보호층을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 새로운 타입의 개구부를 가지는 보호층을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 보호층의 제1 영역에 형성된 제1 개구부의 개수는, 상기 보호층의 제1 영역에 형성된 제2 개구부의 개수보다 많고, 상기 보호층의 제2 영역에 형성된 제2 개구부의 개수는, 상기 보호층의 제2 영역에 형성된 제1 개구부의 개수보다 많다.

또한, 상기 제1 영역은 칩 실장 영역에서의 중앙 영역이고, 상기 제2 영역은 상기 칩 실장 영역에서 상기 중앙 영역을 제외한 외곽 영역이다.

또한, 상기 제1 영역은 상기 절연층의 상부 또는 하부의 전체 영역에서의 중앙 영역이고, 상기 제2 영역은 상기 전체 영역에서 상기 중앙 영역을 제외한 외곽 영역이다.

또한, 상기 회로 패턴층은, 상기 제1 개구부와 수직으로 중첩된 제1-1 패드 및 제1-2 패드 중 적어도 하나를 포함하고, 상기 제1-1 패드는 상호 폭 방향 또는 길이 방향으로 이격된 복수의 제1 개구부와 수직으로 중첩되고, 상기 제1-2 패드는 하나의 제1 개구부와 수직으로 중첩된다.

또한, 상기 제2 개구부는 제2-1 개구부를 포함하고, 상기 회로 패턴층은 상기 제2-1 개구부와 수직으로 중첩된 제1-3 패드를 포함하고, 상기 제1-3 패드의 상면의 전체 영역은 상기 제2-1 개구부와 수직으로 중첩되고, 상기 제1-3 패드의 측면의 전체 영역은 상기 제2-1 개구부와 수평으로 중첩되며, 상기 절연층은 상기 제2-1 개구부와 수직으로 중첩되면서, 상기 회로 패턴층 및 상기 보호층과 수직으로 중첩되지 않는 비중첩 영역을 포함한다.

또한, 상기 제2 개구부는 제2-2 개구부를 포함하고, 상기 회로 패턴층은 상기 제2-2 개구부와 수직으로 중첩된 제1-4 패드를 포함하고, 상기 제1-4 패드의 상면의 전체 영역은 상기 제2-2 개구부와 수직으로 중첩되고, 상기 제1-4 패드의 측면은 상기 제2-2 개구부와 수평으로 부분 중첩되며, 상기 보호층은, 상기 제2-2 개구부와 수직으로 중첩되면서, 상기 제1-4 패드의 측면과 직접 접촉하는 지지 부분을 포함한다.

또한, 상기 보호층은, 상기 제1 개구부와 길이 방향 또는 폭 방향으로 이격되고, 상기 제1-1 패드와 수직으로 부분 중첩되는 제3 개구부를 포함하고, 상기 제3 개구부는 상기 제1-1 패드의 폭보다 작은 폭을 가지며, 상기 제1-1 패드의 측면의 적어도 일부는, 상기 제3 개구부의 수평으로 중첩된다.

또한, 상기 보호층은, 상기 회로 패턴층의 제3 패드와 수직으로 중첩되고, 상기 제3 패드의 폭보다 큰 폭을 가지는 제4 개구부를 포함하고, 상기 제3 패드는 제1 측면 및 제2 측면을 포함하고, 상기 제3 패드의 제1 측면은 상기 제4 개구부와 수평으로 중첩되면서, 상기 보호층과 이격되고, 상기 제3 패드의 제2 측면은 상기 제4 개구부와 수평으로 부분 중첩되면서, 적어도 일부가 상기 보호층과 접촉한다.

또한, 상기 회로 패턴층은 제4 패드 및 상기 제4 패드의 제1측면에 배치된 트레이스를 포함하고, 상기 보호층은 상기 제4 패드와 수직으로 부분 중첩되는 제5 개구부를 포함하고, 상기 제4 패드의 상면은, 상기 제5 개구부와 수직으로 중첩되는 제1 중첩 영역과, 상기 보호층과 수직으로 중첩되는 제2 중첩 영역을 포함한다.

또한, 상기 제2 중첩 영역은, 상기 제4 패드의 상기 제1 측면과 인접한 상기 제4 패드의 상면의 제1 외곽 영역이다.

또한, 상기 제1 중첩 영역은, 상기 제4 패드의 상면의 중앙 영역과, 상기 제4 패드의 상면의 외곽 영역 중 상기 제1 외곽 영역을 제외한 제2 외곽 영역을 포함한다.

또한, 상기 제4 패드의 상기 제1 측면 및 상기 트레이스는 상기 보호층으로 덮인다.

또한, 상기 제4 패드는 상기 제2 외곽 영역과 인접한 제2 측면을 포함하고, 상기 제4 패드의 상기 제2 측면의 적어도 일부는, 상기 제5 개구부와 수평으로 중첩되며 상기 보호층과 접촉하지 않는다.

한편, 실시 예에 따른 회로 기판은 제1 최외곽 절연층; 상기 제1 최외곽 절연층 상에 배치된 제1 최외곽 회로 패턴층; 상기 제1 최외곽 절연층 및 상기 제1 최외곽 회로 패턴층 상에 배치되고, 복수의 개구부를 포함하는 제1 보호층; 상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층; 상기 제2 최외곽 절연층 하에 제2 최외곽 회로 패턴층; 상기 제2 최외곽 절연층 및 상기 제2 최외곽 회로 패턴층 하에 배치되고, 복수의 개구부를 포함하는 제2 보호층; 상기 제1 보호층 및 상기 제2 보호층의 각각의 개구부는, 상기 제1 최외곽 회로 패턴층 또는 상기 제2 최외곽 회로 패턴층의 패드와 수직으로 중첩되면서, 상기 패드의 측면과 수평으로 중첩되지 않는 제1 개구부와, 상기 제1 최외곽 회로 패턴층 또는 상기 제2 최외곽 회로 패턴층의 패드와 수직으로 중첩되면서, 상기 패드의 측면의 적어도 일부와 수평으로 중첩되는 제2 개구부를 포함하고, 상기 제1 보호층은 칩 실장 영역에서의 제1 중앙 영역과, 상기 칩 실장 영역에서 상기 제1 중앙 영역을 제외한 제1 외곽 영역을 포함하고, 상기 제1 보호층의 상기 제1 외곽 영역에 형성된 제2 개구부의 개수는 상기 제1 보호층의 상기 제1 중앙 영역에 형성된 제2 개구부의 개수보다 많고, 상기 제2 보호층은 상기 제2 최외곽 절연층의 하부의 전체 영역에서의 제2 중앙 영역과, 상기 전체 영역에서 상기 제2 중앙 영역을 제외한 제2 외곽 영역을 포함하고, 상기 제2 보호층의 상기 제2 외곽 영역에 형성된 제2 개구부의 개수는 상기 제2 보호층의 상기 제2 중앙 영역에 형성된 제2 개구부의 개수보다 많다.

상기와 같이 실시 예에서는 절연층, 상기 절연층 상에 배치된 회로 패턴층 및 상기 절연층과 상기 회로 패턴층 상에 부분적으로 배치된 보호층을 포함한다.

이때, 상기 보호층은 제1 영역과 제2 영역으로 구분될 수 있다. 상기 보호층의 제1 영역은 칩이 실장되는 칩 실장 영역에 대응되고, 상기 제2 영역은 상기 칩 실장 영역의 주위의 외곽 영역일 수 있다. 이와 다르게, 상기 보호층의 제1 영역은 상기 외부 기판과 연결되는 단자 영역의 중앙 영역일 수 있다. 그리고, 상기 보호층의 제2 영역은 상기 단자 영역의 중앙 영역을 제외한 외곽 영역일 수 있다.

그리고, 상기 보호층은 제1 개구부 및 제2 개구부를 포함한다. 상기 제1 개구부는 이와 수직으로 중첩되는 패드의 폭보다 개구 폭이 작고, 상기 제2 개구부는 이와 수직으로 중첩되는 패드의 폭보다 개구 폭이 크다.

그리고, 상기 보호층의 제1 영역에는 복수의 제1 패드와 수직으로 중첩되는 복수의 제1 개구부 및 적어도 하나의 제2 개구부를 포함한다. 그리고, 보호층의 제1 영역에 형성된 제1 개구부의 개수는 제2 개구부의 개수보다 많다. 즉, 실시 예에서는 상기 제1 영역에 가해지는 스트레스 방향이나, 기판의 휨 정도, 그리고 상기 제1 영역과 수직으로 중첩되는 제1 패드들의 디자인에 기반하여, 상기 제1 영역에서의 제1 개구부의 총 개수가 제1 영역에서의 제2 개구부의 총 개수보다 많도록 한다. 이에 따라 실시 예에서는 상기 제1 패드와 솔더 볼 사이의 접합력을 유지하면서, 상기 제1 패드와 절연층 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 회로 기판의 물리적 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 영역에 상기 제1 개구부가 제2 개구부보다 많이 형성되도록 함으로써, 상기 제1 영역에 집중 배치되는 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 다양한 요인으로부터 상기 트레이스가 손상되는 것을 방지할 수 있다. 또한, 실시 예에서는 상기 접속부 상에 외부 기판이 접합되는 경우, 회로 기판과 외부 기판 사이의 접합성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 접속부 상에 칩이 실장되는 경우, 상기 칩의 실장성을 향상시킬 수 있으며, 이에 따른 회로 기판의 제품 신뢰성을 향상시킬 수 있다.

또한, 상기 보호층의 제2 영역에는 복수의 제2 패드와 수직으로 중첩되는 적어도 하나의 제1 개구부 및 복수의 제2 개구부를 포함한다. 그리고, 상기 보호층의 제2 영역에 형성된 제2 개구부의 개수는 상기 제2 영역에 형성된 제1 개구부의 개수보다 많다. 즉, 실시 예에서는 상기 제2 영역에 가해지는 스트레스 방향이나, 기판의 휨 정도, 그리고 상기 제2 영역과 수직으로 중첩되는 제2 패드들의 디자인에 기반하여, 상기 제2 영역에서의 제2 개구부의 총 개수가 상기 제2 영역에서의 제1 개구부의 총 개수보다 많도록 한다. 이에 따라, 실시 예에서는 제2 패드와 접속부 사이의 접합력을 유지하면서, 상기 제2 패드와 절연층 사이의 접합력을 향상시킬 수 있다.

실시 예에서는 상기와 같이 회로 패턴층의 디자인에 따라, 제1 개구부와 제2 개구부의 다양한 조합을 가지는 제3 개구부 내지 제6 개구부를 제공할 수 있다. 예를 들어, 실시 예에서는 제1 개구부와 제2-1 개구부가 조합된 제3-1 개구부, 및 제1 개구부와 제2-2 개구부가 조합된 제3-2 개구부를 포함하는 제3 개구부를 제공할 수 있다. 또한 실시 예에서는 제2-1 개구부와 제2-2 개구부가 조합된 제4 개구부를 제공할 수 있다. 또한, 실시 예에는 제1 개구부와 제2-1 개구부 또는 제1 개구부와 제2-2 개구부가 조합된 제5 개구부를 제공할 수 있다. 또한, 실시 예에서는 제1 개구부, 제2-1 개구부 및 제2-2 개구부가 조합된 제6 개구부를 제공할 수 있다. 이를 통해 실시 예에서는 회로 패턴층의 디자인에 따라, 트레이스를 안정적으로 보호하고, 패드와 접속부 사이의 접합 면적을 증가시키며, 패드와 절연층 상의 접합력을 향상시킬 수 있다.

도 1a는 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 1b는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 2는 실시 예에 따른 회로 기판의 단면도이다.
도 3a는 실시 예에 따른 회로 기판의 영역별 회로 패턴층의 구조를 설명하기 위한 도면이다.
도 3b는 제1 보호층에서의 제1 영역 및 제2 영역의 구분 조건을 설명하기 위한 도면이다.
도 3c는 실시 예에 따른 보호층의 영역별 개구부의 구조를 설명하기 위한 도면이다.
도 3d는 실시 예에 따른 보호층에 형성되는 제1 개구부를 설명하기 위한 도면이다.
도 3e는 실시 예에 따른 보호층에 형성되는 제2 개구부를 설명하기 위한 도면이다.
도 4a는 제2 실시 예에 따른 제3 개구부를 포함하는 회로 기판의 평면도이다.
도 4b는 도 4a의 회로 기판의 단면도이다.
도 5는 제3 실시 예에 따른 실시 예의 제4 개구부를 설명하기 위한 도면이다.
도 6a는 실시 예에 따른 제5 개구부가 적용될 회로 패턴층의 평면도이다.
도 6b는 제1 실시 예에 따른 제5 개구부를 나타낸 도면이다.
도 6c는 제2 실시 예에 따른 제5 개구부를 나타낸 도면이다.
도 7a는 실시 예에 따른 회로 패턴층 및 보호층의 평면도이다.
도 7b는 도 7a의 단면도이다.
도 8은 실시 예에 따른 제1 패키지 기판을 나타낸 도면이다.
도 9는 실시 예에 따른 제2 패키지 기판을 나타낸 도면이다.
도 10a 내지 도 10g는 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

- 비교 예 -

실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.

도 1a는 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이고, 도 1b는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.

구체적으로, 도 1a는 SMD 타입의 개구부를 가지는 보호층을 포함한 회로 기판을 나타낸 도면이고, 도 1b는 NSMD 타입의 개구부를 가지는 보호층을 포함한 회로 기판을 나타낸 도면이다.

도 1a의 (a)를 참조하면, 제1 비교 예의 회로 기판은 절연층(10), 회로 패턴층(20) 및 보호층(30)을 포함한다.

절연층(10)은 복수의 층 구조를 가지는 회로 기판의 복수의 절연층 중에서, 최외곽에 배치된 최외곽 절연층을 의미한다.

회로 패턴층(20)은 상기 최외곽 절연층 상에 배치된다. 예를 들어, 상기 회로 패턴층(20)은 복수의 층 구조를 가지는 회로 기판의 복수의 회로 패턴층 중에서, 최외곽에 배치된 회로 패턴층을 의미한다.

보호층(30)은 상기 최외곽 절연층 상에 배치된다. 상기 보호층(30)은 상기 회로 패턴층(20)과 수직으로 중첩되는 제1 개구부(OR1)를 포함한다.

상기 제1 개구부(OR1)는 상기 회로 패턴층(20)의 폭보다 작은 폭을 가진다. 예를 들어, 상기 제1 개구부(OR1)는 SMD 타입을 가지며 상기 회로 패턴층(20)과 수직으로 중첩된다.

이에 따라, 상기 회로 패턴층(20)의 측면은 상기 보호층(30)에 의해 덮일 수 있다. 예를 들어, 상기 회로 패턴층(20)의 측면은 상기 보호층(30)의 제1 개구부(OR1)와 수평으로 중첩되지 않는다. 여기에서, 상기 수평으로 중첩되지 않는 다는 것은, 상기 회로 패턴층(20)의 측면이 상기 보호층(30)의 제1 개구부(OR1)를 통해 노출되는 영역이 존재하지 않거나, 상기 회로 패턴층(20)의 측면 중 보호층(30)과 접촉하지 않는 영역이 존재하지 않는다는 것을 의미한다.

한편, 상기 제1 개구부(OR1)와 수직으로 중첩된 회로 패턴층(20)은 패드라고 할 수 있다. 상기 패드는 외부 기판(예를 들어, 마더 보드)와 전기적으로 연결되는 단자 패드일 수 있다. 이와 다르게, 상기 패드는 칩이 실장되는 실장 패드일 수 있다.

이에 따라 도 1a의 (b)에서와 같이, 상기 제1 개구부(OR1) 내에는 솔더 볼과 같은 접속부(40)가 배치된다.

이때, 제1 개구부(OR1)는 상기 회로 패턴층(20)의 폭보다 작은 폭을 가진다. 그리고, 상기 제1 개구부(OR1)는 상기 회로 패턴층(20)의 상면의 일부와 수직으로 중첩된다. 이에 따라, 상기 접속부(40)는 상기 제1 개구부(OR1)와 수직으로 중첩된 상기 회로 패턴층(20)의 상면의 일부와만 접촉한다.

이에 따라, 제1 비교 예에서의 상기 접속부(40)와 상기 회로 패턴층(20) 사이의 접합 면적은 상기 회로 패턴층(20)의 상면의 면적보다 작다. 따라서, 제1 비교 예에서는 상기 접속부(40)와 상기 회로 패턴층(20) 사이의 접합 면적이 작음에 따라, 상기 접속부(40)와 회로 패턴층(20) 사이의 접합력이 감소할 수 있다. 이에 따라, 상기 제1 비교 예에서는 상기 회로 패턴층(20)과 상기 접속부(40)의 접합력 저하로 인해, 상기 접속부(40)가 상기 회로 패턴층(20)으로부터 분리되는 신뢰성 문제가 발생할 수 있다.

한편, 도 1b의 (a)를 참조하면, 제2 비교 예의 회로 기판은 절연층(40), 회로 패턴층(50) 및 보호층(60)을 포함한다.

제2 비교 예에서의 보호층(60)은 상기 회로 패턴층(50)과 수직으로 중첩되는 제2 개구부(OR2)를 포함한다.

상기 제2 개구부(OR2)는 상기 회로 패턴층(50)의 폭보다 큰 폭을 가진다. 예를 들어, 상기 제2 개구부(OR2)는 NSMD 타입을 가진다. 이에 따라, 상기 제2 개구부(OR2)는 회로 패턴층(50)과 수직 및 수평으로 중첩된다. 이에 따라, 상기 제2 개구부(OR2)와 수직으로 중첩된 회로 패턴층(50)의 상면 및 측면은 상기 보호층(60)과 접촉하지 않는다. 여기에서, 상기 수평으로 중첩된다는 것은, 회로 패턴층(50)의 측면 중 적어도 일부는 상기 제2 개구부(OR2)를 통해 노출되거나, 상기 회로 패턴층(50)의 측면 중 적어도 일부는 상기 보호층과 접촉하지 않는다는 것을 의미한다.

또한, 도 1b의 (b)에서와 같이, 상기 제2 개구부(OR2) 내에는 솔더 볼과 같은 접속부(70)가 배치된다.

이때, 제2 개구부(OR2)는 상기 회로 패턴층(50)의 폭보다 큰 폭을 가지며, 이에 따라 상기 접속부(70)는 상기 회로 패턴층(50)의 상면뿐 아니라, 측면하고 접촉한다. 이에 따라, 제2 비교 예에서는 상기 제1 비교 예 대비, 접속부와 회로 패턴층 사이의 접합 면적이 증가함에 따른 접합력 확보가 가능하다.

그러나, 제2 비교 예에서의 제2 개구부(OR2)와 수직으로 중첩된 회로 패턴층(50)은 상기 보호층(60)에 의해 보호되지 않는다. 예를 들어, 상기 제2 개구부(OR2)의 내벽은 상기 회로 패턴층(50)과 일정 간격 이격된다. 이에 따라, 제2 비교 예에서는 회로 기판에 스트레스가 발생하는 경우, 상기 제2 개구부(OR2)와 수직으로 중첩된 회로 패턴층(50)을 잡아주는 보호층(60)이 존재하지 않으며, 이에 따라 상기 접속부(70)와 함께 상기 회로 패턴층(50)이 상기 절연층(40)으로부터 분리되는 신뢰성 문제가 발생할 수 있다.

또한, 상기 회로 패턴층(50)은 상기 설명한 바와 같이 복수의 패드를 포함한다. 또한, 상기 회로 패턴층(50)은 상기 복수의 패드 사이를 연결하는 가느다란 신호 라인인 트레이스를 포함한다. 이에 따라, 상기 패드에 상기 NSMD 타입의 개구부를 형성하는 경우, 상기 패드와 연결된 트레이스의 적어도 일부도 상기 개구부와 수직 및 수평으로 중첩될 수 있다. 이에 따라, 제2 비교 예에서는 회로 기판을 제조하는 제조 공정 중에서, 상기 패드와 연결된 트레이스가 다양한 위험에 그대로 노출되는 문제가 있다. 이때, 최근 들어 제품의 고성능화에 따라 트레이스의 선폭이 미세화되어 가고 있다. 이에 따라, 상기 트레이스가 상기 개구부와 수직으로 중첩되는 경우, 상기 트레이스가 상기 절연층으로부터 쉽게 분리되는 신뢰성 문제가 발생할 수 있다.

상기와 같이, 제1 및 제2 비교 예에서는 상기 보호층의 개구부의 타입에 따라 서로 다른 신뢰성 문제가 발생한다.

즉, SMD 타입에서는 접속부와 회로 패턴층 사이의 접합력이 낮고, NSMD 타입에서는 회로 패턴층과 절연층 사이의 접합력이 낮은 신뢰성 문제가 있다.

이때, 회로 기판에서는 접속부와 회로 패턴층 사이의 접합력이 중요한 영역이 있고, 이와 다르게 회로 패턴층과 절연층 사이의 접합력이 중요한 영역이 있다. 다시 말해서, 회로 기판의 영역 또는 위치에 따라 가해지는 스트레스의 세기나 방향이 다르며, 이에 따라 제1 영역에서는 접속부와 회로 패턴층 사이의 접합력이 중요하고, 상기 제1 영역 이외의 제2 영역에서는 절연층과 회로 패턴층 사이의 접합력이 중요히다.

그러나, 종래에는 하나의 회로 기판 상에 SMD 타입의 개구부와, NSMD 타입의 개구부를 모두 적용하고는 있지만, 상기 스트레스 세기나 방향을 고려하여 상기 개구부의 타입을 결정하지 않는다. 이에 따라, 상기 제1 영역에 SMD 타입의 개구부가 다수 존재하는 경우, 상기 접속부가 상기 회로 패턴층으로부터 분리되는 신뢰성 문제가 발생할 가능성이 매우 높다. 또한, 상기 제2 영역에 NSMD 타입의 개구부가 다수 존재하는 경우, 상기 회로 패턴층이 상기 절연층으로부터 분리되는 신뢰성 문제가 발생할 가능성이 매우 높다.

이에 따라, 실시 예에서는 상기와 같은 비교 예의 문제점을 해결하기 위한 것으로, 회로 기판의 영역 또는 위치에 따라 가해지는 스트레스의 세기나 방향을 고려하여 보호층의 개구부의 타입을 결정하도록 한다.

또한, 실시 예에서는 하나의 패드에 복수의 개구부가 형성되는 경우, 상기 복수의 개구부의 타입을 서로 다르게 적용한다. 이를 통해, 실시 예에서는 상기 하나의 패드에 대해서도 서로 다른 타입의 복수의 개구부가 가지는 각각의 장점을 이용하여 상기 패드의 물리적 신뢰성을 향상시킬 수 있도록 한다.

또한, 실시 예에서는 하나의 패드에 하나의 개구부가 형성되는 경우, 상기 하나의 패드에 대해 부분적으로 서로 다른 오픈 구조를 가지는 개구부를 제공하도록 한다. 이를 통해, 실시 예에서는 패드의 물리적 신뢰성을 더욱 향상시킬 수 있도록 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

- 실시 예 -

도 2는 실시 예에 따른 회로 기판의 단면도이다. 이하에서는 도 2를 참조하여, 본원의 실시 예에 따른 회로 기판의 전반적인 구조에 대해 설명하기로 한다.

도 2를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 보호층을 포함한다.

절연층(110)은 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조(단층 구조 포함)를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수도 있을 것이다.

예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외곽에 배치된 제1 최외곽 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조의 회로 기판에서 제2 최외곽에 배치된 제2 최외곽 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 도 2에서는 상기 내측 절연층이 1층으로 구성되는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판이 4층 이상의 층 구조를 가지는 경우, 상기 내측 절연층은 2층 이상의 층 구조를 가질 수 있을 것이다.

절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 기판의 제1 최외곽에 배치된 제1 최외곽 회로 패턴층이라고도 할 수 있다.

예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다.

상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.

한편, 회로 기판이 절연층의 층수를 기준으로, 단층 구조를 가지는 경우, 상기 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 생략될 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.

트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 단자 패드 또는 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.

상기 절연층(110)에는 비아가 형성될 수 있다. 상기 비아는 상기 절연층(110)을 관통하며 형성되고, 이에 따라 서로 다른 층에 배치된 회로 패턴층 사이를 전기적으로 연결할 수 있다.

예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다.

예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 이때, 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 비아(V2)는 모래시계 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판의 코어리스 기판일 경우, 상기 제2 비아(V2)는 제1 비아(V1) 또는 제3 비아(V3)와 동일한 형상을 가질 수 있다.

예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.

상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 비아 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.

상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 회로 기판의 최외곽에는 보호층(SR)이 배치될 수 있다. 예를 들어, 회로 기판의 제1 최외곽에는 제1 보호층(160)이 배치될 수 있다. 예를 들어, 회로 기판의 제2 최외곽에는 제2 보호층(170)이 배치될 수 있다. 상기 제1 최외곽은 회로 기판의 최상측 및 최하측 중 어느 하나를 의미할 수 있고, 제2 최외곽은 회로 기판의 최상측 및 최하측 중 다른 하나를 의미할 수 있다.

예를 들어, 보호층(SR)은 제1 절연층(111)의 상면에 배치된 제1 보호층(160)을 포함할 수 있다. 예를 들어, 보호층(SR)은 제3 절연층(113)의 하면에 배치된 제2 보호층(170)을 포함할 수 있다.

이때, 회로 기판이 단층 구조를 가지는 경우, 회로 기판은 1층의 절연층만을 포함할 수 있다. 그리고, 상기 제1 보호층(160)은 상기 1층의 절연층의 상면 및 하면 중 어느 하나에 배치될 수 있고, 상기 제2 보호층(170)은 상기 1층의 절연층의 상면 및 하면 중 다른 하나에 배치될 수 있다.

상기 제1 보호층(160)은 복수의 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 복수의 개구부를 포함할 수 있다. 상기 제1 보호층(160)의 복수의 개구부는 서로 다른 제1 회로 패턴층(120)과 수직으로 중첩될 수 있다. 이와 다르게, 상기 제1 보호층(160)의 복수의 개구부는 1개의 특정 제1 회로 패턴층과 수직으로 중첩될 수 있다.

또한, 제2 보호층(170)은 복수의 개구부를 포함할 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)과 수직으로 중첩되는 복수의 개구부를 포함할 수 있다. 상기 제2 보호층(170)의 복수의 개구부는 서로 다른 제4 회로 패턴층과 각각 수직으로 중첩될 수 있다. 이와 다르게, 상기 제2 보호층(170)의 복수의 개구부는 1개의 특정 제4 회로 패턴층과 수직으로 중첩될 수 있다.

상기와 같은 제1 보호층(160) 및 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다.

상기 제1 보호층(160)은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(160)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 보호층(160)의 제1 영역(R1)은 제1 절연층(111)의 상부 영역의 중앙 영역을 의미할 수 있다. 상기 제1 보호층(160)의 제2 영역(R2)은 상기 중앙 영역을 제외한 영역일 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)은 상기 제1 절연층(111)의 상부 영역의 외곽 영역일 수 있다.

이때, 제1 보호층(160)에서의 제1 영역(R1)과 제2 영역(R2)은 칩 실장 영역을 기준으로 정의될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 상에는 칩이 실장될 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 영역(R1)은 칩이 실장되는 칩 실장 영역에 대응할 수 있다. 그리고, 상기 제1 보호층(160)의 제2 영역(R2)은 상기 칩 실장 영역을 제외한 영역일 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)은 상기 칩 실장 영역의 주위를 둘러싸는 상기 칩 실장 영역의 외곽 영역일 수 있다.

한편, 제2 보호층(170)도 제1 보호층(160)에 대응하게 복수의 영역으로 구분될 수 있다. 예를 들어, 제2 보호층(170)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다.

이때, 상기 제2 보호층(170)의 제1 영역(R1)은 제1 보호층(160)과 수직으로 중첩될 수 있고, 이와 다르게 수직으로 비중첩될 수 있다. 또한, 제2 보호층(170)의 제2 영역(R2)은 상기 제1 보호층(160)과 수직으로 중첩될 수 있고, 이와 다르게 수직으로 비중첩될 수 있다. 예를 들어, 상기 제2 보호층(170)의 제1 영역(R1)의 적어도 일부는 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩되고, 나머지 일부는 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩될 수 있다. 이는, 상기 제1 보호층(160)에서의 영역 구분 조건과, 제2 보호층(170)에서의 영역 구분 조건이 서로 다르기 때문이다.

예를 들어, 상기 제1 보호층(160)의 제1 영역(R1) 및 제2 영역(R2)은 상기 설명한 바와 같이 칩 실장 영역을 기준으로 구분될 수 있다.

이와 다르게, 제2 보호층(170)의 제1 영역(R1) 및 제2 영역(R2)은 칩 실장 영역이 아닌, 제2 보호층(170)의 중앙 영역과 외곽 영역을 기준으로 구분될 수 있다. 예를 들어, 상기 제4 회로 패턴층(150)에는 칩이 실장되지 않을 수 있다. 이에 따라, 제2 보호층(170)의 제1 영역(R1)은 상기 제2 보호층(170)의 전체 영역에서의 중앙 영역을 의미할 수 있다. 그리고, 상기 제2 보호층(170)의 제2 영역(R2)은 상기 제2 보호층(170)의 전체 영역에서 상기 중앙 영역을 제외한 외곽 영역일 수 있다.

제1 실시 예에서, 보호층(SR)에 형성되는 개구부는 크게 제1 개구부(OR1, 도 3a 내지 도 3e 참조) 및 제2 개구부(OR2, 도 3a 내지 도 3e 참조)를 포함할 수 있다.

상기 제1 개구부(OR1) 및 제2 개구부(OR2)는 개구 폭과 패드 폭 사이의 관계에 의해 구분될 수 있다.

예를 들어, 제1 개구부(OR1)는 개구 폭이 패드의 폭보다 작을 수 있다. 예를 들어, 상기 제1 개구부(OR1)는 SMD 타입의 개구부를 의미할 수 있다. 이에 따라, 상기 제1 개구부(OR1)와 수직으로 중첩되는 패드의 측면의 전체 영역은 상기 보호층에 의해 덮일 수 있다. 또한, 상기 제1 개구부(OR1)와 수직으로 중첩되는 패드의 상면의 적어도 일부는 상기 보호층에 의해 덮일 수 있다.

예를 들어, 제2 개구부(OR2)는 개구 폭이 패드 폭보다 클 수 있다. 예를 들어, 제2 개구부(OR2)는 SMD 타입을 제외한 개구부를 의미할 수 있다. 이에 따라 상기 제2 개구부(OR2)와 수직으로 중첩되는 패드의 측면의 적어도 일부는 상기 보호층과 접촉하지 않을 수 있다. 예를 들어, 제2 개구부(OR2)와 수직으로 중첩되는 패드의 측면의 적어도 일부는 상기 제2 개구부(OR2)와 수평으로 중첩될 수 있다. 예를 들어, 제2 개구부(OR2)와 수직으로 중첩되는 패드의 측면의 적어로 일부는 상기 제2 개구부(OR2)의 내벽과 이격될 수 있다. 또한, 제2 개구부(OR2)와 수직으로 중첩되는 패드의 상면의 전체 영역은 상기 제2 개구부(OR2)와 수직으로 중첩될 수 있다. 여기에서, 상기 수평으로 중첩된다는 의미는, 상기 패드의 측면 중 적어도 일부가 상기 제2 개구부(OR2)와 직접 마주보거나, 상기 패드의 측면 중 적어도 일부가 상기 제2 개구부(OR2)를 통해 노출되거나, 상기 패드의 측면 중 적어도 일부가 상기 보호층에 의해 덮이지 않는다는 것을 의미할 수 있다. 이하에서는 이와 같은 의미로, '수평으로 중첩된다' 또는 '수평으로 중첩되지 않는다'라는 표현을 사용하도록 한다.

그리고, 실시 예에서, 상기 제1 보호층(160)의 제1 영역(R1)에는 복수의 제1 개구부(OR1) 및 제2 개구부가(OR2) 형성될 수 있다. 또한, 상기 제1 보호층(160)의 제2 영역(R2)에는 복수의 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 수 있다.

이때, 실시 예에서는 제1 보호층(160)의 제2 영역(R2)에 형성된 제2 개구부(OR2)의 개수는 제1 보호층(160)의 제1 영역(R1)에 형성된 제2 개구부(OR2)의 개수보다 많다.

예를 들어, 제1 보호층(160)의 제1 영역(R1)에는 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 수 있다. 또한, 제1 보호층(160)의 제2 영역(R2)에도 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 수 있다.

이때, 상기 제1 보호층(160)의 제1 영역(R1)에 포함된 제1 개구부(OR1)의 개수는 제1 보호층(160)의 제2 영역(R2)에 포함된 제1 개구부(OR1)의 개수보다 많을 수 있다. 또한, 상기 제1 보호층(160)의 제2 영역(R2)에 포함된 제2 개구부(OR2)의 개수는 제1 보호층(160)의 제1 영역(R1)에 포함된 제2 개구부(OR2)의 개수보다 많을 수 있다.

또한, 상기 제1 보호층(160)의 제1 영역(R1)에 포함된 제1 개구부(OR1)의 개수는 제1 보호층(160)의 제1 영역(R1)에 포함된 제2 개구부(OR2)의 개수보다 많을 수 있다. 또한, 제1 보호층(160)의 제2 영역(R2)에 포함된 제2 개구부(OR2)의 개수는 제1 보호층(160)의 제2 영역(R2)에 포함된 제1 개구부(OR1)의 개수보다 많을 수 있다.

구체적으로, 실시 예에서는 제1 보호층(160)의 개구부를 형성할 때 아래의 4가지 조건 중 적어도 하나 이상을 만족하도록 한다.

(1) 상기 제1 보호층(160)의 제1 영역(R1)에 포함된 상기 제1 개구부(OR1)의 개수가 제1 보호층(160)의 제2 영역(R2)에 포함된 제1 개구부(OR1)의 개수보다 많도록 한다.

(2) 제1 보호층(160)의 제2 영역(R2)에 포함된 제2 개구부(OR2)의 개수가 제1 영역(R1)에 포함된 제2 개구부(OR2)의 개수보다 많도록 한다.

(3) 제1 보호층(160)의 제1 영역(R1)에 포함된 제1 개구부(OR1)의 개수가 상기 제1 보호층(160)의 제1 영역(R1)에 포함된 제2 개구부(OR2)의 개수보다 많도록 한다.

(4) 제1 보호층(160)의 제2 영역(R2)에 포함된 제2 개구부(OR2)의 개수가 상기 제1 보호층(160)의 제2 영역(R2)에 포함된 제1 개구부(OR1)의 개수보다 많도록 한다.

그리고, 상기 4개의 조건 중 어느 하나를 만족하지 않거나, 4개의 조건을 모두 만족하지 못하는 경우, 회로 기판의 물리적 신뢰성이나 전기적 신뢰성이 저하될 수 있고, 이에 따른 회로 기판의 제품 신뢰성이 저하될 수 있다.

즉, 실시 예에서는 상기 제1 보호층(160)의 제1 영역(R1)에는 제2 개구부(OR2)보다 제1 개구부(OR1)가 집중 배치되도록 하고, 제1 보호층(160)의 제2 영역(R2)에는 제1 개구부(OR1)보다 제2 개구부(OR2)가 집중 배치될 수 있도록 한다.

그리고, 상기 4개의 조건 중 적어도 하나를 만족하지 않거나, 4개의 조건을 모두 만족하지 못하는 경우, 상기 제1 보호층(160)의 제1 영역(R1)에서의 제1 회로 패턴층(120)의 트레이스가 안정적으로 보호되지 않을 수 있고, 이에 따른 트레이스의 물리적 신뢰성이 저하될 수 있다. 예를 들어, 제1 보호층(160)의 제1 영역(R1)은 칩 실장 영역에 대응된다. 이에 따라, 상기 제1 보호층(160)의 제1 영역(R1)에는 칩 실장을 위한 패드 및 상기 패드와 연결되는 트레이스를 포함한다. 이때, 상기 제1 보호층(160)의 제1 영역(R1)에서 상기 제2 개구부(OR2)의 개수가 증가하는 경우, 상기 트레이스가 안정적으로 보호되지 않을 수 있다. 나아가, 상기 트레이스는 미세 패턴이며, 이에 따라 제조 공정에서 다양한 요인으로부터 손상이 발생할 수 있다.

나아가, 일반적으로 회로 기판에서는 평면을 기준으로 기판의 외곽 영역에 스트레스가 집중적으로 발생하며, 이에 따라 기판의 외곽 영역에서 변형이 심할 수 있다. 예를 들어, 회로 기판은 기판을 구성하는 각각의 층(예를 들어, 절연층과 회로 패턴층)들 사이의 열팽창계수(CTE)의 차이로 인해 휨이 발생한다. 상기 기판의 휨은 ∪자 형상이나 ∩자 형상으로 발생할 수 있다. 이를 통해 기판에서 중앙 영역에서의 휨은 기판의 외곽 영역 대비 휨 정도가 미비할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 영역(R1)의 휨 정도는 상기 제1 보호층(160)의 제2 영역(R2)의 휨 정도보다 약할 수 있다. 그리고, 상기 제1 보호층(160)의 제1 영역(R1)에서는 수직 방향(↑↓)으로의 스트레스보다 수평 방향(↔)으로 발생하는 스트레스가 더 심하게 나타난다. 이를 통해, 상기 제1 보호층(160)의 제1 영역(R1)에서는 제1 회로 패턴층(120)의 패드와 솔더볼(접속부) 사이의 접합력보다, 상기 제1 회로 패턴층의 패드와 제1 절연층(111) 사이의 접합력이 더 중요할 수 있다. 이에 따라, 실시 예에서는 상기 제1 영역(R1)에서, 상기 제1 회로 패턴층의 패드와 제1 절연층(111) 사이의 접합력을 향상시키기 위해, 상기 제1 보호층(160)의 제1 영역(R1)에서의 제1 개구부(OR1)의 개수가 제2 개구부(OR2)의 개수보다 많도록 한다.

또한, 상기 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩되는 제1 절연층(111) 상에는, 제1 회로 패턴층(120)의 대면적 패드가 주로 배치될 수 있다. 상기 대면적 패드는 하나의 칩에 포함되는 복수의 단자와 공통 연결되는 패드를 의미할 수 있다. 이에 따라, 상기 대면적 패드 상에는 제1 보호층(160)의 복수의 제1 개구부(OR1)가 형성될 수 있다. 이때, 상기 대면적 패드 상에 형성되는 제1 개구부(OR1)에 대해서는 개구 폭에 큰 제약이 없다. 예를 들어, 상기 제1 보호층(160)의 제1 영역(R1)에는 대면적 패드가 배치됨에 따라 상기 제1 개구부(OR1)의 개구 폭을 증가시킬 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 영역(R1)에서는 상기 제1 보호층(160)에 제1 개구부(OR1)가 형성되어도, 상기 제1 회로 패턴층(120)의 패드와 솔더 볼과 같은 접속부 사이의 접합력이 확보될 수 있다.

이에 따라 실시 예에서는 상기 제1 보호층(160)의 제1 영역(R1)에는 제2 개구부(OR2)의 개수보다 제1 개구부(OR1)의 개수가 더 많도록 한다.

한편, 제1 보호층(160)의 제2 영역(R2)에도 복수의 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 수 있다. 제1 보호층(160)의 제2 영역(R2)에서의 제2 개구부(OR2)의 개수는 제1 보호층(160)의 제1 영역(R1)에서의 제2 개구부(OR2)의 개수보다 많도록 한다.

또한, 상기 4개의 조건 중 적어도 하나를 만족하지 못하거나, 4개의 조건을 모두 만족하지 못하는 경우, 상기 제1 보호층(160)의 제2 영역(R2)에서의 제1 회로 패턴층(120)과 접속부 사이의 접합력이 감소하고, 이에 따라 상기 접속부가 상기 제1 회로 패턴층으로부터 분리되는 문제가 발생할 수 있다.

또한, 상기 설명한 바와 같이, 회로 기판의 평면을 기준으로 기판의 외곽 영역에 스트레스가 집중적으로 발생한다. 그리고, 상기 회로 기판을 구성하는 각 층의 열팽창계수의 차이로 인해, ∪자 형상이나 ∩자 형상으로의 휨이 발생한다. 이에 따라, 상기 기판의 외곽 영역은 상기 기판의 중앙 영역 대비 휨 정도가 클 수 있다.

이에 따라, 상기 제1 보호층(160)의 제2 영역(R2)의 휨 정도는 상기 제1 보호층(160)의 제1 영역(R1)의 휨 정도보다 클 수 있다. 그리고, 상기 제1 보호층(160)의 제2 영역(R2)에서는 수평 방향(↔)으로 발생하는 스트레스보다 수직 방향(↑↓)으로 발생하는 스트레스가 더 심하게 나타난다. 이에 의해, 상기 제1 보호층(160)의 제2 영역(R2)에서는 상기 제1 절연층(111)과 상기 제1 회로 패턴층(120) 사이의 접합력보다, 상기 제1 회로 패턴층(120)과 접속부 사이의 접합력이 더 중요하게 작용한다.

또한, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩되는 제1 절연층(111) 상에는 제1 회로 패턴층(120)의 아일랜드 패드가 배치될 수 있다. 상기 아일랜드 패드는, 다른 패드나 트레이스와 직접적으로 연결되지 않고 단독으로 형성된 패드를 의미한다. 그리고, 상기 아일랜드 패드 상에 제1 개구부(OR1)를 형성하는 경우, 상기 제1 개구부(OR1)의 폭은 상기 아일랜드 패드보다는 작은 폭을 가져야 함에 따라 개구 폭에 대한 제약이 크다. 이에 따라, 상기 제1 보호층(160)의 제2 영역(R2)에 제1 개구부(OR1)의 개수가 기준 개수보다 많아질 경우, 상기 제2 영역(R2)에서의 제1 회로 패턴층(120)과 접속부 사이의 접합력이 감소하고, 이에 따라 상기 제1 회로 패턴층(120)으로부터 접속부가 분리되는 문제가 발생할 수 있다.

한편, 상기 제1 보호층(160)의 제1 영역(R1) 및 제2 영역(R2)에 대응하게, 상기 제2 보호층(170)의 제1 영역(R1) 및 제2 영역(R2)에 대해서도 제1 개구부(OR1) 및 제2 개구부(OR2)의 개수가 제어될 수 있다.

예를 들어, 상기 제2 보호층(170)의 제1 영역(R1)에서의 제1 개구부(OR1)의 개수가 상기 제2 보호층(170)의 제1 영역(R1)에서의 제2 개구부(OR2)의 개수보다 많도록 한다.

또한, 제2 보호층(170)의 제2 영역(R2)에서의 제2 개구부(OR2)의 개수가 제2 보호층(170)의 제2 영역(R2)에서의 제1 개구부(OR1)의 개수보다 많도록 한다.

또한, 제2 보호층(170)의 제2 영역(R2)에서의 제2 개구부(OR2)의 개수가 제2 보호층(170)의 제1 영역(R1)에서의 제2 개구부(OR2)의 개수보다 많도록 한다.

또한, 제2 보호층(170)의 제1 영역(R1)에서의 제1 개구부(OR1)의 개수가 제2 보호층(170)의 제2 영역(R2)에서의 제1 개구부(OR1)의 개수보다 많도록 한다.

이하에서는 실시 예에 따른 제1 보호층(160) 및 제2 보호층(170)의 영역 및 이에 따른 개구부의 형상에 대해 구체적으로 설명하기로 한다.

이때, 실시 예에서 상기 제1 보호층(160)과 제2 보호층(170)에 대해서, 영역을 구분하는 기준만이 다를 뿐, 각각의 영역에서의 개구부의 구조는 실질적으로 동일할 수 있다.

이에 따라, 이하에서는 제1 보호층(160)을 기준으로 상기 제1 영역(R1) 및 제2 영역(R2)에 대한 개구부의 구조에 대해 설명하기로 한다.

다만, 이하에서 설명되는 제1 보호층(160) 및 제2 보호층(170)에 모두 동일하게 적용될 수 있다.

이에 따라, 이하에서는 제1 보호층(160)을 보호층(160)으로 칭하고, 제1 절연층(111)을 절연층(111)으로 칭하고, 제1 회로 패턴층(120)을 회로 패턴층(120)으로 칭하여 설명하기로 한다.

다만, 이하에서 설명되는 보호층(160)은 제1 보호층(160) 및 제2 보호층(170) 중 어느 하나를 의미할 수 있다. 또한, 이하에서 설명되는 절연층(111)은 제1 최외곽에 배치되는 제1 절연층(111) 및 제2 최외곽에 배치되는 제3 절연층(113) 중 어느 하나를 의미할 수 있다. 또한, 이하에서 설명되는 회로 패턴층(120)은 상기 제1 절연층(111) 상에 배치되는 제1 회로 패턴층(120)을 의미할 수 있고, 이와 다르게 상기 제3 절연층(113) 상에 배치되는 제4 회로 패턴층(150)을 의미할 수 있을 것이다.

도 3a는 실시 예에 따른 회로 기판의 영역별 회로 패턴층의 구조를 설명하기 위한 도면이고, 도 3b는 제1 보호층에서의 제1 영역 및 제2 영역의 구분 조건을 설명하기 위한 도면이며, 도 3c는 실시 예에 따른 보호층의 영역별 개구부의 구조를 설명하기 위한 도면이고, 도 3d는 실시 예에 따른 보호층에 형성되는 제1 개구부를 설명하기 위한 도면이고, 도 3e는 실시 예에 따른 보호층에 형성되는 제2 개구부를 설명하기 위한 도면이다.

도 3a를 참조하면, 절연층(111)의 상부 영역은 제1 영역(R1) 및 제2 영역(R2)으로 구분될 수 있다. 예를 들어, 상기 제1 영역(R1)은 보호층(160)의 제1 영역(R1)을 의미할 수 있다. 상기 제2 영역(R2)은 보호층(160)의 제2 영역을 의미할 수 있다.

그리고, 상기 절연층(111)의 제1 영역(R1)에는 회로 패턴층(120)의 복수의 제1 패드(121)가 배치된다. 예를 들어, 절연층(111)의 제2 영역(R2)에는 회로 패턴층(120)의 복수의 제2 패드(122)가 배치된다.

이때, 상기 제1 영역(R1)에 배치되는 제1 패드(121)는 칩이 실장되는 실장 패드일 수 있다. 즉, 상기 제1 영역(R1)이 제1 보호층(160)의 제1 영역(R1)일 경우, 상기 제1 패드(121)는 칩 실장 영역에 배치되는 칩 실장 패드를 의미할 수 있다. 또한, 상기 제1 영역(R1)이 제2 보호층(170)의 제1 영역(R1)일 경우, 상기 제1 패드(121)는 제3 절연층(113)의 하면의 중앙 영역에 배치된 단자 패드들을 의미할 수 있다.

한편, 상기 제2 영역(R2)에 배치되는 제2 패드(122)는 제1 영역(R1)의 주위에 배치되는 패드들을 의미할 수 있다. 상기 제2 패드(122)는 상기 제1 패드(121)와 연결되어, 전기 신호를 외부로 전달하는 기능을 할 수 있다. 이와 다르게 상기 제2 패드(122)는 방열 기능을 위한 방열 패드들을 포함할 수 있다.

이때, 상기와 같이 제1 영역(R1)에는 복수의 제1 패드(121)가 배치되고, 제2 영역(R2)에는 복수의 제2 패드(122)가 배치된다.

그리고, 상기 제1 영역(R1)에서의 보호층(160)은 상기 복수의 제1 패드(121)와 각각 수직으로 중첩되는 복수의 개구부를 포함한다.

또한, 상기 제2 영역(R2)에서의 보호층(160)은 상기 복수의 제2 패드(122)와 각각 수직으로 중첩되는 복수의 개구부를 포함한다.

이하에서는 상기 제1 개구부(OR1) 및 제2 개구부(OR2)의 구조에 대해 설명하기로 한다.

우선, 상기 제1 영역(R1) 및 제2 영역(R2)이 칩 실장 영역일 경우, 회로 기판의 평면에서의 제1 영역(R1)과 제2 영역(R2)의 구분 조건을 보면 다음과 같다.

도 3b를 참조하면, 회로 기판 상에는 1개의 칩이 실장될 수 있고, 이와 다르게 복수의 칩이 실장될 수 있다.

이때, 상기 회로 기판 상에 1개의 칩이 실장될 경우, 상기 제1 영역(R1) 및 제2 영역(R2)은 각각 1개씩 포함될 수 있다. 이와 다르게, 상기 회로 기판에 복수의 칩이 실장될 경우, 상기 제1 영역(R1) 및 제2 영역(R2)은 각각 복수 개 포함될 수 있다. 예를 들어, 상기 회로 기판에 3개의 칩이 실장될 경우, 상기 제1 영역(R1)은 상기 3개의 칩에 각각 대응하는 3개의 제1 영역을 포함할 수 있고, 상기 제2 영역(R2)도 상기 3개의 제1 영역에 대응하게 3개의 제2 영역을 포함할 수 있다.

예를 들어, 회로 기판 상에 3개의 칩이 실장될 경우, 상기 회로 기판은 제1 칩이 실장되는 영역에 대응하는 제1 실장 영역(CMR1)과, 제2 칩이 실장되는 영역에 대응하는 제2 실장 영역(CMR2)과, 제3 칩이 실장되는 영역에 대응하는 제3 실장 영역(CMR3)을 포함할 수 있다.

그리고, 상기 제1 실장 영역(CMR1)은 제1 칩과 수직으로 중첩되는 영역에 대응하는 제1-1 영역(R1-1)과, 상기 제1-1 영역(R1-1)의 외곽의 제2-1 영역(R2-1)을 포함할 수 있다.

또한, 상기 제2 실장 영역(CMR2)은 제2 칩과 수직으로 중첩되는 영역에 대응하는 제1-2 영역(R1-2)과, 상기 제1-2 영역(R1-2)의 외곽의 제2-2 영역(R2-2)을 포함할 수 있다.

또한, 상기 제3 실장 영역(CMR3)은 제3 칩과 수직으로 중첩되는 영역에 대응하는 제1-3 영역(R1-3)과, 상기 제1-3 영역(R1-3)의 외곽의 제2-3 영역(R2-3)을 포함할 수 있다.

그리고, 이하에서 설명되는 제1 영역(R1)은 상기 제1 실장 영역(CMR1)에서의 제1-1 영역(R1-1)을 의미할 수 있고, 제2 실장 영역(CMR2)에서의 제1-2 영역(R1-2)을 의미할 수 있으며, 제3 실장 영역(CMR3)에서의 제1-3 영역(R1-3)을 의미할 수 있다.

또한, 이하에서 설명되는 제2 영역(R2)은 제1 실장 영역(CMR1)에서의 제2-1 영역(R2-1)을 의미할 수 있고, 제2 실장 영역(CMR2)에서의 제2-2 영역(R2-2)을 의미할 수 있으며, 제3 실장 영역(CMR3)에서의 제2-3 영역(R2-3)을 의미할 수 있다.

이와 다르게, 제2 보호층(170)을 기준으로 할 때, 이하에서 설명되는 제1 영역(R1)은 회로 기판의 전체 영역에서의 중앙 영역을 의미할 수 있고, 제2 영역(R2)은 상기 중앙 영역을 제외한 나머지 영역, 예를 들어 중앙 영역의 주위의 외곽 영역을 의미할 수 있다.

한편, 도3c에 도시된 바와 같이, 상기 절연층(111) 상에는 보호층(160)이 배치된다. 그리고, 상기 보호층(160)은 제1 영역(R1) 및 제2 영역(R2)을 포함한다.

또한, 상기 보호층(160)은 상기 제1 영역(R1)에 복수의 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성되고, 상기 제2 영역(R2)에 복수의 제1 개구부(OR1) 및 복수의 제2 개구부(OR2)가 형성될 수 있다. 그리고, 상기 제1 영역(R1)에서의 제1 개구부(OR1)의 개수는 제2 개구부(OR2)의 개수보다 많고, 제2 영역(R2)에서의 제2 개구부(OR2)의 개수는 제1 개구부(OR1)의 개수보다 많다.

상기 제1 개구부(OR1) 및 제2 개구부(OR2)에 대해 설명하면 다음과 같다.

제1 개구부(OR1)는 하나의 패드 상에 단일 개의 개구부가 형성되는지, 아니면 복수의 개구부가 형성되는지에 따라 제1-1 개구부(OR1-1) 및 제1-2 개구부(OR1-2)로 구분될 수 있다.

한편, 이하에서는 보호층(160)의 제1 영역(R1)에 형성되는 제1 개구부(OR1) 및 제2 개구부(OR2)를 중심으로 설명하기로 한다. 다만, 보호층(160)의 제1 영역(R1)에 형성되는 제1 개구부(OR1) 및 제2 개구부(OR2)에 대응하게, 상기 보호층(160)의 제2 영역(R2)에도 이에 대응하는 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 수 있다. 다만, 상기 각각의 영역에 형성되는 제1 개구부(OR1)의 개수와 제2 개구부(OR2)의 개수는 서로 다를 수 있다.

도 3d를 참조하면, 상기 보호층(160)에는 제1 개구부(OR1)가 형성될 수 있다. 도 3d의 (a)는 도 3c의 A-A' 방향을 따라 절단된 단면도이고, 도 3d의 (b)는 도 3c의 B-B' 방향을 따라 절단된 단면도이다.

도 3c 및 도 3d를 참조하면, 상기 제1 개구부(OR1)는 제1-1 개구부(OR1-1) 및 제1-2 개구부(OR1-2)로 구분될 수 있다.

상기 제1-1 개구부(OR1-1)와 제1-2 개구부(OR1-2)는, 수직으로 중첩되는 제1 패드(121)보다 작은 개구 폭을 가지면서, 상기 제1 패드(121)의 상면의 가장자리 영역 및 상기 제1 패드(121)의 측면을 덮으며 형성된다는 점에서 동일하다.

다만, 상기 제1-1 개구부(OR1-1)와 제1-2 개구부(OR1-2)는, 하나의 제1 패드(121) 상에 복수의 제1 개구부(OR1)가 형성되는지, 아니면, 하나의 제1 패드(121) 상에 하나의 제1 개구부(OR1)가 형성되는지에 따라 구분될 수 있다.

예를 들어, 상기 제1-1 개구부(OR1-1)는 하나의 패드 상에 길이 방향 또는 폭 방향으로 이격되는 복수의 제1 개구부(OR1)가 형성된 구조를 가질 수 있다. 예를 들어, 제1-2 개구부(OR1-2)는 하나의 패드 상에 하나의 제1 개구부(OR1)가 형성된 구조를 가질 수 있다.

다만, 이하에서는 설명의 편의를 위해, 상기 제1 개구부(OR1)가 제1-1 개구부(OR1-1) 및 제1-2 개구부(OR1-2)로 구분되는 것으로 하여 설명하기로 한다.

도 3d의 (a)에서와 같이, 제1-1 개구부(OR1-1)는 제1-1 패드(121-1) 상에 형성될 수 있다. 상기 제1-1 패드(121-1)는 대면적 패드일 수 있다. 예를 들어, 제1-1 패드(121-1)는 칩의 복수의 단자와 공통 연결되는 패드를 의미할 수 있다. 일 예로, 상기 제1-1 패드(121-1)는 그라운드 패드일 수 있다. 다른 일예로, 제1-1 패드(121-1)는 방열패드일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제1-1 패드(121-1)가 제2 보호층(170)의 제1 영역(R1)에 배치된 제4 회로 패턴층(150)을 의미하는 경우, 상기 제1-1 패드(121-1)는 복수의 외부 기판의 단자들과 공통 연결되는 패드를 의미할 수도 있을 것이다.

상기 보호층(160)의 제1 영역(R1)은 상기 제1-1 패드(121-1)와 수직으로 중첩되는 제1-1 개구부(OR1-1)를 포함할 수 있다. 상기 제1-1 개구부(OR1-1)는 상기 제1-1 패드(121-1)와 수직으로 중첩되면서, 길이 방향 또는 폭 방향으로 이격되는 복수의 단위 개구부를 포함할 수 있다.

이에 따라, 상기 제1-1 패드(121-1)의 상면은, 복수의 단위 개구부(OR1-11, OR1-12)와 각각 수직으로 중첩되는 복수의 제1 상면(121-1T1)을 포함할 수 있다.

또한, 상기 제1-1 패드(121-1)의 상면은 상기 복수의 단위 개구부(OR1-11, OR1-12)와 수직으로 중첩되지 않음에 따라 상기 보호층(160)의 제1 영역(R1)으로 덮이는 제2 상면(121-1T2)을 포함할 수 있다.

이에 따라, 상기 제1-1 패드(121-1)는 상기 복수의 단위 개구부(OR1-11, OR1-12)와 각각 수직으로 중첩됨에 따라 부분적으로 상기 보호층(160)의 제1 영역(R1)으로 덮이지 않는 상기 제1 상면(121-1T1)에 대응하는 복수의 노출 영역을 포함할 수 있다. 상기 제1-1 패드(121-1)의 복수의 노출 영역은, 칩이 실장되거나, 외부 기판과의 접합을 위한 솔더 볼과 같은 접속부가 배치되는 접속부 배치 영역일 수 있다.

한편, 상기 제1-1 패드(121-1) 상에는 복수의 단위 개구부(OR1-11, OR1-12)를 포함하는 제1-1 개구부(OR1-1)가 배치됨에 따라, 상기 제1-1 패드(121-1)의 측면은 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다. 예를 들어, 상기 제1-1 패드(121-1)는 서로 마주보는 제1 측면(121-1S1) 및 제2 측면(121-S2)을 포함할 수 있다. 그리고, 상기 제1-1 패드(121-1)의 제1 측면(121-1S1) 및 제2 측면(121-S2)은 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다.

한편, 상기 보호층(160)의 제1 영역(R1)에 상기 제1-1 개구부(OR1-1)가 포함되는 경우, 상기 제1 영역(R1)에서의 상기 제1 개구부(OR1)의 개수에는 상기 제1-1 개구부(OR1-1)를 구성하는 복수의 단위 개구부(OR1-11, OR1-12)의 총 개수가 포함될 수 있다.

즉, 하나의 단위 개구부는 하나의 제1 개구부(OR1)를 의미할 수 있다. 즉, 제1-1 패드(121-1)와 수직으로 중첩되는 단위 개구부가 3개인 경우, 상기 제1-1 패드(121-1)는 길이 방향 또는 폭 방향으로 이격된 3개의 제1 개구부(OR1)와 각각 수직으로 중첩될 수 있다.

또한, 도 3d의 (b)에서와 같이, 제1 개구부(OR1)는 제1-2 개구부(OR1-2)를 포함한다. 그리고, 상기 회로 패턴층(120)의 제1 패드(121)는 상기 제1-2 개구부(OR1-2)와 수직으로 중첩되는 제1-2 패드(121-2)를 포함할 수 있다.

그리고, 상기 제1-2 패드(121-2)는 1개의 제1 개구부(OR1)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1-2 패드(121-2)는 제1-2 개구부(OR1-2)와 수직으로 중첩될 수 있다.

상기 제1-2 개구부(OR1-2)는 상기 제1-2 패드(121-2)의 상면과 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1-2 패드(121-2)의 상면은, 상기 제1-2 개구부(OR1-2)와 수직으로 중첩되는 제1 상면(121-2T1)을 포함할 수 있다. 또한, 제1 상면(121-2T1)은 상기 제1-2 패드(121-2)의 상면의 중앙 영역일 수 있다. 또한, 상기 제1-2 패드(121-2)의 상면은 상기 제1-2 개구부(OR1-2)와 수직으로 중첩되지 않는 제2 상면(121-2T2)을 포함할 수 있다. 상기 제2 상면(121-2T2)은 상기 제1-2 패드(121-2)의 상기 제1 상면(121-2T1)을 제외한 외곽 영역일 수 있다.

또한, 상기 제1-2 패드(121-2)의 측면은 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다. 예를 들어, 상기 제1-2 패드(121-2)는 제1 개구부(OR1)의 제1-2 개구부(OR1-2)와 수직으로 중첩됨에 따라, 상기 제1-2 패드(121-2)의 측면은 상기 보호층(160)의 제1 영역(R1)과 직접 접촉할 수 있다. 예를 들어, 상기 제1-2 패드(121-2)는 서로 반대되는 제1 측면(121-2S1) 및 제2 측면(121-2S2)을 포함할 수 있다. 그리고, 상기 제1-2 패드(121-2)의 제1 측면(121-2S1) 및 제2 측면(121-2S2)은 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다. 바람직하게, 상기 제1-2 패드(121-2)의 측면의 전체 영역은 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다.

한편, 보호층(160)의 제2 영역(R2)에 형성되는 제1 개구부(OR1)도, 상기 제1 영역(R1)에 형성되는 제1 개구부(OR1)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 보호층(160)의 제2 영역(R2)에는 상기 제1 개구부(OR1)의 제1-2 개구부(OR1-2)만을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 보호층(160)의 제2 영역(R2)에도 복수의 단위 개구부를 포함하는 제1-1 개구부(OR1-1)가 형성될 수 있을 것이다.

그리고, 상기 보호층(160)의 제2 영역(R2)에 형성된 제1 개구부(OR1)는 제2-1 패드(122-1)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2-1 패드(122-1)는 상기 보호층(160)의 제2 영역(R2)에 형성된 제1 개구부(OR1)와 수직으로 중첩되는 제1 상면(122-1T1)과, 상기 보호층(160)의 제2 영역(R2)으로 덮이는 제2 상면(122-1T2)을 포함할 수 있을 것이다.

한편, 도 3e를 참조하면, 상기 보호층(160)에는 제2 개구부(OR2)가 형성될 수 있다. 도 3e의 (a)는 도 3c의 C-C' 방향을 따라 절단된 단면도이고, 도 3e의 (b)는 도 3c의 D-D' 방향을 따라 절단된 단면도이다.

도 3c 및 도 3e를 참조하면, 상기 제2 개구부(OR2)는 제2-1 개구부(OR2-1) 및 제2-2 개구부(OR2-2)를 포함할 수 있다.

제2-1 개구부(OR2-1) 및 제2-2 개구부(OR2-2)는 이와 수직으로 중첩되는 패드의 폭보다 큰 개구 폭을 가진다는 점에서 동일하다. 다만, 제2-1 개구부(OR2-1) 및 제2-2 개구부(OR2-2)는 이와 수직으로 중첩되는 패드의 측면의 전체를 노출하는지, 아니면 패드의 측면을 부분적으로 노출하는지에 따라 구분될 수 있다.

예를 들어, 제2-1 개구부(OR2-1) 및 제2-2 개구부(OR2-2)는 제1 패드의 측면의 전체 영역과 수평으로 중첩되는지, 아니면 제1 패드의 측면의 일부 영역과 수평으로 중첩되는지 여부에 따라 구분될 수 있다.

상기 제2-1 개구부(OR2-1)는 제1-3 패드(121-3)와 수직으로 중첩될 수 있다. 이때, 상기 제2-1 개구부(OR2-1)는 상기 제1-3 패드(121-3)와 수평으로 중첩될 수 있다. 바람직하게, 상기 제2-1 개구부(OR2-1)는 상기 제1-3 패드(121-3)의 측면의 전체 영역과 수평으로 중첩될 수 있다. 예를 들어, 상기 보호층(160)의 제1 영역(R1)에서, 상기 제2-1 개구부(OR2-1)의 바닥면은 상기 제1-3 패드(121-3)의 하면에 대응하는 높이를 가지거나, 상기 절연층(111)의 상면에 대응하는 높이를 가진다.

이에 따라, 상기 제1-3 패드(121-3)의 측면의 전체 영역은 상기 보호층(160)의 제1 영역(R1)과 접촉하지 않을 수 있다.

예를 들어, 상기 제1-3 패드(121-3)의 상면의 전체 영역(121-3T)은 상기 보호층(160)의 제1 영역(R1)에 형성된 제2-1 개구부(OR2-1)와 수직으로 중첩될 수 있다. 또한, 상기 제1-3 패드(121-3)의 측면의 전체 영역(121-3S1, 121-3S2)은 상기 제2-1 개구부(OR2-1)와 수평으로 중첩될 수 있다.

이에 따라, 상기 절연층(111)은 회로 패턴층(120) 및 보호층(160)과 수직으로 중첩되지 않는 비중첩 영역(111S)을 포함할 수 있다. 예를 들어, 상기 절연층(111)의 비중첩 영역(111S)은 상기 회로 패턴층(120)의 제1-3 패드(121-3) 및 보호층(160)과 수직으로 중첩되지 않으면서, 제2-1 개구부(OR2-1)와 수직으로 중첩될 수 있다.

이에 대응하게, 보호층(160)의 제2 영역(R2)에도 상기 제2-1 개구부(OR2-1)가 형성될 수 있다. 예를 들어, 상기 보호층(160)의 제2 영역(R2)에 형성된 제2-1 개구부(OR2-1)는 제2-2 패드(122-2)와 수직으로 중첩될 수 있다. 그리고, 상기 제2-2 패드(122-2)의 상면의 전체 영역은 상기 제2 영역(R2)에 형성된 제2-1 개구부(OR2-1)와 수직으로 중첩될 수 있다. 또한, 상기 제2-2 패드(122-2)의 측면의 전체 영역은 상기 제2 영역(R2)에 형성된 제2-1 개구부(OR2-1)와 수평으로 중첩될 수 있다.

한편, 보호층(160)의 제1 영역(R1)에서의 상기 제2-2 개구부(OR2-2)는 제1-4 패드(121-4) 상에 배치될 수 있다. 이때, 상기 제2-2 개구부(OR2-2)는 상기 제1-4 패드(121-4)와 수평으로 중첩될 수 있다. 바람직하게, 상기 제2-2 개구부(OR2-2)는 상기 제1-4 패드(121-4)의 측면의 일부 영역과 수평으로 중첩될 수 있다.

예를 들어, 상기 보호층(160)의 제1 영역(R1)에서, 상기 제2-2 개구부(OR2-2)의 바닥면은 상기 제1-4 패드(121-4)의 상면보다는 낮게 위치하면서, 상기 제1-4 패드(121-4)의 하면보다는 높게 위치할 수 있다.

이에 따라, 상기 제1-4 패드(121-4)의 측면의 일부 영역은 상기 보호층(160)의 제1 영역(R1)과 접촉할 수 있다.

예를 들어, 상기 제1-4 패드(121-4)의 상면의 전체 영역(121-4T)은 상기 보호층(160)의 제1 영역(R1)에 형성된 제2-2 개구부(OR2-2)와 수직으로 중첩될 수 있다.

또한, 상기 제1-4 패드(121-4)의 측면의 일부 영역(121-4S1, 121-4S2)은 상기 제2-2 개구부(OR2-2)와 수평으로 중첩될 수 있다. 이를 다르게 표현하면, 상기 제1-4 패드(121-4)의 측면의 나머지 영역은 상기 보호층(160)의 제1 영역(R1)과 직접 접촉하며, 이에 따라 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다.

이에 따라, 상기 보호층(160)의 제1 영역(R1)은 상기 제1-4 패드(121-4)와 인접하게 배치되고, 상기 제1-4 패드(121-4)의 측면을 부분적으로 덮는 지지 부분(160S)을 포함할 수 있다. 상기 보호층(160)의 제1 영역(R1)의 지지 부분(160S)의 상면은 상기 제2-2 개구부(OR2-2)의 바닥면에 대응할 수 있다. 그리고, 상기 지지 부분(160S)의 상면은 상기 제1-4 패드(121-4)의 상면보다 낮게 위치하며, 이에 따라 상기 제1-4 패드(121-4)의 측면의 일부와 직접 접촉할 수 있다.

실시 예에서는, 상기 제2-2 개구부(OR2-2)가 형성된 영역에서, 상기 보호층(160)의 지지 부분(160S1)을 통해, 상기 제2-2 개구부(OR2-2)과 수직으로 중첩된 상기 제1-4 패드(121-4)의 측면의 일부를 지지할 수 있다. 이에 따라, 실시 예에서는 상기와 같은 구조를 가지는 제2-2 개구부(OR2-2)를 이용하여, 상기 제1-4 패드(121-4)과 접속부 사이의 접합력을 향상시키면서, 상기 제1-4 패드(121-4)와 상기 절연층(111) 사이의 접합력을 향상시킬 수 있다.

한편, 이에 대응하게, 보호층(160)의 제2 영역(R2)에도 상기 제2-2 개구부(OR2-2)가 형성될 수 있다. 예를 들어, 상기 보호층(160)의 제2 영역(R2)에 형성된 제2-2 개구부(OR2-2)는 제2-3 패드(122-3)와 수직으로 중첩될 수 있다. 그리고, 제2-3 패드(122-3)의 상면의 전체 영역은 상기 제2 영역(R2)에 형성된 제2-2 개구부(OR2-2)와 수직으로 중첩될 수 있다. 또한, 상기 제2-3 패드(122-3)의 측면의 일부 영역은 상기 보호층(160)의 제2 영역(R2)의 지지 부분(160S1)으로 덮이고, 나머지 일부 영역은 상기 제2-2 개구부(OR2-2)와 수평으로 중첩될 수 있다.

이하에서는 제1 개구부의 변형 예나, 제1 개구부 및 제2 개구부와 다른 구조(예를 들어, 제1 개구부와 제2 개구부의 혼합 구조)에 대해 설명하기로 한다.

도 4a는 제2 실시 예에 따른 제3 개구부를 포함하는 회로 기판의 평면도이고, 도 4b는 도 4a의 회로 기판의 단면도이다.

도 4a 및 도 4b를 참조하면, 실시 예에서의 보호층(160)은 제3 개구부를 포함한다. 상기 제3 개구부는 상기 설명한 제1 개구부와 제2 개구부가 혼합된 구조를 가질 수 있다.

예를 들어, 제1 실시 예에서의 제1-1 패드(121-1)는 복수의 단위 개구부(OR1-11, OR1-12)를 포함하는 제1-1 개구부(OR1-1)와만 수직으로 중첩되는 것으로 하여 설명하였다. 예를 들어, 제1 실시 예에서의 제1-1 패드(121-1)는 복수의 제1 개구부(OR1)와만 수직으로 중첩되었다.

이와 다르게 제2 실시 예에 따른 보호층(160)은 제3 개구부를 더 포함할 수 있다. 상기 제3 개구부는 상기 제1 개구부(OR1)와 길이 방향 또는 폭 방향으로 이격되며, 상기 제1-1 패드(121-1)와 수직으로 부분적 중첩될 수 있다. 여기에서, 부부적 중첩이란, 상기 제1-1 패드(121-1)와 수직으로 중첩되는 중첩 영역 및 상기 제1-1 패드(121-1)와 수직으로 수직으로 중첩되지 않는 비중첩 영역을 포함함을 의미할 수 있다.

이때, 제1 개구부(OR1), 제2 개구부(OR2) 및 제3 개구부의 차이에 대해 간략히 설명하면 다음과 같다.

제1 개구부(OR1)는 패드의 폭보다 작은 개구 폭을 가진다. 그리고, 제1 개구부(OR1)의 전체 영역은 패드와 수직으로 중첩될 수 있다.

제2 개구부(OR2)는 전체 영역이 패드와 수직으로 중첩되면서, 상기 패드의 폭보다 큰 개구 폭을 가질 수 있다.

제3 개구부는 패드의 폭보다 작은 개구 폭을 가지면서, 일부 영역은 패드와 수직으로 중첩되고, 나머지 일부 영역은 상기 패드와 수직으로 중첩되지 않는 구조를 가진다는 것이다. 그리고, 상기 제3 개구부는 상기 패드와 수직으로 중첩되지 않는 부분에서, 패드의 측면과 접촉하는 보호층의 지지 부분이 존재하는지 여부에 따라 이하에서 설명되는 제3-1 개구부(OR3-1) 및 제3-2 개구부(OR3-2)를 포함할 수 있다.

예를 들어, 상기 제1-1 패드(121-1)는 적어도 1개의 제1 개구부(OR1) 및 적어도 1개의 제3 개구부와 수직으로 중첩된다. 이때, 상기 제3 개구부는 바닥면의 높이에 따라, 제3-1 개구부(OR3-1) 및 제3-2 개구부(OR3-2)를 포함할 수 있다. 상기 제3-1 개구부(OR3-1)는 바닥면이 제1-1 패드(121-1)의 하면에 대응하는 높이에 위치할 수 있고, 상기 제3-2 개구부(OR3-2)는 바닥면이 제1-1 패드(121-1)의 하면보다 높게 위치할 수 있다.

구체적으로, 상기 제1-1 패드(121-1)는 제1 개구부(OR1)와 수직으로 중첩되는 제1 부분(121-11)을 포함할 수 있다. 그리고, 제1 실시 예에서 설명한 바와 같이, 상기 제1-1 패드(121-1)의 제1 부분(121-11)과 인접한 제1-1 패드(121-1)의 상면의 일부 및 측면의 전체는 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다.

또한, 상기 제1-1 패드(121-1)는 상기 제3-1 개구부(OR3-1)와 수직으로 중첩되는 제2 부분(121-12)을 포함할 수 있다.

그리고, 상기 제1-1 패드(121-1)의 제2 부분(121-12)의 상면(121-12T)은 상기 제3-1 개구부(OR3-1)와 수직으로 중첩될 수 있다. 그리고, 상기 제1-1 패드(121-1)의 상기 제2 부분(121-12)의 상면(121-12T)과 인접한 측면은 부분적으로 상기 제3-1 개구부(OR3-1)와 수평으로 중첩될 수 있다.

구체적으로, 상기 제1-1 패드(121-1)의 제2 부분(121-12)은 상기 제3-1 개구부(OR3-1)와 인접하면서, 길이 방향 또는 폭 방향으로 구분되는 제1 측면 및 제2 측면(121-12S)을 포함할 수 있다. 상기 제1-1 패드(121-1)의 제2 부분(121-12)의 제1 측면의 전체는 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다.

그리고 상기 제1-1 패드(121-1)의 제2 부분(121-12)의 제2 측면(121-12S)의 전체는 상기 보호층(160)의 제1 영역(R1)으로부터 이격될 수 있다. 예를 들어, 상기 절연층(111)은 상기 제1-1 패드(121-1)의 제2 부분(121-12)의 제2 측면(121-12S)에 인접하게, 상기 제1-1 패드(121-1) 및 상기 보호층(160)과 수직으로 중첩되지 않는 비중첩 영역(111S)을 포함할 수 있다.

또한, 상기 제1-1 패드(121-1)는 제3-2 개구부(OR3-2)와 수직으로 중첩되는 제3 부분(121-13)을 포함할 수 있다.

그리고, 상기 제1-1 패드(121-1)의 제3 부분(121-13)의 상면(121-13T)은 상기 제3-2 개구부(OR3-2)와 수직으로 중첩될 수 있다. 그리고, 상기 제1-1 패드(121-1)의 상기 제3 부분(121-13)의 상면(121-13T)과 연결되는 측면은 부분적으로 상기 제3-2 개구부(OR3-2)와 수평으로 중첩될 수 있다.

예를 들어, 상기 제1-1 패드(121-1)의 제3 부분(121-13)은 상기 제3-2 개구부(OR3-2)와 인접하면서, 길이 방향 또는 폭 방향으로 구분되는 제1 측면 및 제2 측면(121-13S)을 포함할 수 있다. 그리고, 상기 제3 부분(121-13)의 제1 측면은 상기 보호층(160)의 제1 영역(R1)으로 전체적으로 덮일 수 있다. 또한, 상기 제3 부분(121-13)의 제2 측면(121-13S)은 상기 제2 부분(121-12)의 제2 측면(121-12S)과는 다르게 부분적으로 상기 보호층(160)의 제1 영역(R1)으로 덮일 수 있다. 예를 들어, 상기 제3 부분(121-13)의 제2 측면(121-13S)의 일부는 상기 보호층(160)의 지지 부분(160S)에 의해 덮이고, 나머지 일부는 보호층(160)과 접촉하지 않을 수 있다.

실시 예에서는 상기 제1-1 패드(121-1) 상에 상기 제3-1 개구부(OR3-1) 및 제3-2 개구부(OR3-2) 중 어느 하나의 제3 개구부를 형성한다.

즉, 상기 제1 개구부(OR1)는 상기 제1-1 패드(121-1)의 측면을 전체적으로 덮는 구조를 가진다. 이와 다르게 상기 제3 개구부는 상기 제1-1 패드(121-1)의 제1측면은 전체적으로 덮으면서, 이와 인접한 제2 측면은 부분적으로 덮는 구조를 가진다. 이에 따라, 실시 예에서는 상기 제1-1 패드(121-1) 상에 형성되는 제1 개구부(OR1)의 개구 폭을 더욱 증가시킬 수 있다. 예를 들어, 상기 제1 개구부(OR1)의 전체 영역은 상기 제1-1 패드(121-1)와 수직으로 중첩된다. 그리고, 상기 제3 개구부는 일부 영역만이 상기 제1-1 패드(121-1)와 수직으로 중첩된다. 이에 따라, 실시 예에서는 상기 제1-1 패드(121-1) 상에 제1 개구부(OR1)와 제3 개구부를 혼합하여 형성함으로써, 상기 제1 개구부(OR1)의 폭을 제1 실시 예 대비 더 증가시킬 수 있고, 이에 따라 상기 제1-1 패드(121-1)와 접속부 사이의 접합력을 더욱 향상시킬 수 있다.

도 5는 제3 실시 예에 따른 실시 예의 제4 개구부를 설명하기 위한 도면이다.

도 5의 (a)는 제3 패드(123)와 수직으로 중첩되는 보호층(160)의 제4 개구부(OR4)를 포함하는 회로 기판의 평면도이고, 도 5의 (b)는 도 5의 (a)의 G-G' 방향을 따라 절단한 단면도이다.

도 5의 (a) 및 (b)를 참조하면, 제3 패드(123)는 보호층(160)의 제4 개구부(OR4)와 수직으로 중첩될 수 있다. 상기 제4 개구부(OR4)는 보호층(160)의 제1 영역(R1)에 형성될 수 있고, 이와 다르게 제2 영역(R2)에 형성될 수 있다.

제4 개구부(OR4)는 제2-1 개구부(OR2-1)와 제2-2 개구부(OR2-2)의 혼합 구조를 가질 수 있다.

예를 들어, 제4 개구부(OR4)는 제3 패드(123)의 폭보다 큰 폭을 가질 수 있다. 이때, 상기

이에 따라, 상기 제3 패드(123)의 상면(123T)의 전체 영역은 상기 제4 개구부(OR4)와 수직으로 중첩될 수 있다.

또한, 상기 제3 패드(123)의 측면은 부분적으로 상기 제4 개구부(OR4)와 수평으로 중첩되고, 그에 따라 부분적으로 상기 보호층(160)으로 덮이거나, 상기 보호층(160)으로부터 이격될 수 있다.

예를 들어, 상기 제3 패드(123)는 제1측면(123S1) 및 상기 제1 측면(123S1)과 반대되는 제2 측면(123S2)을 포함할 수 있다.

그리고, 상기 제3 패드(123)의 제1 측면(123S1)의 전체 영역은 상기 제4 개구부(OR4)와 수평으로 중첩될 수 있다. 이를 통해, 상기 제3 패드(123)의 제1 측면(123S1)의 전체 영역은 상기 보호층(160)과 접촉하지 않을 수 있다. 예를 들어, 상기 제3 패드(123)의 제1 측면(123S1)의 전체 영역은 상기 보호층(160)으로부터 이격될 수 있다.

이에 따라, 상기 절연층(111)은 상기 제3 패드(123)의 제1 측면(123S1)에 인접하고, 상기 제3 패드(123) 및 상기 보호층(160)과 수직으로 중첩되지 않으면서, 상기 제4 개구부(OR4)와 수직으로 중첩되는 비중첩 영역(111S)을 포함할 수 있다.

또한 상기 제3 패드(123)의 제2 측면(123S2)은 부분적으로 상기 제4 개구부(OR4)와 수평으로 중첩될 수 있다. 예를 들어, 상기 제3 패드(123)의 제2 측면(123S2)의 일부는 보호층(160)의 지지 부분(160S)으로 덮이고, 나머지 일부는 상기 보호층(160)으로 덮이지 않으면서, 상기 보호층(160)과 이격될 수 있다.

실시 예에서는 보호층이 제4 개구부(OR4)와 같은 구조를 포함하도록 하고, 이에 따라 절연층(111), 제3 패드(123) 및 접속부 사이의 접합력을 더욱 향상시킬 수 있도록 한다.

예를 들어, 실시 예에서의 제2-1 개구부(OR2-1)는 패드의 측면과 접촉하는 영역이 존재하지 않음에 따라, 패드와 절연층 사이의 접합력이 저하될 수 있다. 또한, 제2-2 개구부(OR2-2)는 패드의 측면의 적어도 일부가 절연층으로 덮이기 때문에, 상기 절연층으로 덮이는 영역만큼 패드와 접속부 사이의 접합 면적이 감소할 수 있다. 이에 따라 실시 예에서는 패드의 제1측면에서는 제2-1 개구부의 구조를 가지도록 하고, 패드의 상기 제1측면과 반대되는 제2 측면에서는 제2-2 개구부의 구조를 가지는 제4 개구부를 제공함으로써, 상기 절연층과 패드 사이의 접합력을 향상시키면서, 상기 패드와 접속부 사이의 접합력을 향상시킬 수 있다.

이하에서는 실시 예에 따른 제5 개구부에 대해 설명하기로 한다.

도 6a는 실시 예에 따른 제5 개구부가 적용될 회로 패턴층의 평면도이고, 도6b는 제1 실시 예에 따른 제5 개구부를 나타낸 도면이고, 도 6c는 제2 실시 예에 따른 제5 개구부를 나타낸 도면이다.

이하에서는 도 6a 내지 도 6c를 참조하여 실시 예의 제5 개구부에 대해 구체적으로 설명하기로 한다.

도 6a 및 도 6c를 참조하면, 실시 예의 절연층(111) 상에 배치되는 회로 패턴층(120)은 제4 패드(124) 및 상기 제4 패드(124)의 제1측에 배치되는 제1 트레이스(125)를 포함한다.

이때, 상기와 같은 제4 패드(124) 및 제1 트레이스(125)를 포함하는 구조에서, 제1 개구부(OR1)의 구조가 적용되는 경우, 제4 패드(124)와 접속부 사이의 접합력이 저하될 수 있다. 그리고, 상기 제4 패드(124) 및 제1 트레이스(125)를 포함하는 구조에서, 제2 개구부(OR2)의 구조가 적용되는 경우, 상기 제1 트레이스(125)의 적어도 일부도 상기 제2 개구부(OR2)와 수직으로 중첩되며, 이에 따라 다양한 요인으로부터 상기 제1 트레이스(125)가 손상될 수 있다.

이에 따라, 실시 예에서의 보호층(160)은 제5 개구부(OR5)를 포함할 수 있다. 상기 제5 개구부(OR5)는 보호층(160)의 제1 영역(R1)에 형성될 수 있고, 이와 다르게 보호층(160)의 제2 영역(R2)에 형성될 수 있다.

상기 제5 개구부(OR5)는 상기 제4 패드(124)와 수직으로 중첩되는 영역과, 상기 제4 패드(124)와 수직으로 중첩되지 않으면서 절연층(111)과 수직으로 중첩되는 영역을 포함한다.

또한, 상기 제4 패드(124)는 상기 제5 개구부(OR5)와 수직으로 중첩되는 영역과, 상기 제5 개구부(OR5)와 수직으로 중첩되지 않으면서 보호층(160)과 수직으로 중첩되는 영역을 포함한다. 이때, 상기 제4 패드(124)에서, 상기 보호층(160)과 수직으로 중첩되는 영역은 상기 제1 트레이스(125)와 인접한 영역일 수 있다. 즉, 실시 예에서는 상기 제1 트레이스(125)와 인접한 제4 패드(124)의 일 영역에서는 상기 제4 패드(124)의 제1 측면(124S1)을 전체적으로 덮는 제1 개구부(OR1)와 같은 구조를 가지도록 한다.

또한, 실시 예에서는 상기 제1 측면(124S1)과 반대되는 제4 패드(124)의 제2 측면에서의 개구부의 구조가 제2-1 개구부(OR2-1)의 구조를 가질 수 있고, 제2-2 개구부(OR2-2)의 구조를 가질 수 있다.

즉, 도 6b의 (a) 및 (b)에서와 같이 제5 개구부(OR5-1)는 상기 제4 패드(124)의 제1 측면(124S1)과 반대되는 제2 측면(124S2)을 부분적으로 덮는 지지 부분(160S)을 포함하는 구조를 가질 수 있다.

구체적으로, 도 6b의 제5 개구부(OR5-1)를 포함하는 경우, 제4 패드(124)의 상면의 중앙 영역(124T1)은 상기 제5 개구부(OR5-1)와 수직으로 중첩될 수 있다. 그리고, 상기 제4 패드(124)의 상면의 외곽 영역은 부분적으로 제5 개구부(OR5-1)와 수직으로 중첩될 수 있다.

예를 들어, 상기 제4 패드(124)의 상면의 외곽 영역 중 상기 제1 트레이스(125)와 인접한 제1 외곽 영역(124T2)은 상기 제5 개구부(OR5-1)와 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 외곽 영역(124T2)은 상기 보호층(160)과 수직으로 중첩되고, 이에 따라 상기 보호층(160)으로 덮일 수 있다.

그리고, 상기 제4 패드(124)의 측면 중 상기 제1 외곽 영역(124T2)과 인접한 제1 측면(124S1)의 전체는 상기 제1 외곽 영역(124T2)과 함께 상기 보호층(160)으로 덮일 수 있다. 이에 따라 상기 제1 측면(124S1)에 인접하게 배치된 제1 트레이스(125)는 상기 보호층(160)으로 덮일 수 있고, 이에 따라 다양한 요인으로부터 안정적으로 보호될 수 있다.

한편, 제4 패드(124)의 상면의 외곽 영역 중 상기 제1 외곽 영역(124T2)을 제외한 제2 외곽 영역(124T3)은 상기 제5 개구부(OR5-1)와 수직으로 중첩될 수 있다. 그리고, 상기 제4 패드(124)의 측면 중 상기 제2 외곽 영역(124T3)과 인접한 제2 측면(124S2)은 부분적으로 상기 보호층(160)에 의해 덮일 수 있다. 예를 들어, 상기 제2 측면(124S2)의 적어도 일부는 보호층(160)과 이격될 수 있고, 나머지 일부는 보호층(160)의 지지 부분(160S)으로 덮일 수 있다.

또한, 도 6c의 (a) 및 (b)에서와 같이 제5 개구부(OR5-2)는 상기 제4 패드(124)의 제1 측면(124S1)과 반대되는 제3 측면(124S3)의 전체는 보호층(160)과 접촉하지 않을 수 있다. 이를 통해, 상기 제3 측면(124S3)과 인접한 절연층(111)은 비중첩 영역(111S)을 포함할 수 있다.

구체적으로, 도 6c의 제5 개구부(OR5-2)를 포함하는 경우, 제4 패드(124)의 상면의 중앙 영역(124T1)은 상기 제5 개구부(OR5-2)와 수직으로 중첩될 수 있다. 그리고, 상기 제4 패드(124)의 상면의 외곽 영역은 부분적으로 제5 개구부(OR5-2)와 수직으로 중첩될 수 있다.

예를 들어, 상기 제4 패드(124)의 상면의 외곽 영역 중 상기 제1 트레이스(125)와 인접한 제1 외곽 영역(124T2)은 상기 제5 개구부(OR5-2)와 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 외곽 영역(124T2)은 상기 보호층(160)과 수직으로 중첩되고, 이에 따라 상기 보호층(160)으로 덮일 수 있다.

한편, 제4 패드(124)의 상면의 외곽 영역 중 상기 제1 외곽 영역(124T2)을 제외한 제2 외곽 영역(124T3)은 상기 제5 개구부(OR5-2)와 수직으로 중첩될 수 있다. 그리고, 상기 제4 패드(124)의 측면 중 상기 제2 외곽 영역(124T3)과 인접한 제3 측면(124S3)의 전체는 상기 보호층(160)으로부터 이격될 수 있다.

이하에서는 실시 예에 따른 제6 개구부에 대해 설명하기로 한다.

도 7a는 실시 예에 따른 회로 패턴층 및 보호층의 평면도이고, 도 7b는 도 7a의 단면도이다.

이하에서는 도 7a 내지 도 7b를 참조하여 실시 예의 제6 개구부에 대해 구체적으로 설명하기로 한다.

도 7a의 (a)를 참조하면, 실시 예의 절연층(111) 상에 배치되는 회로 패턴층(120)은 제5 패드(126) 및 상기 제5 패드(126)의 제1측에 배치되는 제2 트레이스(127) 및 상기 제1측과 이격된 제2측에 배치되는 제3 트레이스(128)를 포함할 수 있다.

그리고, 실시 예에서는 상기와 같은 제2 트레이스(127) 및 제3 트레이스(128)와 연결된 구조를 가지는 제5 패드(126) 상에 개구부를 형성하는 경우, 이하에서와 같은 제6 개구부(OR6)의 구조를 가지도록 한다.

상기 제6 개구부(OR6)는 보호층(160)의 제1 영역(R1)에 형성될 수 있고, 이와 다르게 보호층(160)의 제2 영역(R2)에 형성될 수 있다.

상기 제6 개구부(OR5)는 상기 제5 패드(126)와 수직으로 중첩되는 영역과, 상기 제5 패드(126)와 수직으로 중첩되지 않으면서 절연층(111)과 수직으로 중첩되는 영역을 포함한다.

또한, 상기 제5 패드(126)는 상기 제6 개구부(OR6)와 수직으로 중첩되는 영역과, 상기 제6 개구부(OR6)와 수직으로 중첩되지 않으면서 보호층(160)과 수직으로 중첩되는 영역을 포함한다. 이때, 상기 제5 패드(126), 상기 보호층(160)과 수직으로 중첩되는 영역은 상기 제2 트레이스(127) 및 제3 트레이스(128)와 인접한 영역일 수 있다. 즉, 실시 예의 제6 개구부(OR6)는 상기 제2 트레이스(127) 및 제3 트레이스(128)와 인접한 제5 패드(126)의 일 영역에서, 제5 패드(126)의 제1 측면(126S1) 및 제2 측면(126S2)을 전체적으로 덮는 제1 개구부(OR1)와 같은 구조를 가질 수 있다. 또한, 상기 제6 개구부(OR6)는 상기 제1측면(126S1)과 제2 측면(126S2) 사이의 제3 측면(126S3)에서, 상기 보호층(160)과 제3 측면(126S3)이 부분적으로 접촉하는 제2-2 개구부(OR2-2)의 구조를 가질 수 있다. 또한, 제6 개구부(OR6)는 상기 제1측면(126S1)과 제2 측면(126S2) 사이의 제4 측면(126S4)에서, 상기 제4 측면(126S4)의 전체가 보호층(160)과 이격되는 제2-1 개구부(OR2-1)의 구조를 가질 수 있다.

이때, 상기 제6 개구부(OR6)는 복수 개의 파트로 구분될 수 있다. 예를 들어, 제6 개구부(OR6)은 2개로 형성될 수 있다. 즉, 제6 개구부(OR6)는 제6-1 개구부(OR6-1) 및 제6-2 개구부(OR6-2)를 포함할 수 있다.

즉, 상기 제5 패드(126)의 상면은 중앙 영역(126T1) 및 외곽 영역을 포함할 수 있다. 그리고, 상기 제5 패드(126)의 상면의 중앙 영역(126T1)의 전체는 상기 제6 개구부(OR6)와 수직으로 중첩될 수 있다. 그리고, 제5 패드(126)의 외곽 영역은 상기 제6 개구부(OR6)와 부분적으로 중첩될 수 있다.

예를 들어, 상기 제5 패드(126)의 상면의 외곽 영역은 상기 제2 트레이스(127)와 인접한 제1 외곽 영역(126T2)을 포함할 수 있다. 그리고, 상기 제1 외곽 영역(126T2)은 상기 제6 개구부(OR6)와 수직으로 중첩되지 않으면서, 상기 보호층(160)과 수직으로 중첩될 수 있다. 또한, 상기 제5 패드(126)의 상면의 외곽 영역은 상기 제1 외곽 영역(126T2)과 이격된 제2 외곽 영역(126T3)을 포함할 수 있다. 그리고, 상기 제2 외곽 영역(126T3)은 상기 제6 개구부(OR6)와 수직으로 중첩되지 않으면서, 상기 보호층(160)과 수직으로 중첩될 수 있다.

또한, 상기 제5 패드(126)의 상면의 외곽 영역은 상기 제1 외곽 영역(126T2)의 일단과 제2 외곽 영역(126T3)의 일단 사이의 제3 외곽 영역(126T4)을 포함할 수 있다. 그리고, 상기 제3 외곽 영역(126T4)은 제6 개구부(OR6)와 수직으로 중첩(명확하게, 제6-1 개구부와 수직으로 중첩)될 수 있다. 또한, 상기 제5 패드(126)의 상면의 외곽 영역은 상기 제1 외곽 영역(126T2)의 타단과 제2 외곽 영역(126T3)의 타단 사이의 제4 외곽 영역(126T5)을 포함할 수 있다. 그리고, 상기 제4 외곽 영역(126T5)은 제6 개구부(OR6)와 수직으로 중첩(명확하게, 제6-2 개구부와 수직으로 중첩)될 수 있다.

이에 따라, 제5 패드(126)의 측면 중 상기 제1 외곽 영역(126T2)과 인접하면서, 상기 제2 트레이스(127)와 인접한 제1 측면(126S1)은 상기 보호층(160)에 의해 전체적으로 덮일 수 있다.

또한, 제5 패드(126)의 측면 중 상기 제2 외곽 영역(126T3)과 인접하면서, 상기 제3 트레이스(128)와 인접한 제2 측면(126S2)은 상기 보호층(160)에 의해 전체적으로 덮일 수 있다.

또한, 제5 패드(126)의 측면 중 상기 제3 외곽 영역(126T4)과 인접하면서, 상기 제1 측면(126S1)의 일단과 제2 측면(126S2)의 일단 사이의 제3 측면(126S3)은 부분적으로 상기 보호층(160)에 의해 덮일 수 있다. 예를 들어, 상기 제3 측면(126S3)의 적어도 일부는 보호층(160)의 지지 부분(160S)으로 덮일 수 있고, 나머지 일부는 보호층(160)과 이격될 수 있다.

또한, 제5 패드(126)의 측면 중 상기 제4 외곽 영역(126T5)과 인접하면서, 상기 제1 측면(126S1)의 타단과 제2 측면(126S2)의 타단 사이의 제4 측면(126S4)은 전체적으로 상기 보호층(160)과 이격될 수 있다. 이에 따라, 상기 제5 패드(126)의 제4 측면(126S4)과 인접하게, 상기 절연층(111)의 비중첩 영역(111S)이 포함될 수 있다.

실시 예에서는 상기와 같이 회로 패턴층의 디자인에 따라, 제1 개구부(OR1)와 제2 개구부(OR2)의 다양한 조합을 가지는 제3 개구부 내지 제6 개구부를 제공할 수 있다. 이를 통해 실시 예에서는 회로 패턴층의 디자인에 따라, 트레이스를 안정적으로 보호하고, 패드와 접속부 사이의 접합 면적을 증가시키며, 패드와 절연층 상의 접합력을 향상시킬 수 있다.

도 8은 실시 예에 따른 제1 패키지 기판을 나타낸 도면이고, 도 9는 실시 예에 따른 제2 패키지 기판을 나타낸 도면이다.

도 8을 참조하면, 실시 예에 따른 제1 패키지 기판은 도 2의 회로 기판 및 상기 회로 기판 상에 칩이 실장된 구조를 가질 수 있다.

예를 들어, 패키지 기판은 회로 기판의 제1 최외곽에 배치된 제1 회로 패턴층(120)의 제1 패드(121) 및 제2 패드(122) 상에 배치된 제1 접속부(210)를 포함할 수 있다.

상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.

실시 예의 패키지 기판은 상기 제1 접속부(210)에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.

이때, 상기 칩(220)의 하면에는 단자(225)가 포함될 수 있고, 상기 단자(225)는 상기 제1 접속부(210)를 통해 상기 회로 기판의 제1 회로 패턴층(120)의 패드(121, 122)과 전기적으로 연결될 수 있다.

한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(220)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.

그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.

한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.

바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.

상기 패키지 기판은 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

또한, 제1 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(240)를 포함할 수 있다. 상기 제2 접속부(240)는 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.

한편, 도 9를 참조하면, 실시 예에 따른 제2 패키지 기판은 도 8의 제1 패키지 기판에 추가로 결합된 기판을 포함한다.

예를 들어, 제2 패키지 기판은 도 8의 패키지 기판에서, 제1 회로패턴층(120)의 제2 패드(122) 상에 배치된 제3 접속부(310)를 포함한다. 상기 제3 접속부(310)는 일정 높이를 가지고 형성될 수 있다. 예를 들어, 상기 제3 접속부(310)는 칩(220)보다 높은 높이를 가질 수 있다. 한편, 상기 제3 접속부(310)는 솔더 볼로 형성될 수 있다. 이와 다르게 상기 제3 접속부(310)는 솔더볼과 상기 제2 패드 사이에 배치된 포스트 범프(미도시)를 더 포함할 수 있다.

상기 제3 접속부(310) 상에는 상부 기판(300)이 결합될 수 있다. 일 예로, 상기 상부 기판(300)은 인터포져 기판일 수 있다. 예를 들어, 상기 상부 기판(300)은 메모리 기판과 상기 회로 기판 사이를 연결하는 연결 기판일 수 있다. 다른 일 예로, 상기 상부 기판(300)은 메모리 기판일 수 있다.

한편, 제2 패키지 기판은 제2 접속부(240)에 결합되는 하부 기판(400)을 포함한다. 상기 하부 기판(400)은 외부 장치의 마더보드에 대응할 수 있으나, 이에 한정되는 것은 아니다.

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 10a 내지 도 10g는 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

도 10a를 참조하면, 실시 예에서는 제2 절연층(112)을 준비한다. 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 절연층(112)은 CCL(Copper Clad Laminate)일 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 비아 홀(VH2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)은 일정 두께 이상을 가지는 코어층이며, 이에 따라 상기 제2 비아 홀(VH2)의 형성 공정은 상기 제2 절연층(112)의 상측에서 상기 제2 비아 홀(VH2)의 제1 파트를 형성하는 제1 공정과, 상기 제2 절연층(112)의 하측에서 상기 제2 비아 홀(VH2)의 상기 제1 파트와 연결되는 제2 파트를 형성하는 제2 공정을 포함할 수 있다. 이에 따라, 상기 제2 비아 홀(VH2)은 상기 제1 파트 및 상기 제2 파트의 조합에 따른 모래시계 형상을 가질 수 있다. 한편, 도 8a에서는 도시하지 않았지만, 제2 절연층(112)의 상면 및 하면에는 각각 동박층(미도시)이 적층될 수 있다.

다음으로, 실시 예에서는 상기 제2 절연층(112)의 제2 비아 홀(VH2)을 채우는 제2 비아(170)와, 상기 제2 절연층(112)의 상면에 배치되는 제2 회로 패턴층(130) 및 상기 제2 절연층(112)의 하면에 배치되는 제3 회로 패턴층(140)을 형성하는 공정을 진행할 수 있다.

이를 위해, 도 10b에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 상면 및 하면에 각각 상기 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)이 형성될 영역을 노출하는 개구부를 가진 드라이 필름(DF1)을 형성할 수 있다.

그리고, 실시 예에서는 도 10c에 도시된 바와 같이, 상기 제2 비아 홀(VH2) 및 상기 드라이 필름(DF1)의 개구부를 채우는 도금을 진행하여, 제2 비아(V2), 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)을 형성할 수 있다. 이때, 상기 도금은 상기 제2 절연층(112) 또는 상기 동박층(미도시) 상에 무전해 도금을 진행하여 화학동도금층(미도시)을 형성한 후, 상기 화학동도금층을 시드층으로 하여 진행될 수 있다.

다음으로, 도 10d에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 제1면 또는 상면에 제1 절연층(111)을 적층하고, 상기 제2 절연층(112)의 제2면 또는 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.

이때, 상기 제1 절연층(111) 및 제3 절연층(113)은 프리프레그일 수 있으며, 이와 다르게 RCC일 수 있다.

또한, 도면 상에는 도시하지 않았지만, 상기 제1 절연층(111)의 제1면 및 상기 제3 절연층(113)의 제2면에는 각각 동박층(미도시)이 형성될 수 있다.

다음으로, 실시 예에서는 도금을 진행하여 상기 비아 홀(VH1, VH3)을 채우는 제1 비아(V1) 및 제3 비아(V3)와, 상기 제1 절연층(111)의 상면에 제1 회로 패턴층(120)과, 상기 제3 절연층(113)의 하면에 제4 회로 패턴층(150)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 10e에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제1 솔더 레지스트층(160L)을 형성하고, 상기 제3 절연층(113)의 하면에 제2 솔더 레지스트층(170L)을 형성하는 공정을 진행할 수 있다. 이때, 제1 솔더 레지스트층(160L) 및 제2 솔더 레지스트층(170L)은 상기 제1 절연층(111)의 상부 및 상기 제3 절연층(113)의 하부에 전체적으로 형성될 수 있다.

다음으로, 도 10f에 도시된 바와 같이, 실시 예에서는 상기 제1 솔더 레지스트층(160L) 및 제2 솔더 레지스트층(170L)을 각각 노광하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 제1 솔더 레지스트층(160L)에서, 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 현상 영역(160E)을 제외한 나머지 영역을 노광하는 공정을 진행할 수 있다.

이에 대응하게, 실시 예에서는 제2 솔더 레지스트층(170L)에서, 제1 개구부(OR1) 및 제2 개구부(OR2)가 형성될 현상 영역(170E)을 제외한 나머지 영역을 노광하는 공정을 진행할 수 있다.

이후, 실시 예에서는 상기 노광 공정에 따라, 노광이 진행된 영역을 경화하는 공정을 진행할 수 있다. 다만, 상기 경화 공정은 별도로 진행되지 않고 상기 노광 공정과 함께 진행될 수도 있을 것이다.

다음으로, 실시 예에서는 도 10g에 도시된 바와 같이, 상기 경화가 진행된 영역을 제외한 상기 현상 영역(160E, 170E)을 현상하여 개구부를 형성하는 공정을 진행할 수 있다.

이때, 실시 예에서는 상기 개구부의 형성을 위해, 상기 미경화된 영역(160E, 170E)을 씨닝(thinning)하여, 해당 영역의 솔더 레지스트층의 두께를 줄이는 공정을 진행할 수 있다. 이때, 상기 씨닝(thinning)은 상기 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다.

이에 따라, 실시 예에서는 상기 제1 솔더 레지스트층(160L) 및 제2 솔더 레지스트층(170)에서, 각각의 현상 영역에 형성될 개구부의 형상에 대응하게 씨닝 조건을 조절할 수 있다. 이를 통해 실시 예에서는 개구부가 형성된 제1 보호층(160) 및 제2 보호층(170)을 형성할 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

절연층;
상기 절연층 상에 배치된 회로 패턴층;
상기 절연층 및 상기 회로 패턴층 상에 배치되고, 복수의 개구부를 포함하는 보호층을 포함하고,
상기 개구부는 복수의 제1 개구부 및 복수의 제2 개구부를 포함하고,
상기 제1 개구부는,
상기 회로 패턴층의 패드의 상면과 수직으로 중첩되면서, 패드의 측면과 수평으로 중첩되지 않고,
상기 제2 개구부는,
상기 회로 패턴층의 패드의 상면과 수직으로 중첩되면서, 패드의 측면의 적어도 일부와 수평으로 중첩되며,
상기 보호층은 중앙 영역의 제1 영역, 및 상기 중앙 영역을 제외한 외곽 영역의 제2 영역을 포함하고,
상기 보호층의 제1 영역에 형성된 제1 개구부의 개수는,
상기 보호층의 제2 영역에 형성된 제1 개구부의 개수보다 많고,
상기 보호층의 제2 영역에 형성된 제2 개구부의 개수는,
상기 보호층의 제1 영역에 형성된 제2 개구부의 개수보다 많은,
회로 기판.
제1항에 있어서,
상기 보호층의 제1 영역에 형성된 제1 개구부의 개수는,
상기 보호층의 제1 영역에 형성된 제2 개구부의 개수보다 많고,
상기 보호층의 제2 영역에 형성된 제2 개구부의 개수는,
상기 보호층의 제2 영역에 형성된 제1 개구부의 개수보다 많은,
회로 기판.
제1항 또는 제2항에 있어서,
상기 보호층의 제1 영역은 칩 실장 영역에서의 중앙 영역이고,
상기 보호층의 제2 영역은 상기 칩 실장 영역에서 상기 중앙 영역을 제외한 외곽 영역인,
회로 기판.
제1항 또는 제2항에 있어서,
상기 보호층의 제1 영역은 상기 절연층의 상부 또는 하부의 전체 영역에서의 중앙 영역이고,
상기 보호층의 제2 영역은 상기 전체 영역에서 상기 중앙 영역을 제외한 외곽 영역인,
회로 기판.
제1항에 있어서,
상기 회로 패턴층은,
상기 제1 개구부와 수직으로 중첩된 제1-1 패드 및 제1-2 패드 중 적어도 하나를 포함하고,
상기 제1-1 패드는 상호 폭 방향 또는 길이 방향으로 이격된 복수의 제1 개구부와 수직으로 중첩되고,
상기 제1-2 패드는 하나의 제1 개구부와 수직으로 중첩되는,
회로 기판.
제5항에 있어서,
상기 제2 개구부는 제2-1 개구부를 포함하고,
상기 회로 패턴층은 상기 제2-1 개구부와 수직으로 중첩된 제1-3 패드를 포함하고,
상기 제1-3 패드의 상면의 전체 영역은 상기 제2-1 개구부와 수직으로 중첩되고,
상기 제1-3 패드의 측면의 전체 영역은 상기 제2-1 개구부와 수평으로 중첩되며,
상기 절연층은 상기 제2-1 개구부와 수직으로 중첩되면서, 상기 회로 패턴층 및 상기 보호층과 수직으로 중첩되지 않는 비중첩 영역을 포함하는,
회로 기판.
제5항 또는 제6항에 있어서,
상기 제2 개구부는 제2-2 개구부를 포함하고,
상기 회로 패턴층은 상기 제2-2 개구부와 수직으로 중첩된 제1-4 패드를 포함하고,
상기 제1-4 패드의 상면의 전체 영역은 상기 제2-2 개구부와 수직으로 중첩되고,
상기 제1-4 패드의 측면은 상기 제2-2 개구부와 수평으로 부분 중첩되며,
상기 보호층은, 상기 제2-2 개구부와 수직으로 중첩되면서, 상기 제1-4 패드의 측면과 직접 접촉하는 지지 부분을 포함하는,
회로 기판.
제5항에 있어서,
상기 보호층은,
상기 제1 개구부와 길이 방향 또는 폭 방향으로 이격되고, 상기 제1-1 패드와 수직으로 부분 중첩되는 제3 개구부를 포함하고,
상기 제3 개구부는 상기 제1-1 패드의 폭보다 작은 폭을 가지며,
상기 제1-1 패드의 측면의 적어도 일부는, 상기 제3 개구부와 수평으로 중첩되는,
회로 기판.
제1항에 있어서,
상기 보호층은,
상기 회로 패턴층의 제3 패드와 수직으로 중첩되고, 상기 제3 패드의 폭보다 큰 폭을 가지는 제4 개구부를 포함하고,
상기 제3 패드는 제1 측면 및 제2 측면을 포함하고,
상기 제3 패드의 제1 측면은 상기 제4 개구부와 수평으로 중첩되면서, 상기 보호층과 이격되고,
상기 제3 패드의 제2 측면은 상기 제4 개구부와 수평으로 부분 중첩되면서, 적어도 일부가 상기 보호층과 접촉하는,
회로 기판.
제1항에 있어서,
상기 회로 패턴층은 제4 패드 및 상기 제4 패드의 제1측면에 배치된 트레이스를 포함하고,
상기 보호층은 상기 제4 패드와 수직으로 부분 중첩되는 제5 개구부를 포함하고,
상기 제4 패드의 상면은,
상기 제5 개구부와 수직으로 중첩되는 제1 중첩 영역과,
상기 보호층과 수직으로 중첩되는 제2 중첩 영역을 포함하는,
회로 기판.
제10항에 있어서,
상기 제2 중첩 영역은, 상기 제4 패드의 상기 제1 측면과 인접한 상기 제4 패드의 상면의 제1 외곽 영역인,
회로 기판.
제11항에 있어서,
상기 제1 중첩 영역은,
상기 제4 패드의 상면의 중앙 영역과,
상기 제4 패드의 상면의 외곽 영역 중 상기 제1 외곽 영역을 제외한 제2 외곽 영역을 포함하는,
회로 기판.
제11항 또는 제12항에 있어서,
상기 제4 패드의 상기 제1 측면 및 상기 트레이스는 상기 보호층으로 덮이는,
회로 기판.
제12항에 있어서,
상기 제4 패드는 상기 제2 외곽 영역과 인접한 제2 측면을 포함하고,
상기 제4 패드의 상기 제2 측면의 적어도 일부는 상기 제5 개구부와 수평으로 중첩되면서 상기 보호층과 접촉하지 않는,
회로 기판.
제1 최외곽 절연층;
상기 제1 최외곽 절연층 상에 배치된 제1 최외곽 회로 패턴층;
상기 제1 최외곽 절연층 및 상기 제1 최외곽 회로 패턴층 상에 배치되고, 복수의 개구부를 포함하는 제1 보호층;
상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층;
상기 제2 최외곽 절연층 하에 제2 최외곽 회로 패턴층; 및
상기 제2 최외곽 절연층 및 상기 제2 최외곽 회로 패턴층 하에 배치되고, 복수의 개구부를 포함하는 제2 보호층;을 포함하고,
상기 제1 보호층 및 상기 제2 보호층의 각각의 개구부는,
상기 제1 최외곽 회로 패턴층 또는 상기 제2 최외곽 회로 패턴층의 패드와 수직으로 중첩되면서, 패드의 측면과 수평으로 중첩되지 않는 제1 개구부와,
상기 제1 최외곽 회로 패턴층 또는 상기 제2 최외곽 회로 패턴층의 패드와 수직으로 중첩되면서, 패드의 측면의 적어도 일부와 수평으로 중첩되는 제2 개구부를 포함하고,
상기 제1 보호층은 칩 실장 영역에서의 제1 중앙 영역과, 상기 칩 실장 영역에서 상기 제1 중앙 영역을 제외한 제1 외곽 영역을 포함하고,
상기 제1 보호층의 상기 제1 외곽 영역에 형성된 제2 개구부의 개수는 상기 제1 보호층의 상기 제1 중앙 영역에 형성된 제2 개구부의 개수보다 많고,
상기 제2 보호층은 상기 제2 최외곽 절연층의 하부의 전체 영역에서의 제2 중앙 영역과, 상기 전체 영역에서 상기 제2 중앙 영역을 제외한 제2 외곽 영역을 포함하고,
상기 제2 보호층의 상기 제2 외곽 영역에 형성된 제2 개구부의 개수는 상기 제2 보호층의 상기 제2 중앙 영역에 형성된 제2 개구부의 개수보다 많은,
회로 기판.
제15항에 기재된 회로 기판;
상기 회로 기판의 제1 보호층에 형성된 제1 개구부 및 제2 개구부 중 적어도 하나에 배치되고, 상기 제1 최외곽 회로 패턴층과 연결되는 제1 접속부;
상기 제1 접속부 상에 실장되는 칩;
상기 칩을 몰딩하는 몰딩층;
상기 회로 기판의 제2 보호층에 형성된 제1 개구부 및 제2 개구부 중 적어도 하나에 배치되고, 상기 제2 최외곽 절연층과 연결되는 제2 접속부; 및
상기 제2 접속부에 결합되는 외부 기판을 포함하는,
패키지 기판.