KR102059478B1

KR102059478B1 - 회로 기판 및 그 제조 방법

Info

Publication number: KR102059478B1
Application number: KR1020170118750A
Authority: KR
Inventors: 이상철; 박효진
Original assignee: 스템코 주식회사
Priority date: 2017-09-15
Filing date: 2017-09-15
Publication date: 2019-12-26
Also published as: CN111052880A; CN111052880B; WO2019054668A1; US20200221571A1; KR20190030989A; JP2020533805A; JP7002643B2; TW201916769A; TWI693870B; US11147160B2

Abstract

회로 기판 및 그 제조 방법이 제공된다. 상기 회로 기판은, 소자 실장 영역이 정의된 베이스 기판, 상기 베이스 기판의 일면 상에 형성된 제1 배선 패턴, 상기 베이스 기판 상에, 상기 소자 실장 영역의 적어도 일부를 채우도록 형성된 더미 패턴, 상기 제1 배선 패턴과 상기 더미 패턴을 덮는 제1 보호층, 및 상기 제1 보호층 상에, 상기 소자 실장 영역으로 연장되는 리드 패턴을 포함한다.

Description

회로 기판 및 그 제조 방법{PRINTED CIRCUIT BOARDS AND FABRICATING METHOD OF THE SAME}

본 발명은 회로 기판 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는 더미 패턴을 포함하는 회로 기판 및 그 제조 방법에 관한 것이다.

최근 전자 기기의 소형화 추세에 따라 연성 회로 기판을 이용한 칩 온 필름(Chip On Film: COF) 패키지 기술이 사용되고 있다. 연성 회로 기판 및 이를 이용한 COF 패키지 기술은 예를 들어, 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode) 디스플레이 장치 등과 같은 평판 표시 장치(Flat Panel Display; FPD)에 이용된다.이러한 회로 기판에는 예를 들어 평판 표시 장치를 구동하는 DDIC(Display Driving IC)가 실장될 수 있다.

도 11은 종래 기술에 따른 회로 기판의 단면도이다.

도 11에서, 베이스 기판(10) 상에 배선 패턴(20)이 형성되고, 배선 패턴(20)을 덮도록 제1 보호층(30)이 형성된다. 이 때 배선 패턴(20)은 베이스 기판(10)으로부터 돌출되므로, 이를 덮는 제1 보호층(30)은 배선 패턴(20)의 상면의 형상을 따라 요철이 형성될 수 있다. 또한 소자를 실장하기 위한 리플로우(reflow) 공정 시, 기판 상에 먼저 형성된 제1 보호층(30)의 표면이 변형되거나 요철 형상으로 형성될 수도 있다.

또한, 회로 기판에 실장되는 DDIC와 배선 패턴(20)을 연결하기 위해 리드 패턴(40)이 형성되는데, 리드 패턴(40)은 상기에서 설명한 바와 같이 요철이 형성된 제1 보호층(30)의 상면 형상을 따라 굴곡지거나 요철이 형성되므로, 리플로우(reflow) 공정에서 리드 패턴의 상면(41)에 접합되는 소자 또는 범프의 접합도를 저하시키는 문제가 있었다.

본 발명이 해결하고자 하는 기술적 과제는 더미 패턴을 포함하는 회로 기판 및 그 제조 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 기판은 소자 실장 영역이 정의된 베이스 기판, 상기 베이스 기판의 일면 상에 형성된 제1 배선 패턴, 상기 베이스 기판 상에, 상기 소자 실장 영역의 적어도 일부를 채우도록 형성된 더미 패턴, 상기 제1 배선 패턴과 상기 더미 패턴을 덮는 제1 보호층, 및 상기 제1 보호층 상에, 상기 소자 실장 영역으로 연장되는 리드 패턴을 포함한다.

본 발명의 몇몇 실시예에서, 상기 리드 패턴은 상기 소자 실장 영역 내에 소자가 실장되는 접합부를 포함하고, 상기 더미 패턴은 상기 접합부로부터 외측 방향으로 제1 간격만큼 확장된 영역 내에 형성될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 간격은 0.1 ㎛ 내지 100 ㎛일 수 있다.

본 발명의 몇몇 실시예에서, 상기 더미 패턴은 상기 소자 실장 영역 내의 상기 베이스 기판의 일면을 노출시키는 노출 홀과, 상기 노출 홀을 둘러싸는 외곽부를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 보호층을 관통하여 상기 제1 배선 패턴을 노출시키는 관통홀, 및 상기 관통홀을 채우고, 상기 리드 패턴과 상기 제1 배선 패턴을 전기적으로 연결하는 연결 배선을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 보호층 상에, 상기 리드 패턴을 덮도록 형성되는 제2 보호층을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 더미 패턴은 상기 제1 배선 패턴과 연결되지 않을 수 있다.

본 발명의 몇몇 실시예에서, 상기 베이스 기판의 타면 상에 형성된 제2 배선 패턴을 더 포함하되, 상기 제2 배선 패턴은 상기 베이스 기판을 관통하는 비아에 의해 상기 제1 배선 패턴과 전기적으로 연결될 수 있다.

본 발명의 몇몇 실시예에서, 상기 회로 기판은 n층(n은 2 이상의 자연수)으로 적층될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 기판의 제조 방법은 소자 실장 영역이 정의된 베이스 기판을 제공하고, 상기 베이스 기판의 일면 상에, 배선 패턴과, 상기 소자 실장 영역 내에 더미 패턴을 각각 형성하고, 상기 배선 패턴과 더미 패턴을 덮도록 제1 보호층을 형성하고, 상기 제1 보호층 상에 상기 소자 실장 영역으로부터 연장되는 리드 패턴을 형성하는 것을 포함한다.

본 발명의 몇몇 실시예에서, 상기 리드 패턴을 형성하는 것은, 상기 제1 보호층을 관통하여 상기 배선 패턴을 노출시키는 관통 홀을 형성하고, 상기 비아 홀을 채우도록 연결 배선을 형성하고, 상기 연결 배선의 표면을 도금하는 것을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 연결 배선과 상기 리드 패턴을 동시에 형성하는 것을 포함할 수 있다

본 발명의 몇몇 실시예에서, 상기 제1 보호층 상에, 상기 리드 패턴을 덮도록 제2 보호층을 형성하는 것을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 보호층 상에 추가적인 리드 패턴과, 상기 추가적인 리드 패턴을 덮는 추가적인 보호층을 형성하여 n층(n은 2 이상의 자연수) 회로 기판을 형성하는 것을 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 배선 패턴 또는 상기 리드 패턴과 접속되는 또 다른 회로 기판을 접합하여 n층 회로 기판을 형성하는 것을 더 포함할 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 따른 회로 기판은, 소자가 실장되는 실장 영역 내에 더미 패턴을 형성함으로써 실장 영역을 덮는 절연층 또는 보호층의 표면이 균일하게 형성되어 소자와 리드 패턴과의 연결성을 향상시킬 수 있다. 또한, 형성된 더미 패턴에 의해 요철 개선 뿐만 아니라 방열 효과가 더 부가될 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다.
도 2는 도 1의 A-A'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 회로 기판의 단면도이다.
도 3은 도 1의 A-A'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 회로 기판의 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다.
도 7 내지 도 10은 본 발명의 몇몇 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11은 종래 기술에 따른 회로 기판의 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이고, 도 2는 도 1의 A-A'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 회로 기판의 단면도이다. 도 1에서 설명의 편의를 위해 제2 보호층(140) 및 소자(160)의 도시는 생략되었다.

도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 회로 기판은 베이스 기판(100), 제1 배선 패턴(110), 제1 보호층(120), 리드 패턴(130), 제2 보호층(140), 더미 패턴(150) 등을 포함할 수 있다.

베이스 기판(100)은 예를 들어 유연성이 있는 연성 필름(flexible film)일 수 있으며, 더욱 구체적으로는 폴리이미드 필름, PET(Polyethylene Terephthalate) 필름, 폴리에틸렌 나프탈레이트 필름, 폴리카보네이트 필름 등의 절연 필름 또는 산화 알루미늄박 등의 금속 호일을 포함할 수 있다.

다만 본 발명이 이에 제한되는 것은 아니며, 베이스 기판(100)은 경성 회로 기판(rigid circuit board)일 수도 있다. 더욱 구체적으로 베이스 기판(100)은 에폭시 또는 페놀 수지를 포함할 수 있다.

이하에서 베이스 기판(100)은 예시적으로 폴리이미드 필름인 것으로 설명한다.

베이스 기판(100)에는 소자 실장 영역(200)이 정의될 수 있다. 소자 실장 영역(200)은 본 발명의 몇몇 실시예에 따른 회로 기판에 실장되는 소자(160)가 배치되는 영역이며, 장변과 단변을 포함할 수 있다. 보다 구체적으로는 후술하는 리드 패턴(130)과 더미 패턴(150)이 오버랩 되는 영역을 기준으로 하여 내측으로 형성되는 전면이 포함될 수 있다

구체적으로, 소자 실장 영역(200)에 실장되는 소자(160)는 예를 들어 DDI(Display Driving IC)와 같은 반도체 소자일 수 있으나 이에 제한되는 것은 아니며, 소자(160)는 저항, 커패시터 또는 인덕터 등의 수동 소자일 수도 있다.

소자(160)가 수동 소자인 경우, 소자(160)와 리드 패턴(130)을 연결하는 연결부(170)는 솔더를 포함할 수 있다.

소자(160)가 반도체 소자인 경우, 소자(160)와 리드 패턴(130)을 연결하는 연결부(170)는 범프를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 소자(160)는 플립-칩(flip chip) 방식으로 리드 패턴(130)과 접합되는 반도체 소자를 포함할 수 있다.

베이스 기판(100)의 일면 상에 제1 배선 패턴(110)이 형성될 수 있다. 제1 배선 패턴(110)은 소자(160)에 전달되는 전기적 신호를 전송할 수 있다. 제1 배선 패턴(20)은 예를 들어 구리와 같은 도전성 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 구체적으로, 제1 배선 패턴(110)은 금, 알루미늄 등의 전기전도성을 가진 물질을 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 회로 기판에서, 배선 패턴(110)은 구리를 포함하는 것으로 설명한다.

도 1에서 제1 배선 패턴(110)은 소자 실장 영역(200)으로 연장되지 않는 것으로 도시되었으나 이에 제한되는 것은 아니다. 제1 배선 패턴(110)의 일부는 소자 실장 영역(200)까지 연장될 수도 있다.

상기 제1 배선 패턴(110)을 덮도록 제1 보호층(120)이 형성될 수 있다. 상기 제1 보호층(120)은 제1 배선 패턴(110)의 일부 또는 전부를 포함한 베이스 기판(100)을 덮도록 형성될 수 있다. 제1 보호층(120)은 예를 들어, 비전도체 재질을 포함할 수 있으며, 구체적으로 솔더 레지스트 또는 커버레이 필름을 포함할 수 있다.

또한, 도 2에 도시된 바와 같이, 제1 보호층(120) 내에, 관통홀(180)이 형성될 수 있다. 관통홀(180)은 연결 배선(181)에 의해 그 내부가 채워질 수 있다. 연결 배선(181)은 제1 보호층(120) 상에 형성되는 리드 패턴(130)과 제1 배선 패턴(110)을 전기적으로 연결할 수 있다. 도 2 및 도 3에서는 본 발명에 따른 회로 기판을 수직으로 절단한 단면을 나타내고 있는바, 관통홀(180)은 예시적으로 사다리꼴 형상으로 도시되었으나 이에 제한되는 것은 아니며, 관통홀(180)은 상면과 하면의 폭이 동일한 직사각형 형상을 가질 수도 있다. 이 때 상기 관통홀(180)의 수평으로 절단된 단면은 원형으로 형성될 수 도 있으나 이에 제한되지 않는다.

제1 보호층(120) 상에 리드 패턴(130)이 형성될 수 있다. 리드 패턴(130)의 적어도 일부는 소자 실장 영역(200)으로 연장되어 소자가 실장되는 접합부(190)를 포함할 수 있다.

도 1에 도시된 실시예에서, 복수의 리드 패턴(130)은 소자 실장 영역(200)의 장변에 7개, 단변에 2개 씩 형성되는 것으로 도시되었으나 이는 예시적인 것이며, 소자 실장 영역(200)에 배치되는 소자의 구성에 따라 복수의 리드 패턴(130)의 개수는 변경 가능하다.

상기 리드 패턴(130)은 제1 배선 패턴(110) 또는 베이스 기판(100)의 소자 실장 영역(200) 내에 형성된 후술하는 더미 패턴(150)과 적어도 일부가 오버랩(overlap) 되도록 배치될 수 있다.

리드 패턴(130)은 예를 들어 표면이 도금된 금속 배선을 포함할 수 있으며, 예를 들어 주석, 니켈, 또는 알루미늄이 도금된 구리 패선을 포함할 수 있으나 이에 제한되는 것은 아니다.

한편, 제1 보호층(120)과 리드 패턴(130)을 덮도록, 제2 보호층(140)이 형성될 수 있다. 제2 보호층(140)은 소자(160)와 접합되는 리드 패턴(130)의 일부를 노출시키고, 나머지 일부를 덮을 수 있다.

상기 제2 보호층(140)은 예를 들어 비전도체 재질을 포함할 수 있으며, 구체적으로 솔더 레지스트 또는 커버레이 필름을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 제2 보호층(140)은 소자(160)와 오버랩되는 제1 보호층(120) 상에도 형성될 수 있으며, 미도시 되었으나 제2 보호층(140)은 소자(160)의 언더필(underfill)로서, 소자(160)의 하부 및 연결부(170)를 감쌀 수 있다.

이 경우, 소자 실장 영역(200) 내에 접합된 소자(160)를 둘러싸는 리드 패턴(130)의 상부와 소자(160)의 하부를 채우는 제2 보호층(140)은 동시에 형성될 수 있으나 이에 제한되지 않는다. 예를 들어 리드 패턴(130) 상부의 제2 보호층(140)을 먼저 형성하고, 소자(160)의 하부를 채우는 제2 보호층(140)을 나중에 형성할 수도 있다.

한편, 더미패턴(150)은 상기 베이스 기판(100) 상의 소자 실장 영역(200) 전면에 형성될 수 있으며, 이때 더미 패턴(150)은 인접하는 제1 배선 패턴(110)과 연결되지 않을 수 있다.

상기 더미 패턴(150)은 제1 배선 패턴(110)과 동일한 도전성 물질을 포함할 수 있으나 이에 제한되는 것은 아니며, 예컨대 더미 패턴(150)은 예를 들어 금, 은, 구리 등의 금속 물질 또는 에폭시 수지, 폴리이미드 수지, 카본 수지 등을 포함할 수도 있다.

상기와 같은 물질로 형성된 더미 패턴(150)은, 소자 실장 영역(200)에 실장 되는 소자(160)와 오버랩 될 수 있다. 따라서 소자(160)의 구동 시 소자(160)로부터 발생하는 열 중 일부는 더미 패턴(150)을 통해 외부로 방출될 수 있다.

또한, 상기 제1 배선 패턴(110)과 더미패턴(150)은 동시에 형성될 수 있는데, 본 발명에서는 이에 제한되지 않고 형성 시기가 상이할 수도 있다.

이에, 상기 소자 실장 영역(200) 내에 제1 배선 패턴(110)이 형성되지 않은 베이스 기판(100) 상에 더미 패턴(150)이 형성됨에 따라 소자 실장 영역(200) 내 제1 보호층(120)의 상면의 프로파일을 평탄하게 할 수 있다.

앞서 도 11을 이용하여 설명한 종래 기술에 따른 회로 기판의 경우, 소자 실장 영역(200)에 형성된 다수의 배선 패턴(20)과 배선 패턴(20)이 형성되지 않은 스페이스(21)로 인해 이를 덮는 제1 보호층의 상면과(31), 그 위에 형성되는 리드 패턴(41)의 표면 형상이 평탄하지 않고 요철이 형성될 수 있다. 그러나 본 발명의 실시예에 따른 회로 기판은 더미 패턴(15)이 소자 실장 영역(200) 내 배선 패턴(20)이 형성되지 않은 스페이스(21)를 채운 후, 제1 보호층(120)이 덮힘에 따라 제1 보호층(120)의 상면의 평탄도를 확보할 수 있다.

또한, 상기 더미 패턴(150)의 상면은 제1 배선 패턴(150)과 동일 평면 상에 있을 수 있다. 이에, 베이스 기판(100)으로부터 더미 패턴(150) 상면까지의 거리는 베이스 기판(100)으로부터 제1 배선 패턴(150) 상면까지의 거리와 동일할 수 있다.

이에 의해 본 발명의 몇몇 실시예에 따른 회로 기판에서, 소자 실장 영역(200) 내에 형성된 더미 패턴(150)으로 인해 제1 보호층(120)의 요철의 형성이 완화될 수 있고, 이는 실장되는 소자(160)의 접합성을 향상시킬 수 있다.

또, 도 2 및 도 3에 도시된 바와 같이, 상기 더미 패턴(150)은 소자 실장 영역(200) 내 소자(160)가 오버랩 되는 면적과 동일 또는 더 넓은 면적으로 확장되어 형성될 수 있다. 즉, 더미 패턴(150)은 연결부(170)와 리드 패턴(130) 사이의 접합부로부터 외측 방향으로 소정 간격(D)만큼 확장된 영역을 채우도록 형성될 수 있으며, 상기 간격(D)은 예를 들어 0.1 내지 100 ㎛일 수 있다.

소자 실장 영역(200) 내에, 더미 패턴(150)이 형성될 수 있다. 더미 패턴(150)은 소자 실장 영역(200)을 채울 수 있다. 더미 패턴(150)은 제1 배선 패턴(150)과 연결되지 않을 수 있다.

하기에서는 보다 구체적으로 본 발명에 따른 더미 패턴(150)의 형상에 대한 몇몇 실시예를 도면을 참조하여 설명하고자 하며, 그 더미 패턴(151) 형상이 앞서 설명한 실시예에서의 더미 패턴(150)의 형상과 상이할 수도 있다.

도 3은 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다. 이하에서 앞서 설명한 실시예와 중복되는 내용은 생략하고 차이점을 중심으로 설명한다.

도 3을 참조하면, 본 발명의 몇몇 실시예에서 더미 패턴(151)은 내측의 소자 실장 영역의 일부를 노출시키는 노출 홀(201)과 노출 홀(201)을 둘러싸는 외곽부(202)를 포함할 수 있다.

이처럼 더미 패턴(150)이 소자 실장 영역(200)을 완전히 채우지 않는 경우, 베이스 기판(100)의 유연성이 증대될 수 있다. 특히, 베이스 기판(100)이 연성 회로 기판인 경우, 소자(160)가 실장된 베이스 기판(100)은 전자 제품 내에 휘어지거나 접힌 상태로 장착될 수 있다. 이 때, 내측에 노출 홀(201)이 형성된 더미 패턴(151)은 소자 실장 영역(200)의 유연성의 저하를 억제시킬 수 있다.

도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 회로 기판의 상면도이다. 앞서와 마찬가지로 중복되는 내용의 설명은 생략하고 차이점을 위주로 설명한다.

도 4 및 도 5를 참조하면, 도 1에 도시된 연성 회로 기판의 더미 패턴이 직사각형의 형상을 가지는 것에 비하여, 본 발명의 몇몇 실시예에서 회로 기판에 형성되는 패턴의 설계 디자인에 따라 더미 패턴이 타원형의 형상(도 4의 250)을 가지거나, 무정형(도 5의 350)으로 형성될 수 있다.

더미 패턴의 형상이 타원형으로 형성된 경우, 더미 패턴(도 4의 250)의 외주면의 형상은 연속적인 기울기를 가질 수 있을 뿐만 아니라, 방사형 등의 패턴 디자인에 의해 이너리드부 또는 아우터리드부의 제1 배선 패턴(110) 및 리드 패턴(130)이 소자(160)의 중심으로 밀집되는 경우, 밀집된 패턴(110, 130)들에 대해 보다 넓은 면적의 더미 패턴(250)이 제공되어 상기 패턴(110, 130)에 의한 표면 요철 해소 뿐 아니라 방열성을 효율적으로 향상시킬 수 있다.

또한 더미 패턴의 형상이 무정형(도 5의 350)인 경우, 소자 실장 영역의 장변으로부터 더미 패턴까지의 거리(D1, D2, D3)은 각각의 지점에서 서로 다를 수 있는데, 이에 의해 스태거드(staggered) 형상의 패턴이 형성되더라도 각 패턴들에 의한 표면 요철 문제 해소가 가능할 수 있다.

도 6은 도 1의 A-A'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 회로 기판의 단면도이다. 이하에서 앞서 설명한 실시예와 중복되는 내용은 생략하고 차이점을 중심으로 설명한다.

도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 회로 기판은 베이스 기판(100)의 타면에 형성된 제2 배선 패턴(210)을 더 포함할 수 있다.

제2 배선 패턴(210)은 제1 배선 패턴(110)이 형성된 베이스 기판(100)의 일면의 반대면인 타면에 형성될 수 있다. 제2 배선 패턴(210)은 제1 배선 패턴(110)과 동일한 물질을 포함할 수 있으며, 더욱 구체적으로는 구리, 금, 알루미늄 등의 전기전도성을 가진 물질을 포함할 수 있다.

제1 배선 패턴(110)과 제2 배선 패턴(210)은, 비아(281)를 통해 전기적으로 연결될 수 있다. 구체적으로, 비아 홀(280)은 베이스 기판(100)을 관통하여 형성되고, 비아(281)는 비아 홀(280)을 채울 수 있다.

도 6에 도시된 것과 같이, 비아(281)의 형상은 제2 배선 패턴(210)과 접하는 하면의 폭이 더 큰 사다리꼴 형상을 가질 수 있으나 본 발명이 이에 제한되는 것은 아니다. 이러한 형상은 비아 홀(280)의 형성 시 베이스 기판(100)의 타면으로부터 비아 홀(280)을 형성함에 의한 것일 수 있으며, 비아 홀(280)의 관통 방향에 따라 상면의 폭이 하면의 폭보다 더 큰 비아 홀(280)과 이를 채우는 비아(281)가 형성될 수도 있다.

이상과 같이, 본 발명의 몇몇 실시예에 따른 회로 기판은 일면에 1층의 배선 패턴(110)이 형성된 구조인 것으로 설명하였다. 이와는 달리, 회로 기판은 n층(n은 2 이상의 자연수)의 배선층을 포함하는 구조일 수 있다. 즉, 회로 기판은 제2 보호층(140) 상에 또 다른 리드 패턴과, 상기 리드 패턴을 덮는 보호층이 형성된 2층 이상의 구조를 더 가질 수 있다. 또는 도 2 또는 도 6의 구조를 갖는 회로 기판에 또 다른 회로 기판이 접합됨으로써 다층 기판의 구조를 가질 수도 있다. 아울러 상기에서 설명한 n층의 구조로 형성될 경우, 각 층은 도전성 비아홀 등에 의해 서로 통전될 수 있다.

도 7 내지 도 10은 본 발명의 몇몇 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.

도 7을 참조하면, 베이스 기판(100) 상에 제1 배선 패턴(110)과 더미 패턴(150)을 형성한다.

베이스 기판(100)은 연성 회로 기판 또는 경성 회로 기판일 수 있다. 베이스 기판(100) 상에 제1 배선 패턴(110)을 형성하는 것은, 예를 들어 베이스 기판(100) 상에 금속박층을 형성한 후 식각하여 패터닝하는 포토에칭법, 하지층이 형성된 베이스 기판(100) 상에 레지스트 패턴을 형성하고, 레지스트 패턴 사이에 도전 물질을 전해 도금한 후 레지스트 패턴과 하지층을 제거하여 제1 배선 패턴(110)을 형성하는 세미 어디티브(semi additive) 방식 또는, 도전 페이스트를 인쇄하여 제1 배선 패턴(110)을 형성하는 인쇄 방식 중 어느 하나를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 더미 패턴(150)은 제1 배선 패턴(110)과 동시에 형성될 수 있다. 즉 제1 배선 패턴(110)의 형성 시 소자 실장 영역(200) 내에 더미 패턴(150)의 형상을 포토에칭, 세미 어디티브, 인쇄 방식 중 어느 하나로 형성할 수 있다.

도 8을 참조하면, 제1 배선 패턴(110)과 더미 패턴(150)을 덮도록 제1 보호층(120)을 형성한다.

제1 보호층(120)을 형성하는 것은, 베이스 기판(100) 상에 솔더 레지스트 또는 커버레이 필름을 인쇄 또는 라미네이팅으로 형성하는 것을 포함할 수 있다.

도 9를 참조하면, 제1 보호층(120)을 관통하는 관통홀(180)을 형성하고, 리드 패턴(130)과, 관통홀(180)을 채우는 연결 배선(181)을 형성한다. 연결 배선(181)에 의해 리드 패턴(130)과 제1 배선 패턴(110)은 전기적으로 연결될 수 있다.

관통홀(180)을 형성하는 것은 예를 들어 제1 보호층(120) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 하여 제1 보호층(120)을 식각하는 것일 수 있으나 이에 제한되는 것은 아니다.

연결 배선(181)과 리드 패턴(130)은 예를 들어 관통홀(180)의 내측벽과 제1 보호층(120)의 상면에 시드층을 형성하고, 전해 또는 무전해 도금하여 구리 배선을 형성하고, 상기 구리 배선의 표면을 주석 등으로 도금함으로써 형성될 수 있다.

도 10을 참조하면, 리드 패턴(130) 상에 소자(160)를 실장한다. 소자(160)가 수동 소자인 경우 솔더로 소자(160)와 리드 패턴(130) 사이를 접합할 수 있다. 소자(160)가 반도체 소자인 경우 예를 들어 소자(160)의 범프를 리드 패턴(130) 상에 배치하고 리플로우 공정으로 접합할 수 있다.

이어서 다시 도 2를 참조하면, 리드 패턴(130)을 덮도록 제2 보호층(140)을 형성한다. 제2 보호층(140)은 소자 실장 영역(200) 상의 리드 패턴(130)을 노출시킬 수 있다.

제2 보호층(140)을 형성하는 것은 솔더 레지스트 또는 커버레이 필름을 인쇄 또는 라미네이팅으로 형성하는 것일 수 있다.

이에 더하여, 도 6의 회로 기판을 제조하기 위한 공정이 추가적으로 실시될 수 있다.

즉, 본 발명의 실시예에 따른 회로 기판의 제조 방법은, 베이스 기판(100)을 관통하는 비아 홀(280)을 형성하고, 비아(281)와 제2 배선 패턴(210)을 형성하는 것을 더 포함할 수 있다. 비아(281) 및 제2 배선 패턴(210)을 형성하는 것은 예를 들어, 비아 홀(280)의 내부 및 기판(100)의 타면 상에 시드층을 형성하고, 전해 또는 무전해 도금하는 것을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 비아(281)와 제2 배선 패턴(210)은 동시에 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 도전 물질로 비아 홀(280)을 채워 비아(281)를 먼저 형성하고, 이후에 제2 배선(210)을 형성할 수도 있다.

또한, 상기 공정에 더하여, n층(n은 2 이상의 자연수)의 배선층을 포함하는 회로 기판을 제조하기 위한 공정이 추가적으로 수행될 수 있다. 예를 들어, 제2 보호층(140) 상에 또 다른 리드 패턴과, 상기 리드 패턴을 덮는 보호층을 형성하는 공정이 더 수행될 수 있다.

이와는 달리, 도 7 내지 도 10을 이용하여 설명한 제조 방법에 따라 형성한 회로 기판에 또 다른 회로 기판을 접합하는 공정이 더 수행될 수 있다. 즉, 배선 패턴(110) 또는 리드 패턴(130)과 전기적으로 접속되는 또 다른 회로 기판을 접합함으로써, n층 회로 기판을 제조할 수도 있다.

한편, 상기의 n층의 회로기판 제조 시, 각 층이 통전되도록 도전성 비아 홀 등을 형성하는 공정이 더 추가될 수 있다

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 회로 기판 110, 210: 배선 패턴
120, 140: 보호층 130: 리드 패턴
150: 더미 패턴 160; 소자
170: 연결부

Claims

소자 실장 영역이 정의된 베이스 기판;
상기 베이스 기판의 일면 상에 형성된 제1 배선 패턴;
상기 베이스 기판 상에, 상기 소자 실장 영역의 적어도 일부를 채우도록 형성된 더미 패턴;
상기 제1 배선 패턴과 상기 더미 패턴을 덮는 제1 보호층; 및
상기 제1 보호층 상에, 상기 소자 실장 영역으로 연장되는 리드 패턴을 포함하며,
상기 리드 패턴은 상기 소자 실장 영역 내에 소자가 실장되는 접합부를 포함하고, 상기 더미 패턴은 상기 접합부로부터 외측 방향으로 제1 간격만큼 확장된 영역 내에 형성되는 회로 기판.
삭제
제 1항에 있어서,
상기 제1 간격은 0.1 ㎛ 내지 100 ㎛인 회로 기판.
제 1항에 있어서,
상기 더미 패턴은 상기 소자 실장 영역 내의 상기 베이스 기판의 일면을 노출시키는 노출 홀과,
상기 노출 홀을 둘러싸는 외곽부를 포함하는 회로 기판.
제 1항에 있어서,
상기 제1 보호층을 관통하여 상기 제1 배선 패턴을 노출시키는 관통홀, 및
상기 관통홀을 채우고, 상기 리드 패턴과 상기 제1 배선 패턴을 전기적으로 연결하는 연결 배선을 더 포함하는, 회로 기판.
제 1항에 있어서,
상기 제1 보호층 상에, 상기 리드 패턴을 덮도록 형성되는 제2 보호층을 더 포함하는 회로 기판.
제 1항에 있어서,
상기 더미 패턴은 상기 제1 배선 패턴과 연결되지 않는 회로 기판.
제 1항에 있어서,
상기 베이스 기판의 타면 상에 형성된 제2 배선 패턴;
상기 베이스 기판을 관통하여 상기 제1 배선 패턴과 상기 제2 배선 패턴을 전기적으로 연결하는 비아를 더 포함하는 회로 기판.
제 1항에 있어서,
상기 회로 기판은 n층(n은 2 이상의 자연수)으로 적층되는 회로 기판.
소자 실장 영역이 정의된 베이스 기판을 제공하고,
상기 베이스 기판의 일면 상에, 제1 배선 패턴과, 상기 소자 실장 영역 내에 더미 패턴을 각각 형성하고,
상기 제1 배선 패턴과 더미 패턴을 덮도록 제1 보호층을 형성하고,
상기 제1 보호층 상에 상기 소자 실장 영역으로부터 연장되는 리드 패턴을 형성하는 것을 포함하며,
상기 리드 패턴은 상기 소자 실장 영역 내에 소자가 실장되는 접합부를 포함하고, 상기 더미 패턴은 상기 접합부로부터 외측 방향으로 제1 간격만큼 확장된 영역 내에 형성되는 회로 기판의 제조 방법.
제 10항에 있어서,
상기 리드 패턴을 형성하는 것은,
상기 제1 보호층을 관통하여 상기 배선 패턴을 노출시키는 관통 홀을 형성하고,
상기 관통 홀을 채우도록 연결 배선을 형성하고,
상기 연결 배선의 표면을 도금하는 것을 포함하는 회로 기판의 제조 방법.
제 11항에 있어서,
상기 연결 배선과 상기 리드 패턴을 동시에 형성하는 것을 포함하는 회로 기판의 제조 방법.
제 12항에 있어서,
상기 제1 보호층 상에, 상기 리드 패턴을 덮도록 제2 보호층을 형성하는 것을 더 포함하는 회로 기판의 제조 방법.
제 10항에 있어서,
상기 베이스 기판을 관통하는 비아 홀을 형성하고,
상기 비아 홀을 채우는 비아를 형성하고,
상기 비아를 통해 상기 제1 배선 패턴과 전기적으로 연결되는 제2 배선 패턴을 형성하는 것을 더 포함하는 회로 기판의 제조 방법.
제 10항에 있어서,
제2 보호층 상에 추가적인 리드 패턴과, 상기 추가적인 리드 패턴을 덮는 추가적인 보호층을 형성하여 n층(n은 2 이상의 자연수) 회로 기판을 형성하는 것을 더 포함하는 회로 기판의 제조 방법.
제 10항에 있어서,
상기 제1 배선 패턴 또는 상기 리드 패턴과 접속되는 또 다른 회로 기판을 접합하여 n층 회로 기판을 형성하는 것을 더 포함하는 회로 기판의 제조 방법.