JP4378387B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体集積回路（以下「ＩＣ」という。）チップ等の半導体チップを搭載した半導体パッケージ及びその製造方法、特に、ベースフィルム上に半導体チップがフリップチップボンディング（以下「Ｆ／Ｃ」という。）技術により実装されたチップオンフィルム（Chip On Film、以下「ＣＯＦ」という。）パッケージと、その製造方法に関するものである。
図８（ａ）、（ｂ）は、従来の半導体パッケージ（例えば、ＣＯＦパッケージ）の構造を示す概略の構成図であり、同図（ａ）は縦断面図、及び同図（ｂ）は一部を透視した平面図である。
このＣＯＦパッケージは、帯状のフレキシブルな（即ち、可撓性のある。）ベースフィルム１を有し、このベースフィルム１の両側に、フィルム送り用のスプロケット１ａ，１ｂが所定間隔に形成されている。なお、図８では、帯状のベースフィルム１の内の１個のＣＯＦパッケージ分のみが示されている。
両側のスプロケット１ａ，１ｂ間のほぼ中央部には、半導体チップ搭載予定箇所２が設けられている。半導体チップ搭載予定箇所２の周縁には、金属製の厚さｄ１の複数のインナリード３が配置され、これらのインナリード３の先端部が、半導体チップ搭載予定箇所２内へ突設されている。各インナリード３の後端部には、金属製の導体リード４がそれぞれ延設され、これらの導体リード４を介して、一辺側に配置された複数の入力端子５が接続されると共に、他辺側に配置された複数の出力端子６に接続されている。複数の導体リード４を保護するために、これらの導体リード４の上にソルダレジスト７が被覆されている。
半導体チップ搭載予定箇所２上には、半導体チップ１０がＦ／Ｃ技術により実装されている。即ち、半導体チップ１０は、この主表面に厚さｄ３（＞ｄ１）の複数のバンプ電極１１が突設され、これらのバンプ電極１１が位置合わせされ、熱、荷重が加えられてインナリード３に接合されている。半導体チップ１０の側面側から、半導体チップ搭載予定箇所２と半導体チップ主表面との間へ、溶融された封止樹脂１２が注入され、半導体チップ搭載予定箇所２と半導体チップ主表面との間が封止されて保護されると共に、半導体チップ１０の側面にも被覆されて保護されている。その後、溶融された封止樹脂１２が固化される。
この種のＣＯＦパッケージでは、小型化、薄型化、高精度化、高容量化等に適しているが、例えば、図９に示すような不具合を有している。
図９は、図８（ａ）においてベースフィルム１に歪みが生じた時の縦断面図である。
図８（ａ）、（ｂ）に示すＣＯＦパッケージでは、材料ロットや製造条件のばらつき等により、例えば、図９に示すように、ベースフィルム１の中央部が上方へ撓み、これが半導体チップ１０の主表面に貼り付き、封止樹脂１２が確実に充填されずに未充填不良が発生する場合があった。
このような未充填不良を防止するために、例えば、下記のような文献に記載された技術を適用することが考えられる。
特許第３４９０９８７号公報
この特許文献１の図９〜図１２には、例えば、本願の図８において、導体リード４を保護するためにソルダレジスタ７（特許文献１ではレジスト樹脂を使用している。）を塗布すると同時に、ベースフィルム１における半導体チップ搭載予定箇所２の中央に、ソルダレジスタ７と同一の材料を用いた厚さ（ｄ１＋ｄ３）の角柱状の１つのレジスト支持体を形成した半導体パッケージの技術が記載されている。
そこで、例えば、本願の図９において、レジスト樹脂を用いたレジスト支持体をベースフィルム１上に形成しておけば、その後、半導体チップ１０を搭載し、溶融した封止樹脂１２を、半導体チップ側面から半導体チップ搭載予定箇所２と半導体チップ主表面との間へ注入する際に、ベースフィルム１の中央部が上方へ歪んだ場合でも、レジスト支持体により、ベースフィルム１の中央部と半導体チップ主表面との貼り付きを防止することができ、封止樹脂１２の未充填不良を防止することができると考えられる。
しかしながら、従来の図８のＣＯＦパッケージにおいて、例えば、特許文献１に記載されたレジスト樹脂を用いたレジスト支持体を、半導体チップ搭載予定箇所２の中央に設けた場合でも、以下の（Ａ）〜（Ｃ）のような課題が生じる。
（Ａ） レジスト樹脂を用いたレジスト支持体を半導体チップ搭載予定箇所２の中央に形成した場合、溶融した封止樹脂１２を、半導体チップ側面から半導体チップ搭載予定箇所２と半導体チップ主表面との間へ注入する際に、ベースフィルム１の中央部が上方向へ歪んだ時、レジスト支持体も横方向へ湾曲しつつ上方向へ押し上げられて、このレジスト支持体の上端が半導体チップ主表面に接着し、その後、注入された溶融状態の封止樹脂１２、及び湾曲したレジスト支持体が固化する。そのため、フレキシブルなベースフィルム１は、その弾性復元力によってそれが元の平らな状態に戻らず、そのまま歪んだ状態のＣＯＦパッケージ製品となってしまい、その後の実装上の不具合等が生じる虞がある。
（Ｂ） ソルダレジスト７を塗布する時に、同時にレジスト支持体を形成しなければならないので、製造工程数が増加したり、製造工程上の制約を受ける等の不都合が生じる虞がある。
（Ｃ） レジスト支持体の厚さは、（インナリード３の厚さｄ１＋バンプ電極１１のｄ３）と等しいため、レジスト支持体の上端は、半導体チップ１０の主表面に接触した状態となっている。そのため、溶融した封止樹脂１２を、半導体チップ側面から半導体チップ搭載予定箇所２と半導体チップ主表面との間へ注入する際に、溶融した封止樹脂１２が、レジスト支持体上端と半導体チップ主表面との間を通過することができず、溶融した封止樹脂１２の流入が阻害され、充填不良が生じる虞がある。ＣＯＦパッケージの薄型化の要求に応じて、半導体チップ搭載予定箇所２と半導体チップ主表面との間が更に短縮化されると、溶融した封止樹脂１２の流入阻害が益々問題となる。特に、ベースフィルム１の歪みを防止するために、レジスト支持体を複数形成した場合には、溶融した封止樹脂１２の流入阻害による未充填不良等の問題が益々問題になる。
本発明の半導体パッケージは、ベースフィルムと、前記ベースフィルム上における半導体チップ搭載予定箇所の周縁に配置され、前記半導体チップ搭載予定箇所内へ突設された金属製の厚さｄ１の複数のインナリードと、前記厚さｄ１とバンプ電極の厚さｄ３とを加算した厚さｄ１＋ｄ３よりも薄い、前記インナリードに対して電気的に分離された金属製の厚さｄ２を有し、前記半導体チップ搭載予定箇所内の所定の位置に配設されたダミーパターンと、主表面に突設された複数の前記バンプ電極を有し、前記半導体チップ搭載予定箇所上に配置され、前記バンプ電極が前記インナリードに接合された半導体チップと、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填された封止樹脂とを備え、前記ダミーパターンは、前記半導体チップ搭載予定箇所内に突出した前記複数のインナリード先端部の内側において、特定の機能を持った前記インナリードの前に、前記インナリードのピン番号を特定できるように配置されて形成されていることを特徴とする半導体パッケージ。
なお、前記半導体チップの主表面の周縁側にも、封止樹脂を充填しても良い。
本発明の半導体パッケージの製造方法では、前記発明の半導体パッケージの製造方法において、前記ベースフィルム上における前記半導体チップ搭載予定箇所の周縁に前記複数のインナリードを選択的に形成すると共に、同時に前記半導体チップ搭載予定箇所内であって特定の機能を持った前記インナリードの前に前記ダミーパターンを選択的に形成する工程と、前記半導体チップの主表面に突設された前記複数のバンプ電極を、位置合わせをして前記インナリードに接合する工程と、前記半導体チップの主表面の周縁側から、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間へ、溶融された前記封止樹脂を注入して、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間を封止する工程と、前記溶融された封止樹脂を固化する工程とを有することを特徴とする。
なお、前記封止する工程では、半導体チップの主表面の周縁側も封止しても良い。
本発明の半導体パッケージ及びその製造方法によれば、次の（ｉ）、（ｉｉ）のような効果がある。
（ｉ） ベースフィルムにおける半導体チップ搭載予定箇所内の所定の位置に、半導体チップ側の厚さｄ３のバンプ電極よりも薄い、厚さｄ２のダミーパターンを形成したので、材料ロットや製造条件のばらつき等により、ベースフィルムが撓んでも、ダミーパターンが支え棒のような役割を果たし、ベースフィルムが半導体チップ主表面に貼り付かない。そのため、ベースフィルムの弾性復元力により、このベースフィルムが元の平らな状態に戻りやすくなる。その結果、樹脂未充填不良が発生することが無くなり、高い歩留まりで、半導体パッケージを製造することが可能となる。
特に、ダミーパターンが特定の機能を持ったインナリードの前に配置されているので、ベースフィルムと半導体チップの貼り付き防止や樹脂の未充填不良防止の効果に加えて、外観上ピンの機能を特定でき、これにより、不良解析時等に速やかに該当ピンを見つけることができる。しかも、ピンの形状を選択することにより、更にインナリードを機能別やピン毎別に細かく分類することができる。
（ｉｉ） ベースフィルムの半導体チップ搭載予定箇所において、半導体チップ側の厚さｄ３のバンプ電極よりも薄い、厚さｄ２のダミーパターンを形成したので、樹脂封止工程において、注入された溶融樹脂が、ダミーパターン上端と半導体チップ主表面との間を通過でき、半導体チップ搭載予定箇所と半導体チップ主表面との間に円滑に充填される。その結果、樹脂封止工程において、封止時間を短縮できると共に、樹脂未充填不良の発生を防止できる。なお、半導体チップの主表面の周縁側も封止すれば、封止状態がより完全になる。
ＣＯＦパッケージは、絶縁性のフレキシブルなベースフィルムと、前記ベースフィルム上における半導体チップ搭載予定箇所の周縁に配置され、前記半導体チップ搭載予定箇所内へ突設された金属製の厚さｄ１の複数のインナリードと、前記半導体チップ搭載予定箇所内に配設され、前記インナリードに対して電気的に分離された金属製の厚さｄ２（＜（ｄ１＋ｄ３、但し、ｄ３；バンプ電極の厚さ）のダミーパターンと、半導体チップと、封止樹脂とを備えている。
前記半導体チップは、主表面に突設された厚さｄ３の複数のバンプ電極を有し、前記半導体チップ搭載予定箇所上に配置され、前記バンプ電極が前記インナリードに接合されている。更に、前記封止樹脂は、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填されている。
（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造を示す概略の構成図であり、同図（ａ）は縦断面図、及び同図（ｂ）は一部を透視した平面図である。
このＣＯＦパッケージは、耐熱性・耐薬品性等に優れた機械的強度の大きな絶縁性のポリイミド樹脂（例えば、ポリイミド・ガラエポ）等により形成された帯状のフレキシブルなベースフィルム２０を有し、このベースフィルム２０の両側に、フィルム送り用のスプロケット２０ａ，２０ｂが所定間隔で形成されている。なお、図１では、帯状のベースフィルム２０の内の１個のＣＯＦパッケージ分のみが示されている。
両側のスプロケット２０ａ，２０ｂ間のほぼ中央部には、ほぼ方形の半導体チップ搭載予定箇所２１が設けられている。半導体チップ搭載予定箇所２１の周縁には、金属製（例えば、銅箔、アルミニュウム箔、金箔等）の厚さｄ１（例えば、８〜１０μｍ程度）の複数のインナリード２２が配置され、これらのインナリード２２の先端部が、半導体チップ搭載予定箇所２１内へ突設されている。各インナリード２２の後端部には、例えばこのインナリード２２と同一金属製の導体リード２３がそれぞれ延設され、これらの導体リード２３を介して、入力側基板と接続するために一辺側に配置された複数の入力端子２４が接続されると共に、出力側基板と接続するために他辺側に配置された複数の出力端子２５に接続されている。
半導体チップ搭載予定箇所２１内に突出した複数のインナリード先端部の内側には、このインナリード２２に対して電気的に分離された金属製（例えば、インナリード２２と同一金属製の銅箔、アルミニュウム箔、金箔等）の厚さｄ２（＜（ｄ１＋ｄ３、但し、ｄ３；バンプ電極の厚さ）の複数のダミーパターン２６が配設されている。複数のダミーパターン２６は、半導体チップ搭載予定箇所２１において撓みの大きな位置（例えば、中央部付近）に形成されるか、或いは、後述するような注入される溶融樹脂の流入を阻害しない位置に配置され、且つ、その溶融樹脂の流入を阻害しない所定の形状に形成されることが望ましい。図１では、複数のダミーパターン２６は、半導体チップ搭載予定箇所２１のほぼ中央部に所定間隔隔てて直線上に配設され、且つ、各ダミーパターン２６の平面がほぼ方形の形状をしている。
半導体チップ搭載予定箇所２１と複数の入力端子２４及び複数の出力端子２５との間に配置された複数の導体リード２３には、これらを保護するために、絶縁性の保護膜（例えば、ソルダレジスト）２７が被覆されている。
半導体チップ搭載予定箇所２１上には、平面がほぼ方形のＩＣチップ等の半導体チップ３０がＦ／Ｃ技術により実装されている。即ち、半導体チップ３０は、この主表面に厚さｄ３の複数のバンプ電極３１が突設され、これらのバンプ電極３１が位置合わせされ、例えば、Ｆ／Ｃ技術により、熱、荷重等が加えられてインナリード２２に接合されている。半導体チップ３０の側面側から、半導体チップ搭載予定箇所２１と半導体チップ主表面との間へ、溶融された封止樹脂３２が注入され、半導体チップ搭載予定箇所２１と半導体チップ主表面との間が封止されて保護されている。なお、封止樹脂３２により、半導体チッ３０の側面にも被覆して保護しても良い。その後、溶融された封止樹脂３２が固化される。
（実施例１の動作）
入力端子２４から信号を入力すると、この入力信号が導体リード２３、インナリード２２、及びバンプ電極３１を介して半導体チップ３０へ与えられる。すると、半導体チップ３０にて所定の電気的な処理が行われ、この処理結果が、バンプ電極３１、インナリード２２、及び導体リード２３を介して出力端子２５へ出力される。
（実施例１の製造方法）
図１のＣＯＦパッケージは、例えば、次の（１）〜（５）のような工程１〜５により製造される。
（１） 工程１
所定幅の両端にスプロケット１ａ，１ｂが形成された帯状のベースフィルム２０を用意する。ベースフィルム２０上の所定間隔毎に、全面に金属膜を被着し、ホトリソグラフィ技術を用いて、その金属膜を選択的にエッチングする。これにより、半導体チップ搭載予定箇所２１の周縁に厚さｄ１の複数のインナリード２２が選択的に形成されると共に、同時に半導体チップ搭載予定箇所内に厚さｄ２（＜（ｄ１＋ｄ３、但し、ｄ３；バンプ電極の厚さ）の複数のダミーパターン２６が選択的に形成される。更に、複数のインナリード２２に接続された複数の導体リード２３と、これらの導体リード２３に接続された複数の入力端子２４、及び複数の出力端子２５も、同時に選択的に形成される。
（２） 工程２
半導体チップ搭載予定箇所２１の周辺に露出する複数の導体リード２３の部分に、選択的にソルダレジスタ２７を被覆し、複数の導体リード２３を保護する。
（３） 工程３
予め、主表面に厚さｄ３の複数のバンプ電極３１が形成された半導体チップ３０を用意しておく。ベースフィルム２０の半導体チップ搭載予定箇所２１に対して半導体チップ３０を位置合わせし、この半導体チップ３０の複数のバンプ電極３１を複数のインナリード先端部に載置し、Ｆ／Ｃ技術により、例えば、熱と荷重等を加えて、バンプ電極３１をインナリード２２に接合する。
（４） 工程４
半導体チップ３０の主表面の周縁側から、ソルダレジスタ２７により囲まれた半導体チップ搭載予定箇所２１と半導体チップ主表面との間へ、溶融された封止樹脂３２を注入する。すると、注入された溶融樹脂が、各インナリード２２間、各ダミーパターン２６間、及び、各ダミーパターン２６の上端と半導体チップ主表面との間を通り、半導体チップ搭載予定箇所２１と半導体チップ主表面との間に充填され、これらの半導体チップ搭載予定箇所２１と半導体チップ主表面との間が封止される。この際、溶融樹脂の注入量を多くすれば、半導体チップ３２の側面も封止され、より完全に封止できる。
（５） 工程５
溶融樹脂が固化した後、複数の半導体チップ３０が所定間隔で搭載された帯状のベースフィルム２０を、各半導体チップ箇所毎に切断等すれば、複数のＣＯＦパッケージの製造工程が終了する。
（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 図２は、図１（ａ）においてベースフィルム２０に歪みが生じた時の縦断面図である。
ベースフィルム２０の半導体チップ搭載予定箇所２１において、この歪みの大きな位置（例えば、中央部）に、（インナリード２２の厚さｄ１＋バンプ電極３１の厚さｄ３）よりも薄い、厚さｄ２の複数のダミーパターン２６を形成したので、材料ロットや製造条件のばらつき等により、例えば、図２に示すように、ベースフィルム２０の中央部が上方へ撓んでも、ダミーパターン２６が支え棒のような役割を果たし、ベースフィルム２０が半導体チップ主表面に貼り付かない。そのため、フレキシブルなベースフィルム２０の弾性復元力により、このベースフィルム２０が元の平らな状態に戻りやすくなる。その結果、次の樹脂封止工程で樹脂未充填不良が発生することが無くなり、高い歩留まりで、ＣＯＦパッケージを製造することが可能となる。
（ｂ） ベースフィルム２０の半導体チップ搭載予定箇所２１において、（インナリード２２の厚さｄ１＋バンプ電極３１の厚さｄ３）よりも薄い、厚さｄ２の複数のダミーパターン２６を形成したので、樹脂封止工程において、注入された溶融樹脂が、ダミーパターン２６の上端と半導体チップ主表面との間を通過でき、半導体チップ搭載予定箇所２１と半導体チップ主表面との間に円滑に充填される。その結果、樹脂封止工程において、封止時間を短縮できると共に、樹脂未充填不良の発生を防止できる。
（ｃ） 図３は、図１（ｂ）の部分的な他の実装例を示す一部を透視した平面図である。
図３に示すＣＯＦパッケージでは、平面が円形の複数のダミーパターン２６Ａが、樹脂封止工程において、注入される溶融樹脂の流入を阻害しない位置に配置され、且つ、その溶融樹脂の流入を阻害しない所定の形状に形成されている（例えば、各ダミーパターン２６Ａは、平面が直径０．３ｍｍ程度の円形で、各ダミーパターン２６Ａ間の平面的なピッチが０．５〜０．６ｍｍ程度で、且つ、均等に多数配置されている。）。
このような構成にすれば、封止時間を短縮できると共に、樹脂未充填不良の発生をより完全に防止できる。更に、多数のダミーパターン２６Ａが均等に配置されているので、半導体チップ３０にて発生した熱が、それらの多数のダミーパターン２６Ａを介してベースフィルム２０側へ放熱されるので、放熱性が良くなる。
（実施例２の構成、製造方法）
図４は、本発明の実施例２における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造の一部を示す透視した概略の平面図であり、実施例１を示す図１（ｂ）中の要素と共通の要素には共通の記号が付されている。
本実施例２のＣＯＦパッケージでは、半導体チップ搭載予定箇所２１内に突出した複数のインナリード先端部の内側には、複数の特定のインナリード２２の前にだけ、平面がほぼ方形の複数のダミーパターン２６が形成されている。
例えば、ＣＯＦパッケージは、数１００〜１０００ピン程度のインナリード２２を有し、どのインナリード２２が何の機能を持ったリードか一目で分からない。そこで、特定の機能を持ったインナリード２２（例えば、出力１ピン、１１ピン、２１ピン等の１０ピン毎や、電源ピン等）の前に、ダミーパターン２２を設けることで、外観上ピンの機能を特定する構成にしている。その他の構成や製造方法は、実施例１と同様である。
（実施例２の効果）
本実施例２によれば、ダミーパターン２６を特定の機能を持ったインナリード２２の前に配置して形成しているので、ベースフィルム２０と半導体チップ主表面との貼り付きによる未充填不良が無くなるだけでなく、インナリード２２のピン番号（Ｎｏ．）を特定することが可能となり、不良解析時等に速やかに該当ピンを見つけることができる。
（実施例３の構成、製造方法）
図５は、本発明の実施例３における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造の一部を示す透視した概略の平面図であり、実施例２を示す図４中の要素と共通の要素には共通の記号が付されている。
本実施例３のＣＯＦパッケージでは、半導体チップ搭載予定箇所２１内に突出した複数のインナリード先端部の内側には、複数の特定のインナリード２６の前にだけ、複数の特定の平面形状のダミーパターン（例えば、方形（□）のダミーパターン２６、及び三角形（△）のダミーパターン２６Ｂ）が配置されて形成されている。
例えば、ＣＯＦパッケージは、数１００〜１０００ピン程度のインナリード２２を有し、どのインナリード２２が何の機能を持ったリードか一目でわからない。特定のインナリード２２の前に、平面形状の異なった特定のダミーパターン２２（例えば、出力１ピン、１１ピン、２１ピン等の１０ピン毎に方形（□）のダミーパターン２６、１００ピン、２００ピン、３００ピン等の１００ピン毎に三角形（△）のダミーパターン２６Ｂ）を設けることで、外観上ピンの機能を特定する構成にしている。その他の構成や製造方法は、実施例１と同様である。
（実施例３の効果）
本実施例３によれば、平面形状の異なる方形（□）のダミーパターン２６や三角形（△）のダミーパターン２６Ｂ等を、特定のインナリード２２の前に配置しているので、ベースフィルム２０と半導体チップ主表面との貼り付による未充填不良がなくなるだけでなく、インナリード２２のピンを実施例２より更に特定し易くすることが可能となり、不良解析時等に速やかに該当ピンを見つけることができる。
図６（ａ）〜（ｆ）は、異なる平面形状のダミーパターン例を示す平面図であり、同図（ａ）は方形（□）のダミーパターン２６、同図（ｂ）は円形（○）のダミーパターン２６Ａ、同図（ｃ）は矢印形（↑）のダミーパターン２６Ｃ、同図（ｄ）は菱形（◇）のダミーパターン２６Ｄ、同図（ｅ）は三角形（△）のダミーパターン２６Ｂ、及び、同図（ｆ）は直線形（−）のダミーパターン２６Ｅを示す図である。
本実施例４では、実施例３に示す方形（□）のダミーパターン２６、及び三角形（△）のダミーパターン２６Ｂの他に、円形（○）のダミーパターン２６Ａ、菱形（◇）のダミーパターン２６Ｄ、矢印形（↑）のダミーパターン２６Ｃ、及び、直線形（−）のダミーパターン２６Ｅ等を用いることにより、更にインナリード２２を機能別やピン毎別に細かく分類することが可能となる。
図７は、図６のダミーパターン等を用いたＣＯＦパッケージにおける部分的な実装例を示す一部を透視した平面図であり、実施例３、４を示す図５、図６中の要素と共通の要素には共通の記号が付されている。
図７に示すＣＯＦパッケージでは、例えば、入力端子側のインナリード２２の前にはダミーパターンが配置されていないが、他の特定の複数のインナリード２２の前には、平面が矢印形のダミーパターン２６Ｆ、及び、鋲形のダミーパターン２６Ｇ等が配置されて形成されている。
（変形例）
本発明は、上記実施例に限定されず、ＣＯＦパッケージを図示以外の他の形状や構造等に変更したり、或いは、製造方法を図示以外の他の材料や製造工程等に変更する等、種々の利用形態や変形が可能である。
本発明の実施例１における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造を示す概略の構成図である。 図１（ａ）においてベースフィルム２０に歪みが生じた時の縦断面図である。 図１（ｂ）の部分的な他の実装例を示す一部を透視した平面図である。 本発明の実施例２における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造の一部を示す透視した概略の平面図である。 本発明の実施例３における半導体パッケージ（例えば、ＣＯＦパッケージ）の構造の一部を示す透視した概略の平面図である。 異なる平面形状のダミーパターン例を示す平面図である。 図６のダミーパターン等を用いたＣＯＦパッケージにおける部分的な実装例を示す一部を透視した平面図である。 従来の半導体パッケージ（例えば、ＣＯＦパッケージ）の構造を示す概略の構成図である。 図８（ａ）においてベースフィルム１に歪みが生じた時の縦断面図である。
符号の説明
２０ ベースフィルム
２１ 半導体チップ搭載予定箇所
２２ インナリード
２３ 導体リード
２６，２６Ａ〜２６Ｇ ダミーパターン
２７ ソルダレジスタ
３０ 半導体チップ
３１ バンプ電極
３２ 封止樹脂

Claims (9)

  1. ベースフィルムと、
    前記ベースフィルム上における半導体チップ搭載予定箇所の周縁に配置され、前記半導体チップ搭載予定箇所内へ突設された金属製の厚さｄ１の複数のインナリードと、
    前記厚さｄ１とバンプ電極の厚さｄ３とを加算した厚さｄ１＋ｄ３よりも薄い、前記インナリードに対して電気的に分離された金属製の厚さｄ２を有し、前記半導体チップ搭載予定箇所内の所定の位置に配設されたダミーパターンと、
    主表面に突設された複数の前記バンプ電極を有し、前記半導体チップ搭載予定箇所上に配置され、前記バンプ電極が前記インナリードに接合された半導体チップと、
    前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填された封止樹脂とを備え、
    前記ダミーパターンは、前記半導体チップ搭載予定箇所内に突出した前記複数のインナリード先端部の内側において、特定の機能を持った前記インナリードの前に、前記インナリードのピン番号を特定できるように配置されて形成されていることを特徴とする半導体パッケージ。
  2. 請求項１記載の半導体パッケージは、更に、
    前記封止樹脂により、前記半導体チップの主表面の周縁側も封止されていることを特徴とする半導体パッケージ。
  3. 前記ダミーパターンは、前記半導体チップ搭載予定箇所において撓みの大きな位置に形成されていることを特徴とする請求項１又は２記載の半導体パッケージ。
  4. 前記ダミーパターンは、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填される前記封止樹脂の流入を阻害しない位置に配置され、且つ、前記封止樹脂の流入を阻害しない所定の形状に形成されていることを特徴とする請求項３記載の半導体パッケージ。
  5. 前記ダミーパターンは、前記インナリードを識別するための１種類又は複数種類の平面形状に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  6. １つの前記特定の機能を持った前記インナリードの前に配置する前記ダミーパターンの形状と、他の前記特定の機能を持った前記インナリードの前に配置する他の前記ダミーパターンの形状と、を異ならせたことを特徴とする請求項１〜５のいずれか１項に記載の半導体パッケージ。
  7. 入力端子側の前記インナリードの前には前記ダミーパターンが配置されないが、他の複数の前記インナリードの前には前記ダミーパターンが配置されることを特徴とする請求項１〜６のいずれか１項に記載の半導体パッケージ。
  8. 請求項１、３、４又は５のいずれか１項に記載の半導体パッケージを製造する半導体パッケージの製造方法において、
    前記ベースフィルム上における前記半導体チップ搭載予定箇所の周縁に前記複数のインナリードを選択的に形成すると共に、同時に前記半導体チップ搭載予定箇所内であって特定の機能を持った前記インナリードの前に前記ダミーパターンを選択的に形成する工程と、
    前記半導体チップの主表面に突設された前記複数のバンプ電極を、位置合わせをして前記インナリードに接合する工程と、
    前記半導体チップの主表面の周縁側から、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間へ、溶融された前記封止樹脂を注入して、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間を封止する工程と、
    前記溶融された封止樹脂を固化する工程と、
    を有することを特徴とする半導体パッケージの製造方法。
  9. 請求項８記載の半導体パッケージの製造方法において、更に、
    前記封止する工程では、前記封止樹脂により、前記半導体チップの主表面の周縁側も封止されることを特徴とする半導体パッケージの製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5325684B2 (ja) 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5962285B2 (ja) * 2012-07-19 2016-08-03 日亜化学工業株式会社 発光装置およびその製造方法
US20140048950A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
JP6182928B2 (ja) * 2013-03-27 2017-08-23 セイコーエプソン株式会社 半導体装置
JP2016058758A (ja) * 2016-01-27 2016-04-21 ルネサスエレクトロニクス株式会社 半導体装置
CN108574158B (zh) * 2017-03-14 2020-10-09 群创光电股份有限公司 显示装置及其制造方法
KR102059478B1 (ko) 2017-09-15 2019-12-26 스템코 주식회사 회로 기판 및 그 제조 방법
US10715142B2 (en) * 2017-11-08 2020-07-14 California Institute Of Technology Low-voltage differential signal driver and receiver module with radiation hardness to 300 kilorad
KR102588228B1 (ko) * 2018-08-08 2023-10-13 엘지디스플레이 주식회사 집적회로 패키지와 이를 이용한 표시장치
KR20200087980A (ko) * 2019-01-14 2020-07-22 스템코 주식회사 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지
US11302614B2 (en) * 2019-08-23 2022-04-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Chip on film and display device
JP6870043B2 (ja) * 2019-08-27 2021-05-12 ルネサスエレクトロニクス株式会社 半導体装置
TWI736096B (zh) * 2019-12-31 2021-08-11 頎邦科技股份有限公司 電路板
TWI712136B (zh) * 2020-02-26 2020-12-01 頎邦科技股份有限公司 覆晶接合結構及其線路基板
TWI796550B (zh) * 2020-02-26 2023-03-21 頎邦科技股份有限公司 撓性電路板
TWI726675B (zh) * 2020-04-09 2021-05-01 南茂科技股份有限公司 薄膜覆晶封裝結構

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346774A (en) * 1965-07-30 1967-10-10 Cts Corp Electrical component substrate with cavities for anchoring lead wires therein
JP2660077B2 (ja) * 1988-03-16 1997-10-08 ジーイーシー ― マルコニ リミテッド フリップチップ接着された装置用の副尺構造
WO1996037913A1 (en) * 1995-05-22 1996-11-28 Hitachi Chemical Company, Ltd. Semiconductor device having a semiconductor chip electrically connected to a wiring substrate
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US6085407A (en) * 1997-08-21 2000-07-11 Micron Technology, Inc. Component alignment apparatuses and methods
US5949137A (en) * 1997-09-26 1999-09-07 Lsi Logic Corporation Stiffener ring and heat spreader for use with flip chip packaging assemblies
JPH11121886A (ja) * 1997-10-20 1999-04-30 Murata Mach Ltd 印刷回路基板
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
US6853086B1 (en) * 1998-10-30 2005-02-08 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
JP3613098B2 (ja) * 1998-12-21 2005-01-26 セイコーエプソン株式会社 回路基板ならびにそれを用いた表示装置および電子機器
JP2000252236A (ja) * 1999-03-03 2000-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2001274163A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3866058B2 (ja) * 2001-07-05 2007-01-10 シャープ株式会社 半導体装置、配線基板及びテープキャリア
JP3490987B2 (ja) 2001-07-19 2004-01-26 沖電気工業株式会社 半導体パッケージおよびその製造方法
US6555400B2 (en) * 2001-08-22 2003-04-29 Micron Technology, Inc. Method for substrate mapping
JP3544970B2 (ja) * 2002-09-30 2004-07-21 沖電気工業株式会社 Ｃｏｆテープキャリア、半導体素子、半導体装置
JP4268587B2 (ja) * 2003-03-13 2009-05-27 富士通マイクロエレクトロニクス株式会社 ダミーパターンを有する半導体装置
JP3956903B2 (ja) * 2003-06-09 2007-08-08 セイコーエプソン株式会社 半導体モジュール、電子機器および半導体モジュールの製造方法
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
TWI231954B (en) * 2003-12-23 2005-05-01 Vanguard Int Semiconduct Corp Method and structure of protecting alignment marks
US7928591B2 (en) * 2005-02-11 2011-04-19 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
JP4068635B2 (ja) * 2005-09-30 2008-03-26 松下電器産業株式会社 配線基板
JP4744269B2 (ja) * 2005-11-02 2011-08-10 パナソニック株式会社 半導体装置とその製造方法
JP5425363B2 (ja) * 2006-11-28 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置、及び表示装置
US8243273B2 (en) * 2008-06-04 2012-08-14 Kla-Tencor Corporation Enhanced OVL dummy field enabling “on-the-fly” OVL measurement methods

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