JP4378387B2 - 半導体パッケージ及びその製造方法 - Google Patents
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Description
図8(a)、(b)に示すCOFパッケージでは、材料ロットや製造条件のばらつき等により、例えば、図9に示すように、ベースフィルム1の中央部が上方へ撓み、これが半導体チップ10の主表面に貼り付き、封止樹脂12が確実に充填されずに未充填不良が発生する場合があった。
特に、ダミーパターンが特定の機能を持ったインナリードの前に配置されているので、ベースフィルムと半導体チップの貼り付き防止や樹脂の未充填不良防止の効果に加えて、外観上ピンの機能を特定でき、これにより、不良解析時等に速やかに該当ピンを見つけることができる。しかも、ピンの形状を選択することにより、更にインナリードを機能別やピン毎別に細かく分類することができる。
図1(a)、(b)は、本発明の実施例1における半導体パッケージ(例えば、COFパッケージ)の構造を示す概略の構成図であり、同図(a)は縦断面図、及び同図(b)は一部を透視した平面図である。
入力端子24から信号を入力すると、この入力信号が導体リード23、インナリード22、及びバンプ電極31を介して半導体チップ30へ与えられる。すると、半導体チップ30にて所定の電気的な処理が行われ、この処理結果が、バンプ電極31、インナリード22、及び導体リード23を介して出力端子25へ出力される。
図1のCOFパッケージは、例えば、次の(1)〜(5)のような工程1〜5により製造される。
所定幅の両端にスプロケット1a,1bが形成された帯状のベースフィルム20を用意する。ベースフィルム20上の所定間隔毎に、全面に金属膜を被着し、ホトリソグラフィ技術を用いて、その金属膜を選択的にエッチングする。これにより、半導体チップ搭載予定箇所21の周縁に厚さd1の複数のインナリード22が選択的に形成されると共に、同時に半導体チップ搭載予定箇所内に厚さd2(<(d1+d3、但し、d3;バンプ電極の厚さ)の複数のダミーパターン26が選択的に形成される。更に、複数のインナリード22に接続された複数の導体リード23と、これらの導体リード23に接続された複数の入力端子24、及び複数の出力端子25も、同時に選択的に形成される。
半導体チップ搭載予定箇所21の周辺に露出する複数の導体リード23の部分に、選択的にソルダレジスタ27を被覆し、複数の導体リード23を保護する。
予め、主表面に厚さd3の複数のバンプ電極31が形成された半導体チップ30を用意しておく。ベースフィルム20の半導体チップ搭載予定箇所21に対して半導体チップ30を位置合わせし、この半導体チップ30の複数のバンプ電極31を複数のインナリード先端部に載置し、F/C技術により、例えば、熱と荷重等を加えて、バンプ電極31をインナリード22に接合する。
半導体チップ30の主表面の周縁側から、ソルダレジスタ27により囲まれた半導体チップ搭載予定箇所21と半導体チップ主表面との間へ、溶融された封止樹脂32を注入する。すると、注入された溶融樹脂が、各インナリード22間、各ダミーパターン26間、及び、各ダミーパターン26の上端と半導体チップ主表面との間を通り、半導体チップ搭載予定箇所21と半導体チップ主表面との間に充填され、これらの半導体チップ搭載予定箇所21と半導体チップ主表面との間が封止される。この際、溶融樹脂の注入量を多くすれば、半導体チップ32の側面も封止され、より完全に封止できる。
溶融樹脂が固化した後、複数の半導体チップ30が所定間隔で搭載された帯状のベースフィルム20を、各半導体チップ箇所毎に切断等すれば、複数のCOFパッケージの製造工程が終了する。
本実施例1によれば、次の(a)〜(c)のような効果がある。
図4は、本発明の実施例2における半導体パッケージ(例えば、COFパッケージ)の構造の一部を示す透視した概略の平面図であり、実施例1を示す図1(b)中の要素と共通の要素には共通の記号が付されている。
本実施例2によれば、ダミーパターン26を特定の機能を持ったインナリード22の前に配置して形成しているので、ベースフィルム20と半導体チップ主表面との貼り付きによる未充填不良が無くなるだけでなく、インナリード22のピン番号(No.)を特定することが可能となり、不良解析時等に速やかに該当ピンを見つけることができる。
図5は、本発明の実施例3における半導体パッケージ(例えば、COFパッケージ)の構造の一部を示す透視した概略の平面図であり、実施例2を示す図4中の要素と共通の要素には共通の記号が付されている。
本実施例3によれば、平面形状の異なる方形(□)のダミーパターン26や三角形(△)のダミーパターン26B等を、特定のインナリード22の前に配置しているので、ベースフィルム20と半導体チップ主表面との貼り付による未充填不良がなくなるだけでなく、インナリード22のピンを実施例2より更に特定し易くすることが可能となり、不良解析時等に速やかに該当ピンを見つけることができる。
本発明は、上記実施例に限定されず、COFパッケージを図示以外の他の形状や構造等に変更したり、或いは、製造方法を図示以外の他の材料や製造工程等に変更する等、種々の利用形態や変形が可能である。
21 半導体チップ搭載予定箇所
22 インナリード
23 導体リード
26,26A〜26G ダミーパターン
27 ソルダレジスタ
30 半導体チップ
31 バンプ電極
32 封止樹脂
Claims (9)
- ベースフィルムと、
前記ベースフィルム上における半導体チップ搭載予定箇所の周縁に配置され、前記半導体チップ搭載予定箇所内へ突設された金属製の厚さd1の複数のインナリードと、
前記厚さd1とバンプ電極の厚さd3とを加算した厚さd1+d3よりも薄い、前記インナリードに対して電気的に分離された金属製の厚さd2を有し、前記半導体チップ搭載予定箇所内の所定の位置に配設されたダミーパターンと、
主表面に突設された複数の前記バンプ電極を有し、前記半導体チップ搭載予定箇所上に配置され、前記バンプ電極が前記インナリードに接合された半導体チップと、
前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填された封止樹脂とを備え、
前記ダミーパターンは、前記半導体チップ搭載予定箇所内に突出した前記複数のインナリード先端部の内側において、特定の機能を持った前記インナリードの前に、前記インナリードのピン番号を特定できるように配置されて形成されていることを特徴とする半導体パッケージ。 - 請求項1記載の半導体パッケージは、更に、
前記封止樹脂により、前記半導体チップの主表面の周縁側も封止されていることを特徴とする半導体パッケージ。 - 前記ダミーパターンは、前記半導体チップ搭載予定箇所において撓みの大きな位置に形成されていることを特徴とする請求項1又は2記載の半導体パッケージ。
- 前記ダミーパターンは、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間に充填される前記封止樹脂の流入を阻害しない位置に配置され、且つ、前記封止樹脂の流入を阻害しない所定の形状に形成されていることを特徴とする請求項3記載の半導体パッケージ。
- 前記ダミーパターンは、前記インナリードを識別するための1種類又は複数種類の平面形状に形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体パッケージ。
- 1つの前記特定の機能を持った前記インナリードの前に配置する前記ダミーパターンの形状と、他の前記特定の機能を持った前記インナリードの前に配置する他の前記ダミーパターンの形状と、を異ならせたことを特徴とする請求項1〜5のいずれか1項に記載の半導体パッケージ。
- 入力端子側の前記インナリードの前には前記ダミーパターンが配置されないが、他の複数の前記インナリードの前には前記ダミーパターンが配置されることを特徴とする請求項1〜6のいずれか1項に記載の半導体パッケージ。
- 請求項1、3、4又は5のいずれか1項に記載の半導体パッケージを製造する半導体パッケージの製造方法において、
前記ベースフィルム上における前記半導体チップ搭載予定箇所の周縁に前記複数のインナリードを選択的に形成すると共に、同時に前記半導体チップ搭載予定箇所内であって特定の機能を持った前記インナリードの前に前記ダミーパターンを選択的に形成する工程と、
前記半導体チップの主表面に突設された前記複数のバンプ電極を、位置合わせをして前記インナリードに接合する工程と、
前記半導体チップの主表面の周縁側から、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間へ、溶融された前記封止樹脂を注入して、前記半導体チップ搭載予定箇所と前記半導体チップの主表面との間を封止する工程と、
前記溶融された封止樹脂を固化する工程と、
を有することを特徴とする半導体パッケージの製造方法。 - 請求項8記載の半導体パッケージの製造方法において、更に、
前記封止する工程では、前記封止樹脂により、前記半導体チップの主表面の周縁側も封止されることを特徴とする半導体パッケージの製造方法。
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