JP2001274163A - 半導体装置 - Google Patents
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】複数の目的を達成可能な形状と配置を有するダ
ミーパターンを使用してマスクやウエハーの寸法測定・
管理を容易化する。 【解決手段】半導体チップ上の任意の配線層における全
体領域または大部分の領域であって実パターン部のパタ
ーン相互間の隙間において、当該配線層におけるパター
ンの被覆率や粗密を制御するためにダミーパターン12が
規則的に配置されており、ダミーパターンの全てまたは
一部は、当該配線層の寸法管理上必要とされる主たる寸
法（幅・間隔）を含む寸法測定用のダミーパターンであ
る。
ミーパターンを使用してマスクやウエハーの寸法測定・
管理を容易化する。 【解決手段】半導体チップ上の任意の配線層における全
体領域または大部分の領域であって実パターン部のパタ
ーン相互間の隙間において、当該配線層におけるパター
ンの被覆率や粗密を制御するためにダミーパターン12が
規則的に配置されており、ダミーパターンの全てまたは
一部は、当該配線層の寸法管理上必要とされる主たる寸
法（幅・間隔）を含む寸法測定用のダミーパターンであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置（ＬＳ
Ｉ）に係り、特に半導体チップ上におけるダミーパター
ンの配置およびその形状に関するもので、例えばロジッ
クＬＳＩなどに使用されるものである。
Ｉ）に係り、特に半導体チップ上におけるダミーパター
ンの配置およびその形状に関するもので、例えばロジッ
クＬＳＩなどに使用されるものである。
【０００２】
【従来の技術】ＬＳＩを製造する際、マスクやウエハー
の寸法測定・管理は、実パターン（回路上意味のあるパ
ターン）の代用である寸法測定用マーク（以下、単にマ
ークと記す）を用いて行っている。
の寸法測定・管理は、実パターン（回路上意味のあるパ
ターン）の代用である寸法測定用マーク（以下、単にマ
ークと記す）を用いて行っている。
【０００３】また、ロジックＬＳＩ製品などは、その微
細化に伴い、寸法測定箇所（マーク位置）として、下記
（ａ）の方法から、（ｂ）または（ｃ）の方法へ移り変
わることが必要不可欠となっている。
細化に伴い、寸法測定箇所（マーク位置）として、下記
（ａ）の方法から、（ｂ）または（ｃ）の方法へ移り変
わることが必要不可欠となっている。
【０００４】（ａ）マーク自体を見た目にわかり易くす
るべく、その周辺にパターンが殆どないような箇所にマ
ークを配置する。結果として、実パターン部とのパター
ンの疎密あるいは被覆率が著しく異なるような箇所にマ
ークを配置する。
るべく、その周辺にパターンが殆どないような箇所にマ
ークを配置する。結果として、実パターン部とのパター
ンの疎密あるいは被覆率が著しく異なるような箇所にマ
ークを配置する。
【０００５】（ｂ）実パターン部とのパターンの疎密や
被覆率が著しく異なることを回避するように、実パター
ン周辺にマークを配置する。
被覆率が著しく異なることを回避するように、実パター
ン周辺にマークを配置する。
【０００６】（ｃ）実パターンの代用であるマークの測
定を止め、実パターン自体を測定する。
定を止め、実パターン自体を測定する。
【０００７】特に、（ｂ）や（ｃ）の方法は、ウエハー
上の固定した場所、換言すればどのような製品でも同じ
位置に存在するパターンを測定するわけではないので、
製品毎に測定用パターンの指示資料（図面、座標データ
など）が必要であり、その指示に伴ってパターン測定に
かなりの作業と時間を費やしている。
上の固定した場所、換言すればどのような製品でも同じ
位置に存在するパターンを測定するわけではないので、
製品毎に測定用パターンの指示資料（図面、座標データ
など）が必要であり、その指示に伴ってパターン測定に
かなりの作業と時間を費やしている。
【０００８】また、パターンの測定時においても、指示
資料の指示による測定箇所を探さなければならないなど
の手間を要する。さらに、微細化とともに必要なパター
ン測定数も増加するので、上記したような指示に伴って
必要とされる作業量・時間も増加している。
資料の指示による測定箇所を探さなければならないなど
の手間を要する。さらに、微細化とともに必要なパター
ン測定数も増加するので、上記したような指示に伴って
必要とされる作業量・時間も増加している。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、その製造に際して製品毎に測定用パター
ンの指示資料による指示に伴ってパターン測定にかなり
の作業と時間を費やしているという問題があった。
半導体装置は、その製造に際して製品毎に測定用パター
ンの指示資料による指示に伴ってパターン測定にかなり
の作業と時間を費やしているという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、複数の目的を達成可能なダミーパターンを使
用してマスクやウエハーの寸法測定・管理を容易化する
ことができる半導体装置を提供することを目的とする。
たもので、複数の目的を達成可能なダミーパターンを使
用してマスクやウエハーの寸法測定・管理を容易化する
ことができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップ上の任意の配線層における全体領域または
一部を除く大部分の領域であって、実パターン部のパタ
ーン相互間の隙間に前記配線層におけるパターンの被覆
率や粗密を制御するためにダミーパターンが規則的に配
置されており、このダミーパターンの少なくとも一部
は、前記配線層の寸法管理上必要とされる主たる寸法を
含み、かつ規則的に配置されている寸法測定用のダミー
パターンであることを特徴とする。
半導体チップ上の任意の配線層における全体領域または
一部を除く大部分の領域であって、実パターン部のパタ
ーン相互間の隙間に前記配線層におけるパターンの被覆
率や粗密を制御するためにダミーパターンが規則的に配
置されており、このダミーパターンの少なくとも一部
は、前記配線層の寸法管理上必要とされる主たる寸法を
含み、かつ規則的に配置されている寸法測定用のダミー
パターンであることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１３】＜実施の形態＞図１は、本発明の実施の形
態に係るロジックＬＳＩのチップ上におけるパターンの
レイアウトの一例を概略的に示している。
態に係るロジックＬＳＩのチップ上におけるパターンの
レイアウトの一例を概略的に示している。
【００１４】図１に示すＬＳＩのチップ上には、回路パ
ターン部11のほかに、任意の配線層における全体領域ま
たは一部を除く大部分の領域に当該配線層におけるパタ
ーンの被覆率や粗密を制御するためにダミーパターン12
が配置されている。
ターン部11のほかに、任意の配線層における全体領域ま
たは一部を除く大部分の領域に当該配線層におけるパタ
ーンの被覆率や粗密を制御するためにダミーパターン12
が配置されている。
【００１５】このダミーパターンは、実パターン部のパ
ターン相互間の隙間、つまり、回路パターン部相互間や
回路パターン部内で回路的に問題を発生しない領域に規
則的に配置されている。
ターン相互間の隙間、つまり、回路パターン部相互間や
回路パターン部内で回路的に問題を発生しない領域に規
則的に配置されている。
【００１６】また、上記ダミーパターンの全てまたは一
部は、寸法管理上必要とされる主たる寸法、換言すれ
ば、寸法管理上で重要なある特定の寸法（幅・間隔）を
有する形状・配置を持つパターンを含む寸法測定用ダミ
ーパターンである。
部は、寸法管理上必要とされる主たる寸法、換言すれ
ば、寸法管理上で重要なある特定の寸法（幅・間隔）を
有する形状・配置を持つパターンを含む寸法測定用ダミ
ーパターンである。
【００１７】図２は、図１中の寸法測定用のダミーパタ
ーンの一例として、基本的なダミーパターンの一例を示
す。
ーンの一例として、基本的なダミーパターンの一例を示
す。
【００１８】このダミーパターンは、その層の寸法管理
に必要とされる主たる幅L1および間隔S1を有する１種顛
のポリゴン（Polygon）パターンが複数列に配列されて
いる。なお、図中のLayer Ａは、ダミーパターンを必要
とする全ての配線層に相当するものであり、ここではそ
の内のある１層のみを示している。
に必要とされる主たる幅L1および間隔S1を有する１種顛
のポリゴン（Polygon）パターンが複数列に配列されて
いる。なお、図中のLayer Ａは、ダミーパターンを必要
とする全ての配線層に相当するものであり、ここではそ
の内のある１層のみを示している。
【００１９】即ち、図１に示すＬＳＩによれば、例えば
図２に示すような基本的なダミーパターンをチップ内部
の回路的に問題を発生しない大部分の領域あるいはチッ
プ全面に数多くかつ規則的に散在させることによって、
寸法測定に関する指示資料作成の簡単化および寸法測定
時の作業容易化（パターン発見の容易化）を実現でき、
マスクやウエハーの寸法測定・管理を容易化することが
できる。
図２に示すような基本的なダミーパターンをチップ内部
の回路的に問題を発生しない大部分の領域あるいはチッ
プ全面に数多くかつ規則的に散在させることによって、
寸法測定に関する指示資料作成の簡単化および寸法測定
時の作業容易化（パターン発見の容易化）を実現でき、
マスクやウエハーの寸法測定・管理を容易化することが
できる。
【００２０】図３は、図１中の寸法測定用のダミーパタ
ーンの一例として、１種顛以上のポリゴン（Polygon）
パターンを有するダミーパターンの一例を示す。
ーンの一例として、１種顛以上のポリゴン（Polygon）
パターンを有するダミーパターンの一例を示す。
【００２１】このダミーパターンは、１種顛以上のポリ
ゴンパターンが、幅Ｌ１および間隔Ｓ１を含む１種類以
上の寸法（幅；Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６、
間隔；Ｓ１，Ｓ２，Ｓ３，Ｓ４）を有するように配列さ
れている。なお、パターン内に存在するポリゴンパター
ン数および寸法（幅・間隔）値の数は任意である。
ゴンパターンが、幅Ｌ１および間隔Ｓ１を含む１種類以
上の寸法（幅；Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６、
間隔；Ｓ１，Ｓ２，Ｓ３，Ｓ４）を有するように配列さ
れている。なお、パターン内に存在するポリゴンパター
ン数および寸法（幅・間隔）値の数は任意である。
【００２２】上記したような図３に示すダミーパターン
によれば、前述したような図２の基本的なダミーパター
ンを使用する場合の効果に加えて、複数のパターン形状
・寸法を有することにより、それぞれの形状・寸法を確
認することができる。
によれば、前述したような図２の基本的なダミーパター
ンを使用する場合の効果に加えて、複数のパターン形状
・寸法を有することにより、それぞれの形状・寸法を確
認することができる。
【００２３】図４は、図１中の寸法測定用のダミーパタ
ーンの一例として、配置の向きが異なる複数のパターン
を有するダミーパターンの一例を示す。
ーンの一例として、配置の向きが異なる複数のパターン
を有するダミーパターンの一例を示す。
【００２４】このダミーパターンは、図２または図３の
ようなパターン（簡略化してＡで表わす）の周辺に、同
じパターンが９０度または２７０度回転して配置されて
いる。
ようなパターン（簡略化してＡで表わす）の周辺に、同
じパターンが９０度または２７０度回転して配置されて
いる。
【００２５】このようなダミーパターンによれば、パタ
ーン内で幅Ｌ１および間隔Ｓ１を含む目的の寸法または
形状がチップ面内のＸ方向・Ｙ方向のどちらか一方向し
か形成されていない場合に、同一あるいは同じようなパ
ターンを９０度または２７０度回転して配置することに
よってもう一方の方向においても幅Ｌ１および間隔Ｓ１
を含む目的の寸法または形状を形成することが可能にな
る。
ーン内で幅Ｌ１および間隔Ｓ１を含む目的の寸法または
形状がチップ面内のＸ方向・Ｙ方向のどちらか一方向し
か形成されていない場合に、同一あるいは同じようなパ
ターンを９０度または２７０度回転して配置することに
よってもう一方の方向においても幅Ｌ１および間隔Ｓ１
を含む目的の寸法または形状を形成することが可能にな
る。
【００２６】上記したような図４に示すダミーパターン
によれば、前述したような図２、図３のダミーパターン
を使用する場合の効果に加えて、Ｘ方向・Ｙ方向両方の
形状・寸法を確認することができる。
によれば、前述したような図２、図３のダミーパターン
を使用する場合の効果に加えて、Ｘ方向・Ｙ方向両方の
形状・寸法を確認することができる。
【００２７】図５は、図１中の寸法測定用のダミーパタ
ーンの一例として、チップ面内のＸ方向・Ｙ方向両方の
目的寸法（Ｌ１・Ｓ１を含む）または形状が１つのパタ
ーンに含まれているダミーパターンの一例を示す。
ーンの一例として、チップ面内のＸ方向・Ｙ方向両方の
目的寸法（Ｌ１・Ｓ１を含む）または形状が１つのパタ
ーンに含まれているダミーパターンの一例を示す。
【００２８】図６は、図１中の寸法測定用のダミーパタ
ーンの一例として、チップ面内のＸ方向・Ｙ方向両方の
目的寸法（Ｌ１・Ｓ１を含む）または形状が１つのパタ
ーンに含まれているダミーパターンの他の例を示す。
ーンの一例として、チップ面内のＸ方向・Ｙ方向両方の
目的寸法（Ｌ１・Ｓ１を含む）または形状が１つのパタ
ーンに含まれているダミーパターンの他の例を示す。
【００２９】図７は、図１中の寸法測定用のダミーパタ
ーンの一例として、図３に示したパターンと図５に示し
たパターンとの組み合わせ的な意味を持つダミーパター
ンの一例を示す。
ーンの一例として、図３に示したパターンと図５に示し
たパターンとの組み合わせ的な意味を持つダミーパター
ンの一例を示す。
【００３０】このダミーパターンは、１つのパターン内
にＬ１・Ｓ１を含む１種類以上の寸法・形状が形成さ
れ、かつ、Ｘ方向・Ｙ方向両方の寸法・形状を有するも
のであり、また、パターン内に存在するポリゴンパター
ン数および寸法（幅・間隔）値の数は任意である。
にＬ１・Ｓ１を含む１種類以上の寸法・形状が形成さ
れ、かつ、Ｘ方向・Ｙ方向両方の寸法・形状を有するも
のであり、また、パターン内に存在するポリゴンパター
ン数および寸法（幅・間隔）値の数は任意である。
【００３１】上記したような図５あるいは図６あるいは
図７に示すダミーパターンによれば、前述したような図
２、図３のダミーパターンを使用する場合の効果に加え
て、Ｘ方向・Ｙ方向両方の形状・寸法を確認することが
できる。
図７に示すダミーパターンによれば、前述したような図
２、図３のダミーパターンを使用する場合の効果に加え
て、Ｘ方向・Ｙ方向両方の形状・寸法を確認することが
できる。
【００３２】ところで、図２〜図７に示したダミーパタ
ーンは、１つのダミーパターンのデータ量が増えること
は、チップ全面にダミーパターンを配置した後のデータ
量を増加することにつながる。これを避けるために、ダ
ミーパターン全てを寸法測定用ダミーパターンにするの
ではなく、データサイズが小さくて簡単なパターン群
（ブロック）の一部に寸法測定用ダミーパターンを配置
する例を、図８〜図１０に示す。
ーンは、１つのダミーパターンのデータ量が増えること
は、チップ全面にダミーパターンを配置した後のデータ
量を増加することにつながる。これを避けるために、ダ
ミーパターン全てを寸法測定用ダミーパターンにするの
ではなく、データサイズが小さくて簡単なパターン群
（ブロック）の一部に寸法測定用ダミーパターンを配置
する例を、図８〜図１０に示す。
【００３３】図８は、図１中の寸法測定用のダミーパタ
ーンの一例として、大部分が単純なダミーパターンであ
って一部に寸法測定用のダミーパターンが配置されてい
るダミーパターンの一例を示す。
ーンの一例として、大部分が単純なダミーパターンであ
って一部に寸法測定用のダミーパターンが配置されてい
るダミーパターンの一例を示す。
【００３４】このダミーパターンは、単純な四角形のダ
ミーパターンA が任意または規則的に並べられている中
の一部にＬ１・Ｓ１を有している寸法測定用のダミーパ
ターンＢ（図２〜図７に示したダミーパターンの内の１
つ）が配置されている。本例では、複数個の単純な四角
形のダミーパターンが外周部に方形の枠状に配置され、
その中心部に寸法測定用のダミーパターンが配置されて
いる。このようなダミーパターンを規則的に配置するこ
とによって、中心部の寸法測定用のダミーパターンB も
当然に規則的に配置される。
ミーパターンA が任意または規則的に並べられている中
の一部にＬ１・Ｓ１を有している寸法測定用のダミーパ
ターンＢ（図２〜図７に示したダミーパターンの内の１
つ）が配置されている。本例では、複数個の単純な四角
形のダミーパターンが外周部に方形の枠状に配置され、
その中心部に寸法測定用のダミーパターンが配置されて
いる。このようなダミーパターンを規則的に配置するこ
とによって、中心部の寸法測定用のダミーパターンB も
当然に規則的に配置される。
【００３５】図９は、図８のダミーパターンの変形例を
示している。
示している。
【００３６】このダミーパターンは、方形の枠状の１個
の単純なダミーパターンＡが外周部に配置され、その中
心部に寸法測定用のダミーパターンＢが配置されてい
る。
の単純なダミーパターンＡが外周部に配置され、その中
心部に寸法測定用のダミーパターンＢが配置されてい
る。
【００３７】図１０は、図１中の寸法測定用のダミーパ
ターンの一例として、複数個の単純なダミーパターン
（１１〜１ｘ, …・ｙ１〜ｙｘ）が任意または規則的に
並べられたパターン群の一部に寸法測定用ダミーパター
ン（Ｃｌ・Ｃ２…・Ｃｍ）が配置（置換配置）されてい
るダミーパターンの一例を示す。
ターンの一例として、複数個の単純なダミーパターン
（１１〜１ｘ, …・ｙ１〜ｙｘ）が任意または規則的に
並べられたパターン群の一部に寸法測定用ダミーパター
ン（Ｃｌ・Ｃ２…・Ｃｍ）が配置（置換配置）されてい
るダミーパターンの一例を示す。
【００３８】ここで、上記寸法測定用ダミーパターン
（Ｃｌ・Ｃ２…・Ｃｍ）は、図２〜図９に示したダミー
パターンの内の１種類以上、かつ、１つ以上配置されて
いる。このようなダミーパターンを規則的に配置するこ
とによって、寸法測定用のダミーパターン（Ｃｌ・Ｃ２
…・Ｃｍ）も規則的に配置される。
（Ｃｌ・Ｃ２…・Ｃｍ）は、図２〜図９に示したダミー
パターンの内の１種類以上、かつ、１つ以上配置されて
いる。このようなダミーパターンを規則的に配置するこ
とによって、寸法測定用のダミーパターン（Ｃｌ・Ｃ２
…・Ｃｍ）も規則的に配置される。
【００３９】上記したような図８〜図１０に示すダミー
パターンによれば、前述したような図２〜図７のダミー
パターンを使用する場合の効果に加えて、ダミーパター
ン全てを寸法測定用ダミーパターンにするのではなく、
データサイズが小さくて簡単なパターン群の一部に寸法
測定用ダミーパターンを配置することによってデータ量
の増加を軽減し、かつ、チップ全面に規則的に数多く寸
法測定用ダミーパターンを挿入することができる。
パターンによれば、前述したような図２〜図７のダミー
パターンを使用する場合の効果に加えて、ダミーパター
ン全てを寸法測定用ダミーパターンにするのではなく、
データサイズが小さくて簡単なパターン群の一部に寸法
測定用ダミーパターンを配置することによってデータ量
の増加を軽減し、かつ、チップ全面に規則的に数多く寸
法測定用ダミーパターンを挿入することができる。
【００４０】なお、図２〜図９に示したダミーパターン
の内の２種類以上配置しておくことによって、歩留まり
低下時などにおける寸法の精密調査に際して有効であ
る。
の内の２種類以上配置しておくことによって、歩留まり
低下時などにおける寸法の精密調査に際して有効であ
る。
【００４１】なお、図２〜図９に示したダミーパターン
において、寸法管理上で重要なある特定の寸法を、当該
配線層の最小デザインルール寸法または限界寸法とする
ことにより、これらを測定することができ、その寸法測
定に伴う指示および作業の容易化を実現することができ
る。この際、２つ以上の寸法を管理するようにしてもよ
い。
において、寸法管理上で重要なある特定の寸法を、当該
配線層の最小デザインルール寸法または限界寸法とする
ことにより、これらを測定することができ、その寸法測
定に伴う指示および作業の容易化を実現することができ
る。この際、２つ以上の寸法を管理するようにしてもよ
い。
【００４２】図１１は、互いに異なる配線層間の寸法管
理のために２種類以上の寸法測定用のダミーパターンを
配置する場合の配置例を示す。
理のために２種類以上の寸法測定用のダミーパターンを
配置する場合の配置例を示す。
【００４３】図11中、Layer Ｂ，Layer Ｃはそれぞれ配
線層、Layer ＨはLayer ＢとLayerＣを繋ぐコンタクト
を表わす。また、Ｃ１，Ｄ１は、拡散領域〜コンタクト
のマスク合わせ余裕・ポリシリコン配線〜コンタクトの
マスク合わせ余裕・メタル配線〜コンタクトのマスク合
わせ余裕などの寸法を表わす。また、C２，Ｄ２は、拡
散領域に対するポリシリコン配線のフリンジ・ポリシリ
コンに対する拡散のフリンジ・コンタクトに対するメタ
ルのフリンジなどの寸法を表わしている。
線層、Layer ＨはLayer ＢとLayerＣを繋ぐコンタクト
を表わす。また、Ｃ１，Ｄ１は、拡散領域〜コンタクト
のマスク合わせ余裕・ポリシリコン配線〜コンタクトの
マスク合わせ余裕・メタル配線〜コンタクトのマスク合
わせ余裕などの寸法を表わす。また、C２，Ｄ２は、拡
散領域に対するポリシリコン配線のフリンジ・ポリシリ
コンに対する拡散のフリンジ・コンタクトに対するメタ
ルのフリンジなどの寸法を表わしている。
【００４４】即ち、図１１に示した寸法測定用のダミー
パターンの配置例においては、２種類以上の寸法測定用
のダミーパターンは、互いの配線層間の関係として寸法
管理上・プロセス管理に必要とされる主たる寸法を有す
る。ここで、互いの配線層の関係は、上層に対する下層
のカバレージやフリンジ、下層に対する上層のカバレー
ジやフリンジであり、また、寸法管理上必要となる主た
る寸法はカバレージやフリンジである。また、前記寸法
測定用ダミーパターンは、配線層間の最小デザインルー
ル寸法または限界寸法を有する。
パターンの配置例においては、２種類以上の寸法測定用
のダミーパターンは、互いの配線層間の関係として寸法
管理上・プロセス管理に必要とされる主たる寸法を有す
る。ここで、互いの配線層の関係は、上層に対する下層
のカバレージやフリンジ、下層に対する上層のカバレー
ジやフリンジであり、また、寸法管理上必要となる主た
る寸法はカバレージやフリンジである。また、前記寸法
測定用ダミーパターンは、配線層間の最小デザインルー
ル寸法または限界寸法を有する。
【００４５】このような構成によれば、互いの配線層間
の関係によるデザインルール的な寸法または断面を確認
することができるので、配線層間の寸法管理・プロセス
管理を行うことができる。また、チップ全面あるいは一
部を除く殆どの領域に数多くかつ規則的にダミーパター
ンが配置されているので、寸法測定に関する指示資料作
成の簡単化、および寸法測定やプロセス管理（ＳＥＭな
どによる断面解析）の作業容易化（パターン発見の容易
化）を実現できる。
の関係によるデザインルール的な寸法または断面を確認
することができるので、配線層間の寸法管理・プロセス
管理を行うことができる。また、チップ全面あるいは一
部を除く殆どの領域に数多くかつ規則的にダミーパター
ンが配置されているので、寸法測定に関する指示資料作
成の簡単化、および寸法測定やプロセス管理（ＳＥＭな
どによる断面解析）の作業容易化（パターン発見の容易
化）を実現できる。
【００４６】また、寸法測定用ダミーパターンが、配線
層間の最小デザインルール寸法または限界寸法を有する
ことにより、それらを測定・解析することができ、その
指示および作業の容易化を実現することができる。
層間の最小デザインルール寸法または限界寸法を有する
ことにより、それらを測定・解析することができ、その
指示および作業の容易化を実現することができる。
【００４７】また、各配線層毎に図１〜図１０に示した
ダミーパターンを用いることによって、単層の寸法測定
用ダミーパターンとしての意味合いも兼ねることができ
る。
ダミーパターンを用いることによって、単層の寸法測定
用ダミーパターンとしての意味合いも兼ねることができ
る。
【００４８】
【発明の効果】上述したように本発明の半導体装置によ
れば、複数の目的を達成可能なダミーパターンを使用し
てマスクやウエハーの寸法測定・管理を容易化すること
ができる。
れば、複数の目的を達成可能なダミーパターンを使用し
てマスクやウエハーの寸法測定・管理を容易化すること
ができる。
【図１】本発明の実施の形態に係るロジックＬＳＩのチ
ップ上におけるパターンのレイアウトの一例を概略的に
示す図。
ップ上におけるパターンのレイアウトの一例を概略的に
示す図。
【図２】図１中の寸法測定用のダミーパターンの一例と
して基本的なダミーパターンの一例を示す図。
して基本的なダミーパターンの一例を示す図。
【図３】図１中の寸法測定用のダミーパターンの一例と
して１種顛以上のポリゴン（Polygon）パターンを有す
るダミーパターンの一例を示す図。
して１種顛以上のポリゴン（Polygon）パターンを有す
るダミーパターンの一例を示す図。
【図４】図１中の寸法測定用のダミーパターンの一例と
して配置の向きが異なる複数のパターンを有するダミー
パターンの一例を示す図。
して配置の向きが異なる複数のパターンを有するダミー
パターンの一例を示す図。
【図５】図１中の寸法測定用のダミーパターンの一例と
してチップ面内のＸ方向・Ｙ方向両方の目的寸法または
形状が１つのパターンに含まれているダミーパターンの
一例を示す図。
してチップ面内のＸ方向・Ｙ方向両方の目的寸法または
形状が１つのパターンに含まれているダミーパターンの
一例を示す図。
【図６】図１中の寸法測定用のダミーパターンの一例と
してチップ面内のＸ方向・Ｙ方向両方の目的寸法または
形状が１つのパターンに含まれているダミーパターンの
他の例を示す図。
してチップ面内のＸ方向・Ｙ方向両方の目的寸法または
形状が１つのパターンに含まれているダミーパターンの
他の例を示す図。
【図７】図１中の寸法測定用のダミーパターンの一例と
して図３に示したパターンと図５に示したパターンとの
組み合わせ的な意味を持つダミーパターンの一例を示す
図。
して図３に示したパターンと図５に示したパターンとの
組み合わせ的な意味を持つダミーパターンの一例を示す
図。
【図８】図１中の寸法測定用のダミーパターンの一例と
して大部分が単純なダミーパターンであって一部に寸法
測定用のダミーパターンが配置されているダミーパター
ンの一例を示す図。
して大部分が単純なダミーパターンであって一部に寸法
測定用のダミーパターンが配置されているダミーパター
ンの一例を示す図。
【図９】図１中の寸法測定用のダミーパターンの一例と
して大部分が単純なダミーパターンであって一部に寸法
測定用のダミーパターンが配置されているダミーパター
ンの他の例を示す図。
して大部分が単純なダミーパターンであって一部に寸法
測定用のダミーパターンが配置されているダミーパター
ンの他の例を示す図。
【図１０】図１中の寸法測定用のダミーパターンの一例
として複数個の単純なダミーパターンが任意または規則
的に並べられたパターン群の一部に寸法測定用ダミーパ
ターン（Ｃｌ・Ｃ２…・Ｃｍ）が配置（置換配置）され
ているダミーパターンの一例を示す図。
として複数個の単純なダミーパターンが任意または規則
的に並べられたパターン群の一部に寸法測定用ダミーパ
ターン（Ｃｌ・Ｃ２…・Ｃｍ）が配置（置換配置）され
ているダミーパターンの一例を示す図。
【図１１】互いに異なる配線層間の寸法管理のために２
種類以上の寸法測定用のダミーパターンを配置する場合
の配置例を示す図。
種類以上の寸法測定用のダミーパターンを配置する場合
の配置例を示す図。
11…回路パターン部、 12…ダミーパターン。
Claims (5)
- 【請求項１】 半導体チップ上の任意の配線層における
全体領域または一部を除く大部分の領域であって、実パ
ターン部のパターン相互間の隙間に前記配線層における
パターンの被覆率や粗密を制御するためにダミーパター
ンが規則的に配置されており、このダミーパターンの少
なくとも一部は、前記配線層の寸法管理上必要とされる
主たる寸法を含み、かつ規則的に配置されている寸法測
定用のダミーパターンであることを特徴とする半導体装
置。 - 【請求項２】 前記寸法測定用のダミーパターンは、１
種類以上のポリゴンパターンにより前記主たる寸法を含
む１種類以上の寸法を有していることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記寸法測定用ダミーパターンが前記主
たる寸法を含む目的寸法・形状をチップ面内のＸ方向・
Ｙ方向のどちらか一方にのみ有するように形成されてお
り、前記寸法測定用ダミーパターンと同一または同等の
パターンを９０度または２７０度回転した寸法測定用ダ
ミーパターンも同一配線層に配置されていることを特徴
とする請求項１または２記載の半導体装置。 - 【請求項４】 前記寸法測定用のダミーパターンは、前
記主たる寸法を含む目的寸法・形状をチップ面内のＸ方
向・Ｙ方向共に有することを特徴とする請求項１または
２記載の半導体装置。 - 【請求項５】 前記寸法測定用ダミーパターンは、前記
配線層の最小デザインルール寸法または限界寸法を有す
ることを特徴とする請求項１請求項１乃至４のいずれか
１項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087400A JP2001274163A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
| US09/818,432 US6486565B2 (en) | 2000-03-27 | 2001-03-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087400A JP2001274163A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274163A true JP2001274163A (ja) | 2001-10-05 |
Family
ID=18603414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087400A Pending JP2001274163A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6486565B2 (ja) |
| JP (1) | JP2001274163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071541A (ja) * | 2008-03-11 | 2011-04-07 | Panasonic Corp | 半導体集積回路装置 |
| JP2014090187A (ja) * | 2013-12-09 | 2014-05-15 | Renesas Electronics Corp | 半導体集積回路およびそのパターンレイアウト方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10253626A1 (de) * | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Teststruktur zur Bestimmung der elektrischen Belastbarkeit von Kontakten |
| JP4268587B2 (ja) * | 2003-03-13 | 2009-05-27 | 富士通マイクロエレクトロニクス株式会社 | ダミーパターンを有する半導体装置 |
| JP2005136135A (ja) * | 2003-10-30 | 2005-05-26 | Oki Electric Ind Co Ltd | 半導体装置、及び半導体装置の製造方法 |
| US7091614B2 (en) * | 2004-11-05 | 2006-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design for routing an electrical connection |
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| US7858271B2 (en) * | 2008-08-14 | 2010-12-28 | Tdk Corporation | Method of measuring dimension of pattern and method of forming pattern |
| CN108682666A (zh) * | 2018-04-11 | 2018-10-19 | 上海华虹宏力半导体制造有限公司 | 集成电路芯片内部电路节点测试结构及其引出测试方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0258849A (ja) * | 1988-08-25 | 1990-02-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5856241A (en) * | 1995-07-26 | 1999-01-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP3135039B2 (ja) * | 1995-11-15 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
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-
2000
- 2000-03-27 JP JP2000087400A patent/JP2001274163A/ja active Pending
-
2001
- 2001-03-26 US US09/818,432 patent/US6486565B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6486565B2 (en) | 2002-11-26 |
| US20010040301A1 (en) | 2001-11-15 |
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