JP2005136135A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】
実際の配線パターンとは異なるダミーパターンを挿入するにあたり、パターンレシオを増大させず、かつ、その配線ダミーパターンがＣＭＰのグローバル段差を改善可能な半導体装置、及びその製造方法を提供すること。
【解決手段】
半導体基板１０上にゲート配線パターン１２（配線パターン）及びその周辺に複数のダミーパターン１４を有し、そして、ゲート配線パターン１２及びダミーパターン１４上には、層間絶縁膜として、ＣＭＰにより平坦化されたＢＰＳＧ酸化膜１６（絶縁膜）が形成されている構成の半導体装置において、ダミーパターン１４をスリット１４ｂなどのパターン形成領域を設けて形成する。
【選択図】図１

Description

本発明は、半導体基板上に配線パターンと共に、ダミーパターンを形成した半導体装置、及びその半導体装置の製造方法に関する。
従来、層間膜ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程においては、目標となる残膜厚設定値まで一括研磨が行われる。その際、研磨初期段階においてウェハ表面に接触する研磨パッドが下地段差からの圧力により弾性変形することにより、パターン密度が低いと研磨パッドからの圧力が高く、パターン密度が高いと研磨パッドからの圧力が分散し低くなるため、配線パターン疎密部間において研磨レート差が生じる。
これにより研磨後に配線パターン疎密部間において残膜厚差（以下、グローバル段差ということがある）が発生する。このグローバル段差は下地配線パターンの最疎部と最密部での膜厚差からなり、配線レイアウトにより異なるもので、層間膜ＣＭＰ工程において、グローバル段差が大きいと下地配線パターン疎部では下地配線パターンの露出もしくは消失、密部では削り不足による残留段差が発生する。
こういった下地配線パターンの露出、消失や残留段差があると、後工程で配線を形成する際に配線が形成されず、歩留まりや信頼性の低下を引き起こす。
そのため、このグローバル段差を極力下げるため、Ｃｈｉｐ全面に実配線パターンとは異なるダミーパターン（擬似ダミーパターン）を挿入することが行われている（例えば、特許文献１参照）。このダミーパターン有り無しでグローバル段差は変わり、ダミーパターンを挿入した方がグローバル段差は改善される。
特開２００３−１４３１９
しかし、ダミーパターンの挿入を行なうと、マスクのパターンレシオ（パターン比率）が大きくなり過ぎ、配線パターンを形成する際のエッチング時に終点検出（ＥＰＤ：Ｅｎｄ Ｐｏｉｎｔ Ｄｉｔｅｃｔｏｒ）ができないといった不具合が発生してしまう。そのため、極力、ダミーパターンの挿入を抑え、このグローバル段差を小さくすることが要求される。
このように、グローバル段差を改善するためにはダミーパターンを挿入することがよいが、一方で、パターンレシオが大きすぎると、配線パターンのエッチングでＥＰＤが検出できないという不具合が発生する。
そこで、本発明は、実際の配線パターンとは異なるダミーパターンを挿入するにあたり、パターンレシオを増大させず、かつ、その配線ダミーパターンがＣＭＰのグローバル段差を改善可能な半導体装置、及びその製造方法を提供することである。
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、配線パターン及び前記配線パターンとは異なる複数のダミーパターンと、前記配線パターン及び前記ダミーパターン上に気相成長法により形成される絶縁膜と、を有し、
前記ダミーパターンは、前記絶縁膜の形成時に前記絶縁膜のプラスサイジングにより埋る幅のパターン非形成領域が設けられていることを特徴としている。
前記ダミーパターンにおける前記パターン非形成領域は、ストライプ状に形成されていてもよいし、文字状或いは図形状に形成されていてもよい。
本発明の半導体装置において、前記ダミーパターンにおける前記パターン非形成領域は、各ダミーパターン毎に異なる文字状或いは図形状に形成されていることがよい。
本発明の半導体装置において、前記ダミーパターンは、正方形であることがよい。また、前記ダミーパターンは、格子状に配列されていることがよい。
一方、本発明の半導体装置の製造方法は、
配線パターンを形成する工程と、
前記配線パターンと共に、前記配線パターンとは異なる複数のダミーパターンを形成する工程と、
前記配線パターン及び前記ダミーパターン上に、気相成長法により絶縁膜を形成する工程と、
を有し、
前記ダミーパターンを形成する工程において、前記ダミーパターンは、前記絶縁膜の形成時に前記絶縁膜のプラスサイジングにより埋る幅のパターン非形成領域を設けて形成することを特徴とする半導体装置の製造方法。
前記ダミーパターンを形成する工程において、前記ダミーパターンにおける前記パターン非形成領域は、ストライプ状に形成してもよいし、文字状或いは図形状に形成してもよい。
前記ダミーパターンを形成する工程において、前記ダミーパターンにおける前記パターン非形成領域を、各ダミーパターン毎に異なる文字状或いは図形状に形成することがよい。
前記ダミーパターンを形成する工程において、前記ダミーパターンは、正方形に形成してもよい。また、前記ダミーパターンは、格子状に配列して形成してもよい。
本発明では、配線パターンと共に形成するダミーパターンに、所定幅のパターン非形成領域を設ける。このパターン非形成領域の所定幅を、絶縁膜の形成時に絶縁膜のプラスサイジングにより埋る幅とする。そして、配線パターン及びダミーパターン上に絶縁膜を形成する。
ここで、絶縁膜のプラスサイジングとは、絶縁膜の気相成長時に、パターン上面のみならずパターン側壁にも絶縁膜材料が堆積しパターンの大きさを一定の割合で大きくすることである。また、ダミーパターンにおけるパターン非形成領域幅は、パターン非形成領域内の各箇所におけるパターン側壁間の最短距離である。
このため、絶縁膜の気相成長時にはパターン側壁に堆積した絶縁膜材料がパターン非形成領域を埋めるので、絶縁膜のカバレージはパターン非形成領域を設けないダミーパターン（従来のダミーパターン）とパターン非形成領域を設けたダミーパターンとでは変わらなくなる。
そして、形成した絶縁膜を平坦化すると、ダミーパターンにパターン非形成領域を設けた分、パターンレシオを低減させつつ、パターン非形成領域を設けないダミーパターンを設けた場合と同等のグローバル段差を得ることができる。
本発明の半導体装置及びその製造方法によれば、実際の配線パターンとは異なるダミーパターンを挿入するにあたり、パターンレシオを増大させず、かつ、その配線ダミーパターンがＣＭＰのグローバル段差を改善可能、といった効果を奏する。
以下、本発明について図面を参照しつつ説明する。なお、実質的に同一の機能を有する部材には、全図面通して同じ符号を付して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程図である。
本実施形態の半導体装置は、図１（Ａ）に示すように、半導体基板１０上にゲート配線パターン１２（配線パターン）が形成されると共に、その周辺に複数のダミーパターン１４が形成されている。そして、図１（Ｂ）に示すように、ゲート配線パターン１２及びダミーパターン１４上には、層間絶縁膜として、ＣＭＰにより平坦化されたＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）酸化膜１６（絶縁膜）が形成されている。ここで、図１（Ａ）は、図１（Ｂ）におけるＢ−Ｂ断面図である。
ダミーパターン１４には、複数の線状パターン１４ａ間によって、ストライプ状のスリット１４ｂ（パターン非形成領域）が設けられている。
ダミーパターン１４におけるスリット１４ｂの幅は、スリット１４ｂが層間絶縁膜の形成時にダミーパターンのプラスサイジングにより埋る幅としている。具体的には、例えば、プラスサイジングにより埋る幅としては、７２μｍ以下の幅である。
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、半導体基板１０上に、ゲート電極作成用マスクを用いて、ゲート配線パターン１２と共に、複数のダミーパターン１４を形成する（図２（Ａ））。
次に、ゲート配線パターン１２及びダミーパターン１４上に、気相成長法によりＢＰＳＧ酸化膜１６を形成する。この際、まず、ダミーパターンのプラスサイジングが生じるため、ダミーパターン１４のスリット１４ｂがＢＰＳＧ酸化膜１６の構成材料が線状パターン１４ａ側面から堆積して埋る（図２（Ｂ））。その後、ＢＰＳＧ酸化膜１６が形成される（図２（Ｃ））。
その後、ＢＰＳＧ酸化膜１６の表面をＣＭＰにより平滑化する（図２（Ｄ））。このようにして半導体装置が製造される。
以上、説明したように、本実施形態では、ダミーパターン１４に所定幅のスリット１４ｂを設け、ＢＰＳＧ酸化膜１６の気相成長時にスリット１４ｂをダミーパターンのプラスサイジングより埋めるようにしたので、スリット１４ｂを設けないダミーパターン１４（従来のダミーパターン）と変わらないカバレージでＢＰＳＧ酸化膜１６が形成されている。
このため、ＢＰＳＧ酸化膜１６を平坦化すると、ダミーパターン１４にスリット１４ｂを設けた分、パターンレシオを低減させつつ、従来のダミーパターンを設けた場合と同等のグローバル段差を得ることができる。
また、本実施形態では、ダミーパターン１４を格子状に配列していることによって、格子の間隔を変化させてパターンレシオを容易に最適化することができる。これにより、より効果的にグローバル段差の増大の抑制が可能となる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。
本実施形態は、図３に示すように、正方形のダミーパターン１４の中心部に任意の図形状の（本実施形態では「正方形」）の開口部１４ｃ（パターン非形成領域）を設けた形態である。ここで、図３（Ｂ）は、図１（Ａ）におけるＢ−Ｂ断面図である。これ以外は、第１の実施形態と同様であるので説明を省略する。
上記第１の実施形態では、複数の線状パターン１４ａが所定の間隔で配列させたダミーパターン１４（スリット１４ｂを設けたダミーパターン１４）を形成した形態を説明したが、この場合、ダミーパターン１４が複数の線状パターン１４ａで構成しているので、図形数が増加し、ダミーパターン１４（線状パターン１４ａ）が多量に挿入されてしまう。その結果、単なる正方形ダミーパターン（スリット１４ｂが設けられていないダミーパターン１４）を挿入した時の設計データファイル容量（ＧＤＳ２データ）と比較して図形数が多いので、データ容量は避けられず、実用上の扱いが不便であるという問題がある。
そこで、本実施形態では、中心部に任意の図形状の開口部１４ｃを設けた正方形ダミーパターン１４を形成することで、図形数の増大を抑制する。この開口部１４ｃ幅は、上記第１の実施形態のスリット１４ｂ幅と同様である。また、開口部１４ｃの形状は、正方形に限られず任意の図形状とすることができる。
このため、本実施形態は、上記第１の実施形態と同様に、ダミーパターン１４に開口部１４ｃを設けた分、パターンレシオを低減させつつ、従来のダミーパターンを設けた場合と同等のグローバル段差を得ることができると共に、設計データファイル容量（ＧＤＳ２データ）を低減させ実用上の扱いを向上させることができる。
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。
本実施形態は、図４に示すように、正方形ダミーパターン１４の中心部に任意の文字状（本実施形態では「Ａ」）の開口部１４ｃ（パターン非形成領域）を設けた形態である。ここで、図４（Ｂ）は、図１（Ａ）におけるＢ−Ｂ断面図である。これ以外は、第２の実施形態と同様であるので説明を省略する。
本実施形態では、開口部１４ｃの形状を任意の文字状にすることで、ゲート配線パターン１２と、ダミーパターン１４とを容易に識別可能となる。
（第４の実施形態）
図５は、本発明の第４の実施形態に係る半導体装置を示す部分平面図である。
本実施形態は、図５に示すように、正方形ダミーパターン１４に、ダミーパターン１４毎に異なる任意の文字状或いは図形状（本実施形態では「数字」）の開口部１４ｃ（パターン非形成領域）を設けた形態である。これ以外は、第３の実施形態と同様であるので説明を省略する。
本実施形態では、開口部１４ｃの形状を、ダミーパターン１４毎に異なる文字状或いは図形状にすることで、ダミーパターン１４をアドレスとして用いることができる。これにより、容易に半導体装置内の特定パターンを識別することが可能となる。
上記何れの実施形態においては、配線パターンとしてゲート電極パターンを例に挙げて説明したが、これに限定されない。配線の多層化，半導体装置の３次元化等を図る際に形成するメタル配線パターンにおいても適用が可能である。また，層間絶縁膜としてＢＰＳＧ酸化膜を例にして説明したが、これに限定されるものではなく、例えば、高密度プラズマＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＨＤＰ−ＣＶＤ）酸化膜など、同様の現象が起こるものであれば適用が可能である。
本発明の第１の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。 本発明の第３の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。 本発明の第４の実施形態に係る半導体装置を示す部分平面図（Ａ）及び部分断面図（Ｂ）である。
符号の説明
１０ 半導体基板
１２ ゲート配線パターン（配線パターン）
１４ ダミーパターン
１４ａ 線状パターン
１４ｂ スリット（パターン非形成領域）
１４ｃ 開口部（パターン非形成領域）
１６ ＢＰＳＧ酸化膜（層間絶縁膜）

Claims (12)

  1. 配線パターン及び前記配線パターンとは異なる複数のダミーパターンと、
    前記配線パターン及び前記ダミーパター上に気相成長法により形成されると共にＣＭＰにより平坦化された絶縁膜と、
    を有し、
    前記ダミーパターンは、前記絶縁膜の形成時に前記絶縁膜のプラスサイジングにより埋る幅のパターン非形成領域が設けられていることを特徴とする半導体装置。
  2. 前記ダミーパターンにおける前記パターン非形成領域は、ストライプ状に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ダミーパターンにおける前記パターン非形成領域は、文字状或いは図形状に形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記ダミーパターンにおける前記パターン非形成領域は、各ダミーパターン毎に異なる文字状或いは図形状に形成されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記ダミーパターンは、正方形であることを特徴とする請求項１に記載の半導体装置。
  6. 前記ダミーパターンは、格子状に配列されていることを特徴とする請求項１に記載の半導体装置。
  7. 配線パターンを形成する工程と、
    前記配線パターンと共に、前記配線パターンとは異なる複数のダミーパターンを形成する工程と、
    前記配線パターン及び前記ダミーパターン上に、気相成長法により絶縁膜を形成する工程と、
    前記絶縁膜をＣＭＰにより平坦化する工程と、
    を有し、
    前記ダミーパターンを形成する工程において、前記ダミーパターンは、前記絶縁膜の形成時に前記絶縁膜のプラスサイジングにより埋る幅のパターン非形成領域を設けて形成することを特徴とする半導体装置の製造方法。
  8. 前記ダミーパターンを形成する工程において、前記ダミーパターンにおける前記パターン非形成領域は、ストライプ状に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ダミーパターンを形成する工程において、前記ダミーパターンにおける前記パターン非形成領域は、文字状或いは図形状に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記ダミーパターンを形成する工程において、前記ダミーパターンにおける前記パターン非形成領域は、各ダミーパターン毎に異なる文字状或いは図形状に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記ダミーパターンを形成する工程において、前記ダミーパターンは、正方形に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記ダミーパターンを形成する工程において、前記ダミーパターンは、格子状に配列して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
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