JP4229617B2 - 半導体装置及びその設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその設計方法に関し、特に半導体基板に浅溝を形成しこの浅溝を絶縁材料で充填した浅溝素子分離（以下、ＳＴＩとする）領域や多層配線構造を有する半導体装置及び設計方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化、高集積化の進展に伴い、半導体装置に搭載する各回路素子自体の微細化と共に、各回路素子を電気的に分離するための素子分離領域の面積の微細化も進んでいる。特に、近年はバーズビーク等の問題を抱えていたＬＯＣＯＳ法に代わる素子分離方法として、活性領域と素子分離領域との境界におけるバーズビーク等の遷移領域が存在せず、基板表面の平坦化にも優れたＳＴＩ技術が広く用いられるようになってきている。しかし、ＳＴＩ技術においても以下に示すような問題のあることが分かってきた。
【０００３】
すなわち、活性領域を分離するＳＴＩ領域を形成する際に基板表面を平坦化する必要があり、そのための技術として、ミクロな領域での平坦化能力に優れている化学的機械的研磨（Chemical Mechanical Polishing 、以下、ＣＭＰとする）技術が主に使用されいる。具体的には、例えば半導体基板に分離用溝を形成した後、半導体基板の全面に絶縁材料を堆積して、分離用溝に絶縁材料を埋め込み、分離用溝以外の領域つまり半導体基板の凸領域上に堆積した絶縁材料をＣＭＰ技術により研磨して半導体基板の表面を平坦化し、ＳＴＩ領域を形成している。
【０００４】
しかし、このＣＭＰ技術にも、研磨対象である絶縁材料のエッチングレートの下地パターン密度依存性という本質的な問題があることが分かっている。つまり、凸領域パターンの密度が高密度な場合にはエッチングレートは低く、低密度な場合にはエッチングレートが高くなるという研磨特性を有する。従って同一基板内にパターン密度の異なる領域が混在する場合には、そのようなパターン密度の疎密に起因したエッチングレートの相違により、ＣＭＰ研磨後の表面平坦性にバラツキを生じることとなる。
【０００５】
このパターン密度の疎密に起因したエッチングレートの相違によるＣＭＰ研磨後の表面平坦性のバラツキの問題を解決するため、種々の提案がなされている。
【０００６】
例えば、特開２０００−１１４２５８号公報（以下、公知例１とする）には、半導体基板に配列形成された回路動作に必要な凸部の分布に疎密があるとき、凸部の分布が疎である領域に、回路動作に無用な一定形状の第１のダミー凸部を周期的に配列すると共に、第１のダミー凸部の配列では埋められない領域に回路動作に無用な任意形状の第２のダミー凸部を配置した半導体装置を開示している。図７は、この公知例１に開示された半導体装置のレイアウトである。シリコン基板６１１には、斜線で示されるように、回路動作に必要な複数個の凸部６１２が回路パターンとして配列形成されている。凸部６１２は、疎密のある分布を示す。この例では、凸部６１２の配置密度が疎となる領域に、凸部６１２と共に、回路動作には無用な第１のダミー凸部６１３を配列している。第１のダミー凸部６１３は、矩形パターン（図７の場合、正方形パターン）をもって周期的に配列している。具体的には例えば、第１のダミー凸部６１３として、５μｍ角の正方形パターンが３μｍ間隔で配列している。又、第１のダミー凸部６１３の規則的な配列では未だ埋められずに残った疎の領域には、更に任意形状の第２のダミー凸部６１４を配置している。この第２のダミー凸部６１４も回路動作には無用のもので、凸部６１２及び第１のダミー凸部６１３と同時に形成している。
【０００７】
更に、特開２００１−１７６９５９号公報（以下、公知例２とする）では、分離酸化膜をＣＭＰ法で研磨する際の研磨速度の均一性を向上して表面平坦性の良好な半導体装置を得るため、分離領域内に大小２種のダミーパターンを設けることを提案している。図８は、この公知例２に開示された半導体装置を説明するための図で、（ａ）は平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＸ１−Ｘ１’部及びＸ２−Ｘ２’部の断面図である。図８を参照すると、この半導体装置では、半導体基板７１２の分離領域７１０内に、ダミーのアクティブ領域となる大小２種のダミーパターン７１１を設け、本番パターン７０９から遠方位置に大きなダミーパターン７１１ｂを配置し、本番パターン７０９周辺にできた隙間に小さなダミーパターン７１１ａを規則的に配列して配置している。
【０００８】
【発明が解決しようとする課題】
上述した公知例１，２を含む従来技術では、半導体基板に形成した分離溝を酸化膜等の絶縁材料で埋設してＣＭＰ研磨をしても、ＣＭＰ研磨後のウェハ面内、或いはチップ内の平坦性のバラツキの抑制は未だ不十分であった。
【０００９】
又、分離溝を埋設する絶縁材料の堆積膜厚が一定になるようにしても、ウェハ上の回路パターンが異なると、平坦性のバラツキが一層大きくなるという問題もあった。
【００１０】
しかし、これまで上記のような問題に対して有効な対策が見いだされていなかった。このため、ＣＭＰ研磨工程においては、研磨条件を製品毎に調整することが必要となって煩雑であり、製造の効率化や工程の安定化を阻害するという問題もあった。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであって、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを一層抑制できるように、所望のチップ機能の実現に必要な凹凸パターの他にダミーの凸パターンを各工程のパターンに配置した半導体装置を提供すると共に、ダミーの凸パターンの設計を容易に且つ自動で行うことができる設計方法を提供するものである。
【００１２】
【課題を解決するための手段】
そのため、本発明による半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積は異なることを特徴とする。
【００１３】
又、本発明の他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域において、前記ダミー半導体領域の平面形状及び面積は一定であり、
且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする。
【００１４】
このとき、前記半導体装置に搭載された一つの前記機能マクロ形成領域において、前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔を一定にすることができる。
【００１５】
又、前記半導体装置に搭載された前記各機能マクロ形成領域において、前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー間中心距離を一定としてもよい。
【００１６】
又、本発明の他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする。
【００１７】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー中心間距離は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする。
【００１８】
又、前記ダミー半導体領域の面積又は前記隣接ダミー間隔のどちらか一方は、少なくとも当該ダミー半導体領域を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記素子形成領域の総面積と、前記分離溝を前記絶縁材料で埋設する方法により定まるオフセット値に基づき定めるのが望ましく、又前記ダミー半導体領域の平面形状は正方形とすることができる。このとき、平面形状が正方形である前記ダミー半導体領域の一辺の長さをｙμｍ、前記分離溝を介して隣接する当該ダミー半導体領域の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー半導体領域を含む前記機能マクロ形成領域の面積に対する当該機能マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び前記絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁材料の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁材料を堆積したときの前記平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、次式を満足するのが好ましい。
【００１９】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積は異なることを特徴とする。
【００２０】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、且つ前記分離溝を介して互いに隣接する前記ダミー配線の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする。
【００２１】
このとき、一つの前記機能マクロ形成領域において、前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー間隔は一定であってよい。
【００２２】
又、前記各機能マクロ形成領域において、前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離を一定としてもよい。
【００２３】
又は本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー間隔が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする。
【００２４】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする。
【００２５】
又、前記ダミー配線の面積又は前記隣接ダミー間隔のどちらか一方は、少なくとも当該ダミー配線を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記通常配線の総面積と、当該ダミー配線の上に堆積する前記絶縁膜の堆積方法により定まるオフセット値に基づき定めるのが望ましく、前記ダミー配線の平面形状は正方形とすることができる。このとき、平面形状が正方形である前記ダミー配線の一辺の長さをｙμｍ、前記絶縁膜を介して隣接する当該ダミー配線の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー配線を含む前記機能マクロ形成領域に含まれる前記通常配線の中の当該ダミー配線と同一配線層で形成された同層通常配線の総面積と当該機能マクロ形成領域の面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記同層通常配線の中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁膜の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁膜を堆積したときの平坦部の膜厚及び前記通常配線の境界近傍で該境界と直交する方向の位置により前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、次式を満足することが望ましい。
【００２６】
又、本発明の半導体装置の設計方法は、半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、
少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロの素子形成領域となる素子形成領域パターンを所定の設計基準に基づいて設計するステップと、
当該設計対象機能マクロが形成される設計対象マクロ形成領域パターンの面積を算出するステップと、
適用する製造工程及び設計基準により定まるパラメータに基づいて、ダミー半導体領域の形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー半導体領域パターンを、前記パラメータに含まれる所定のピッチでマトリックス状に前記設計対象マクロ形成領域内全面に配置し、第１の仮拡散層形成領域パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記素子形成領域パターンを所定寸法だけ拡大し拡大素子形成領域パターンを生成するステップと、
前記拡大素子形成領域パターンを前記第１の仮拡散層形成領域パターン上に重ね合わせ、前記拡大素子形成領域パターンと重複する領域が存在する前記ダミー半導体領域パターンを除去して第２の仮拡散層形成領域パターンを生成するステップと、
第２の仮拡散層形成領域パターンに含まれる拡大素子形成領域パターンを対応する元の素子形成領域パターンに置き換え、前記設計対象機能マクロの分離溝形成パターンを生成するステップとをふくみ、
更に、前記ダミー半導体領域パターンの平面形状を正方形としたときの一辺の長さをｙμｍ、前記分離溝を介して隣接する当該ダミー半導体領域の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該設計対象マクロ形成領域の面積に対する前記設計対象マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び前記絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁材料の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記絶縁材料を堆積したときの平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の最適平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、前記ダミー半導体領域の一辺の長さｙは、次式を満足するように決定することを特徴とする。
【００２７】
又、本発明の他の半導体装置の設計方法は、多層配線構造を備え、且つ半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロが形成される設計対象マクロ形成領域の配線層であって、少なくとも上に所定の絶縁膜が堆積される一つの第１配線層について、前記半導体基板に形成された素子と接続する通常配線パターンを所定の設計基準に基づいて設計するステップと、
前記設計対象マクロ形成領域パターンの面積を算出するステップと、
適用する製造工程及び設計基準により定まるパラメータに基づいて、ダミー配線の平面形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー配線パターンを、前記パラメータに含まれる所定のピッチで前記設計対象マクロ形成領域内全面にマトリックス状に配置し、第１の仮配線層形成パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記通常配線パターンを所定寸法だけ拡大し拡大通常配線パターンを生成するステップと、
前記拡大通常配線パターンを前記第１の仮配線層パターン上に重ね合わせ、前記拡大通常配線パターンと重複する領域が存在する前記ダミー配線パターンを除去して第２の仮配線層形成パターンを生成するステップと、
第２の仮配線層形成パターンに含まれる拡大通常配線パターンを対応する元の通常配線パターンに置き換えて、前記設計対象機能マクロの第１配線層の第１配線パターンを生成するステップと、を含み、
更に、前記ダミー配線パターンの平面形状を正方形としたときの一辺の長さをｙμｍ、前記絶縁膜を介して隣接する当該ダミー配線パターンの隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー配線を含む前記設計対象マクロ形成領域の面積に対する当該設計対象マクロ形成領域に含まれる前記通常配線の総面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記通常配線の中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁膜の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記第１層間絶縁膜を堆積したときの前記平坦部の膜厚及び前記通常配線の境界近傍で該境界と直交する方向の位置により前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、前記ダミー配線パターンの一辺の長さｙは、次式を満足するように決定することを特徴とする。
【００２８】
【発明の実施の形態】
本発明者は、上述の課題を解決するために鋭意実験研究を行った結果、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを十分抑制できない、或いは分離溝を埋設する絶縁材料の堆積膜厚が一定になるようにしても、ウェハ上の回路パターンが異なると、平坦性のバラツキが一層大きくなる原因について以下の知見を得た。
【００２９】
ＳＴＩ技術においては分離溝に所定の絶縁材料を充填した後のチップ表面を平坦化するために、ＣＭＰ研磨法により不要な絶縁材料を除去するが、平坦化のために研磨して除去しなければならない絶縁材料の総量（体積）を単位面積当たりに規格化した量（以下、この規格化した量を必要ＣＭＰ研磨量とする）が、チップ内に占める凸部領域の面積の比率（以下、単に凸部面積率とする）により変化する。図９は、絶縁材料の堆積膜厚を一定としたとき、チップ内に占める回路素子が形成される凸部面積の比率（以下、拡散層面積率とする）に対する必要ＣＭＰ研磨量の依存性及び各拡散層面積率のチップに一定サイズのダミーパターンをそれぞれ追加した場合の必要ＣＭＰ研磨量の依存性の一例を、拡散層面積率と必要ＣＭＰ研磨量をそれぞれ横軸と縦軸にして示す。図９から分かるとおり、ダミーパターンを追加することで最終的な凸部面積率の差を小さくできるので、拡散層面積率に応じた必要ＣＭＰ研磨量の変動の程度は緩和されているが、解消し切れていない。
【００３０】
これは、例えば近年盛んに開発が進められているシステムＬＳＩのように多数の機能マクロを一つのチップ上に搭載するような場合、例えばメモリマクロと論理処理マクロのように機能マクロが異なると機能マクロに含まれるトランジスタ密度も異なるのが通常であり、異なる機能マクロ間では必要ＣＭＰ研磨量に差が生じることを意味する。又、システムＬＳＩやメモリＬＳＩ或いはマイクロコンピュータ等々の製品毎にＭＯＳトランジスタ等のチップ上の素子密度は大きく異なるので、製品毎に必要ＣＭＰ研磨量が異なることも意味する。
【００３１】
又、分離用溝を開口後、絶縁材料を堆積するとき凸部領域と分離用溝部との境界部では、例えば図１０に示すＰ部、Ｑ部のように境界部からの距離により膜厚が変化する部分が生じることが知られている。そして、凸部領域のサイズが小さい程、或いは凸部領域の周囲長が長くなるほどその影響が大きくなる。図１１は、この影響を示すグラフで、横軸を個々の凸部領域のサイズ（相対値）、縦軸を必要ＣＭＰ研磨量として、チップ内に占める凸部領域の面積の比率（以下、単に凸部面積率とする）を一定（０．５）に保ちながら、個々の凸部領域のサイズを変化させたときの必要ＣＭＰ研磨量の変化を示す。図１１から分かるとおり、凸部面積率を一定にしたとしても、個々の凸部領域のサイズが変化すると必要ＣＭＰ研磨量も変化する。従って、従来のように凸部領域の分布の疎密に応じて、分布が疎の領域の大きさは考慮するとしても、ほぼ一律のダミーパターンを配置するだけでは、例え凸部面積率を一定にできたとしてもチップ内の平坦性のバラツキ抑制に限界があることが分かった。
【００３２】
本発明者は、上記知見に基づき更に鋭意検討した結果、ＣＭＰ研磨工程で除去する絶縁材料の総体積量を管理することで、上記問題を解決できることを見いだした。本発明は、この知見に基づいてなされたものであり、各機能マクロ形成領域毎に適切なサイズのダミーパターンを適切な配置間隔で配置することにより、絶縁材料が凹部を丁度充填するように堆積されたときの各機能マクロ形成領域における必要ＣＭＰ研磨量が当該機能マクロ領域を含むチップの製造に適用する製造工程及び設計基準により定まる絶縁材料の最適平均膜厚に等しくなるようにした点に特徴がある。尚、このときダミーパターンのサイズ、平面形状及び配置間隔は一つの機能マクロ形成領域内では一定になっている。以下、本発明について図面を参照して説明する。
【００３３】
図１は、本発明の半導体装置の一実施形態を説明するための図で、（ａ）はこの半導体装置が有するチップ１００の模式的な平面図、（ｂ），（ｃ），（ｄ）はチップ１００に搭載されている機能マクロであるブロックＡ１１０、ブロックＢ１２０、ブロックＣ１３０のＳＴＩ領域形成パターンをそれぞれ模式的に示す平面図である。図１を参照すると、チップ１００には、例えば第１〜第５の機能マクロであるブッロクＡ１１０、ブロックＢ１２０、ブロックＣ１３０、ブロックＤ、ブロックＥが搭載され、更にいずれも図示されていない入／出力用のバッファ回路及び外部と接続しチップ１００に搭載されている各素子を駆動する電源の供給や所定の信号の入出力のための接続電極を備えている。
【００３４】
又、例えばブロックＡ１１０は第１機能マクロを構成する回路素子が形成される素子形成領域である回路領域１１０ａと、実際には回路素子は形成されない複数のダミー半導体領域１を含み、同様にブロックＢ１２０は回路素子が形成される回路領域１２０ａ，１２０ｂと複数のダミー半導体領域２，２ａ，２ｂを含み、ブロックＣ１３０は回路素子が形成される回路領域１３０ａ，１３０ｂ，１３０ｃと複数のダミー半導体領域３を含み、それぞれ構成されている。
尚、図示及び説明は省略するが、ブロックＤ，Ｅについてもそれぞれの機能に応じた回路素子を形成するための回路領域及びそれぞれのブロック面積と拡散領域面積に応じたダミー半導体領域を同様に含み構成されている。
【００３５】
又、各ブロックに含まれるダミー半導体領域は当該ブロック内では互いに同一平面形状、例えば正方形で、且つ同一サイズである。更に、このサイズ（正方形の場合一辺の長さ）は、後述するように当該ブロックの面積、当該ブロックに含まれる回路領域の面積、適用プロセス及び設計基準等により算出される。但し、ダミー半導体領域同士がＳＴＩ領域のみを介して隣接する場合のダミー半導体領域の隣接ダミー間隔D0と当該ダミー半導体領域のサイズの和を隣接ダミー配置ピッチＺとしたとき、この隣接ダミー配置ピッチＺは通常各ブロックに共通の値となっている。すなわち、例えばブロックＡ１１０に含まれるダミー半導体領域１の隣接ダミー配置ピッチも、ブロックＢ１２０に含まれるダミー半導体領域２の隣接ダミー配置ピッチも、ブロックＣ１３０に含まれるダミー半導体領域３の隣接ダミー配置ピッチも全てＺとなっている。
【００３６】
次に、ＳＴＩ技術による分離構造の形成方法の概略を説明する。図２は、図１（ｃ）のＡ−Ａ’線に沿った断面を主要工程毎に模式的に示す工程断面図である。以下、図２を参照して説明する。まず、ウェハ状態のシリコン基板２０の表面にシリコン酸化膜２２を、例えば１０ｎｍ程度の膜厚で形成した後、シリコン窒化膜（以下、ＳＩＮ膜とする）２４を例えば１５０ｎｍ程度の膜厚で堆積する。次に、フォトレジスト（以下、ＰＲとする）２６を塗布して分離溝形成パターンを露光し、回路領域１２０ａ，１２０ｂ上のＰＲ２６ｂ，２６ｄ及びダミー半導体領域２ａ，２ｂ上のＰＲ２６ａ，２６ｃを残して分離溝形成部を開口する（ａ）。
【００３７】
次に、ドライエッチング技術を用いて分離溝形成部のシリコン酸化膜２２及びＳＩＮ膜２４を除去し、更にシリコン基板２０を所定の深さ例えば３００ｎｍ程度エッチングして開口部２８ａ〜２８ｅを含む分離溝を形成する。この結果、回路領域１２０ａ，１２０ｂを含む各回路領域及びダミー半導体領域２ａ，２ｂを含む各ダミー半導体領域が凸部領域となる。次に、ＰＲ２６ａ〜２６ｄを含むシリコン基板２０上のＰＲを全て除去した後、開口部２８ａ〜２８ｅの表面を酸化し、所定膜厚のシリコン酸化膜３０を形成する（ｂ）。
【００３８】
次に、所定の絶縁材料として、例えば高密度プラズマ化学気相成長シリコン酸化膜（以下、ＨＤＰ酸化膜とする）を所定の膜厚で全面に堆積し、開口部２８ａ〜２８ｅをＨＤＰ酸化膜３２ａ〜３２ｅにより充填する。このとき、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上にも、当然ＨＤＰ酸化膜３４が堆積されるされる（ｃ）。尚、ＨＤＰ酸化膜の膜厚は、分離溝の深さが上に例示した３００ｎｍ程度であれば、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＳＩＮ膜２４の表面までの合計深さは、シリコン酸化膜２２及びＳＩＮ膜２４の各膜厚を分離溝の深さに加えた４６０ｎｍ程度であり、回路領域１２０ａ上のＨＤＰ酸化膜３４の平坦部で４６０ｎｍ程度堆積すれば、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＳＩＮ膜２４の高さまで、充填することができる。
【００３９】
次に、ＣＭＰ技術を用いて回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＨＤＰ酸化膜３４を研磨除去する。これにより、開口部２８ａ〜２８ｅにＨＤＰ酸化膜３２ａ〜３２ｅがそれぞれ充填されたＳＴＩ領域１２ａ〜１２ｅを含む各ＳＴＩ領域が形成されると共に、各ＳＴＩ領域の表面と回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域の表面とが平坦化される（ｄ）。
【００４０】
次に、本実施形態のチップ１００に含まれる各機能マクロのダミー半導体領域の平面形状が正方形の場合の設計方法について、素子分離工程の場合であって、回路領域やダミー半導体領域と分離溝との境界近傍で該境界と直交する方向の位置により絶縁材料３４の膜厚が変化するオフセット部８が回路領域やダミー半導体領域内に生じる場合を例として説明する。本実施形態のチップ１００におけるダミー半導体領域は、機能マクロ毎に設計される点に特徴がある。図３は、以下の説明に必要となる各寸法及び領域の定義示す模式的な断面図であり、図４はダミー半導体領域を正方形としたとき、各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った模式的な断面図、（ｃ）はダミー半導体領域を所定の隣接ダミー配置ピッチＺで配列して埋め尽くしたダミー部の模式的な平面図である。以下、図１，３，４を参照しながら、例えば第２機能マクロであるブロックＢ１２０をダミー半導体領域の設計対象となる機能マクロの例としてダミー半導体領域２の一辺の長さの算出方法を具体的に説明する。
【００４１】
まず、ブロックＢ１２０のに含まれる素子形成領域である回路領域１２０ａ，１２０ｂのパターンを設計する。この結果、回路領域１２０ａ，１２０ｂの総面積が算出される。ここで、例えばブロックＢ１２０の面積をＳμｍ2 、回路領域１２０ａ，１２０ｂの総面積をＳd0μｍ2 とし、拡散層面積率αを、
α＝Ｓd0／Ｓ
とする。又、絶縁材料３４を堆積したとき、回路領域１２０ａ，１２０ｂの中で平坦部７となる部分の総面積をＳd1μｍ2 とし、平坦部面積率βを、
β＝Ｓd1／Ｓ
とする。
【００４２】
更に、チップ１００の製造に適用する製造工程及び設計基準により定まる絶縁材料の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、ダミー半導体領域の一辺の長さをｙμｍ、ＳＴＩ分離領域を介して隣接するダミー半導体領域の隣接ダミー間隔をD0μｍ、隣接ダミー配置ピッチをＺ（＝ｙ＋D0）μｍとし、絶縁材料３４が分離溝を丁度充填するように堆積されたときの平坦部７の膜厚及び回路領域１２０ａ，１２０ｂと分離溝との境界近傍で該境界と直交する方向の位置により絶縁材料３４の膜厚が変化するオフセット部８における絶縁材料３４の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとし、ブロックＢ１２０から回路領域１２０ａ，１２０ｂを除いたダミー部における絶縁材料３４の平均膜厚をｔx μｍとしたとき、ブロックＢ１２０における必要ＣＭＰ研磨量を最適平均膜厚ｔi μｍに一致させるには、ブロックＢ１２０における必要ＣＭＰ研磨量に対する寄与を、回路領域１２０ａ，１２０ｂの中で平坦部７となる部分、回路領域１２０ａ，１２０ｂのオフセット部８、及びダミー部に分けて考えると、これらはそれぞれ、β×ｔ1 、（α−β）×ｔ2 、及び（１−α）×ｔx と表されるので、次式が成立するようにｔx を定めればよい。
β×ｔ1 ＋（α−β）×ｔ2 ＋（１−α）×ｔx ＝ｔi
又、図４（ｃ）のように一辺の長さがｙのダミー半導体領域２を隣接ダミー配置ピッチＺ（＝ｙ＋D0）で配列してダミー部が埋め尽くされていると仮定すると、ダミー部におけるダミー半導体領域２の面積率αd とダミー平坦部面積率βd は、
αd ＝ｙ2／Ｚ2
βd ＝（ｙ−２Ｘ）2／Ｚ2
となる。
【００４３】
又、上記ダミー部における絶縁材料３４の平均膜厚ｔx は、ダミー半導体領域２の平坦部７の膜厚，オフセット値及びオフセット部８における絶縁材料３４の平均膜厚を、回路領域１２０ａ，１２０ｂの場合と同じｔ1 ，Ｘ及びｔ2 として、次式のようになる。
【００４４】
従って、ブロックＢ１２０における必要ＣＭＰ研磨量がｔi μｍとなるようにするには、ダミー半導体領域の一辺の長さｙを、次式により決定すればよい。
【００４５】
例えば、α＝０．５，β＝０．３，ｔ1＝０．５μｍ，ｔ2＝０．１５μｍ，
ｔi ＝０．２５μｍ，Ｘ＝０．５μｍ，Ｚ＝４μｍとすると、
ｔx ＝０．１４μｍ，ｙ＝２．７７μｍとなる。
【００４６】
次に、ブロックＢ１２０を設計対象機能マクロの例として、この一辺の長さが２．７７μｍの正方形であるダミー半導体領域２の配置方法について説明する。図５はこの配置方法を説明するための模式的なパターンの平面図である。ブロックＢ１２０には回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂが予め設計してある（ａ）。まず、このダミー半導体領域２のパターンである一辺が２．７７μｍの第１正方形パターン２ｖをブロックＢ１２０の領域全体にピッチＺ（＝４μｍ）でマトリックス状に配置してブロックＢ１２０の第１の仮拡散層形成領域パターンを生成する（ｂ）。より具体的には、例えばブロックＢ１２０の領域全体をまず一辺がＺの仮想正方形パターンで隙間無く覆った後、この仮想正方形の中心に第１正方形パターン２ｖを配置すればよい。又、予め設計してある回路領域のパターン２２０ａ，２２０ｂを所定寸法だけ拡大し、拡大素子形成領域パターンである仮回路領域パターン２２０ａｅ，２２０ｂｅを生成する。通常この所定寸法は、分離溝形成に必要な最小幅Wmμｍであればよい。
【００４７】
次に、第１の仮拡散層領域形成パターンに回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂが設計位置になるように仮回路領域パターン２２０ａｅ，２２０ｂｅを重ねる（ｃ）。
【００４８】
次に、仮回路領域パターン２２０ａｅ，２２０ｂｅと一部でも重なっている（但し、辺又は点の接触のみは除く）第１正方形パターン２ｘを全て除去する。
【００４９】
次に、仮回路領域パターン２２０ａｅ，２２０ｂｅを回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂに置き換えると、残されている第１正方形パターン２ｖをダミー半導体領域２のパターンとするブロックＢ１２０の素子分離をする分離溝形成パターンが生成できる（ｄ）。
【００５０】
尚、この配置方法の場合、回路領域の配置或いはサイズによってはダミー半導体領域２を配置できる余地があるにもかかわらず、空白となる領域が発生する可能性がある。図１３は、その具体的な例を説明するための模式的な平面図である。図１３を参照すると、例えばブロックＢ１２０に含まれる回路領域の設計結果が、パターン２２２ａ，２２２ｂと仮回路領域パターン２２２ａｅ，２２２ｂｅになったとし、上述の手順で分離溝形成パターンを生成すると、図１３（ｂ）のようにそのままでは矩形状の広い分離溝形成領域となる空白域２３０が生じてしまう。但し、複数のダミー半導体領域で空白域２３０が２つに分離される場合もある。
【００５１】
このとき、当該ブロック１２０における第１正方形パターン２ｍのマトリックス状配置の互いに直交する配置方向を第１方向及び第２方向とし、この空白域２３０の第１方向の長さをｈμｍ（この例では、パターン２２２ａとパターン２２２ｂの間隔とする）としたとき、ｋを０又は正の整数として、
ｙ＋Ｚ＞ｈ−ｋ・Ｚ≧ｙ＋２Wm …（ａ）
を満足するｋが存在する場合、第１方向の第１正方形パターンの位置を第１方向に平行に移動させることで、第１方向に（ｋ＋１）個のダミー半導体領域パターンとなる第１正方形パターン２ｍを配置することができる。具体的には、ｋが０又は偶数であれば、一つの第１正方形パターン２ｍの中心が空白域２３０の第１方向の中心を通る第２方向の直線に重なるようにようにし、第１方向のその両側に隣接ダミー間隔D0を保ちながら第１正方形パターン２ｍを配置することで、この空白域の第１方向に合計（ｋ＋１）個の第１正方形パターン２ｍを配置でき、空白域を解消できる。図１３はｋ＝０の例である。又、ｋが奇数の場合は、空白域２３０の第１方向の中心を通る第２方向の直線が、第１方向に隣接する２つの第１正方形パターン２ｍの間の中心になるようにし、第１方向のこれら２つの第１正方形パターン２ｍの両側に隣接ダミー間隔D0を保ちながら第１正方形パターン２ｍを配置することで、ｋが奇数の場合もこの空白域の第１方向に合計（ｋ＋１）個の第１正方形パターン２ｍを配置でき、空白域を解消できる。又、第２方向に付いても、空白域がある場合は、第１方向の場合と全く同様にして空白域を解消することができるので、その説明は省略する。尚、このような空白域２３０の有無は、分離溝形成パターンを生成後に、例えば上述した（ａ）式を用いて所定の設計ルールチェック（ＤＲＣ）を実施すれば容易に検出でき、検出結果に応じて適宜、ダミー半導体領域となる第１正方形パターン２ｍを追加すればよい。
【００５２】
ＣＭＰ研磨工程においては、通常上記必要ＣＭＰ研磨量ｔi の値に応じて所望の平坦化を達成する上で最適な絶縁材料３４の最適膜厚が決まる。そして、このｔi の値は、絶縁材料３４の堆積工程における堆積膜厚を一定とすると、各ブロックの面積に対する回路領域及びダミー半導体領域を含む凸部領域の面積の比率及びこの凸部領域の面積に対するオフセット部の面積の比率により定まる。具体的には、ブロックの面積に対する凸部領域の面積の比率が大きくなればｔi の値は大きくなる。又、ブロックの面積に対する凸部領域の面積の比率が同じでも、凸部領域の面積に対するオフセット部の面積の比率が大きくなる、言い換えると個々の凸部領域の面積が小さくなると、ｔi の値は小さくなる。
【００５３】
尚、例えばテトラ・エチルオルソシリケート（ＴＥＯＳ：Tetra-ethylorthosilicate）と酸素を反応ガスとするプラズマ化学気相成長による酸化膜を絶縁材料として堆積したときのように形状が図１０（ｂ）のようになる場合は、オフセット部８が回路領域１２０ａ，１２０ｂやダミー半導体領域を含む凸部領域の外側に生じている。図１２（ａ），（ｂ）は、オフセット部８が凸部領域の外側に発生する場合で、凸部領域が、ほぼ図３，４の例の場合の平坦部７になると近似したときの図４（ａ），（ｂ）に相当する寸法定義示す図である。この場合は、回路領域１２０ａ，１２０ｂの設計パターンから算出された総面積をＳd0μｍ2 、回路領域１２０ａ，１２０ｂの周囲のオフセット部の面積をＳfsμｍ2 として、拡散層面積率α’及び平坦部面積率β’を、
α’＝（Ｓd0＋Ｓfs）／Ｓ
β’＝Ｓd0／Ｓ
と定義する。又、この場合も図４（ｃ）のように一辺の長さがｙμｍのダミー半導体領域２を隣接ダミー配置ピッチＺμｍで配列してダミー部が埋め尽くされていると仮定すると、図１２を参照して、ダミー部におけるダミー半導体領域２の面積率αd'とダミー平坦部面積率βd'を、
αd'＝（ｙ＋２Ｘ）2／Ｚ2
βd'＝ｙ2／Ｚ2
とする。この場合、回路領域１２０ａ，１２０ｂの周囲のオフセット部の絶縁材料はダミー部の平均膜厚ｔx に寄与することになるので、ｔ1 ，ｔ2 ，ｔi は、上記定義と同じとして、次式が成立するようにｔx を定めればよい。
β’×ｔ1 ＋（１−β’）ｔx ＝ｔi
又、この場合のｔx は次式で表すことができる。
【００５４】
従って、この場合にブロックＢ１２０における必要ＣＭＰ研磨量がｔi μｍとなるようにするには、ダミー半導体領域の一辺の長さｙを次式により決定すればよい。
【００５５】
尚、上記方法により決定したｙとＺの差が小さくなって、分離溝を形成するための最小寸法未満になる場合は、Ｚを大きくして（１）式又は（２）式に基づいてｙを再計算すればよい。
【００５６】
本実施形態の半導体装置が有するチップ１００に搭載する各機能マクロは、素子分離をする分離溝形成パターン作成時に、上述した方法により定めた大きさ、形状のダミー半導体領域を付加することにより、各機能マクロ領域の最適な必要ＣＭＰ研磨量を同じ値に統一することができる。従って、例えば図１のチップ１００全体で考えると、ブロックＡ〜Ｅを除く残りの部分、すなわち入／出力回路部や接続電極部等を含む全ての領域を仮にブロックＰとし、このブロックＰに付いても上記と同じ方法でダミー半導体領域を設けることで、チップ１００全体の最適な必要ＣＭＰ研磨量を同じ値にすることができ、素子分離工程後のチップ１００の表面を一層平坦化することができる。
【００５７】
又、各機能マクロを上記方法で設計することにより、チップに搭載する機能マクロの組み合わせが異なる別の製品であっても、ｔi の値を一定に保つことができるので、絶縁材料の堆積工程や、その後のＣＭＰ研磨工程の工程条件を一定に保つことができ、半導体装置の生産効率大幅に向上させることができる。
【００５８】
図６は、例えば任意の機能マクロについて、一定形状，サイズのダミー半導体領域を配置した場合と、上述した本発明の方法によりダミー半導体領域のサイズを算出して当該機能マクロのダミー半導体領域とした場合の、回路領域の面積率（機能マクロ面積に対する回路領域面積の比率）に対するＣＭＰ研磨工程での最適な必要ＣＭＰ研磨量の依存性を、横軸を回路領域の面積率，縦軸を必要ＣＭＰ研磨量（任意スケール）として示すグラフである。このグラフからも分かるとおり、本発明の方法によりダミー半導体領域のサイズを算出して当該機能マクロのダミー半導体領域とすることにより、回路領域の面積率が変化してもＣＭＰ研磨工程での最適な必要ＣＭＰ研磨量は一定に維持されるので、チップ内の平坦性のバラツキが一層低減されると共にＣＭＰ研磨工程の工程条件も一定にすることができ、生産効率を大幅に向上させることができる。
【００５９】
又、各種機能マクロのレイアウトパターンを設計する際に必要ＣＭＰ研磨量ｔi の値を統一して本発明の設計方法を適用しておけば、例えば異なる設計者或いは設計グループが設計した機能マクロを一つのチップ内で組み合わせて使用しシステムＬＳＩを開発するような場合でも、少なくとも機能マクロ領域に関しては平坦化のためのダミー半導体領域を新たに設計する必要がなく、設計を効率化できる。
【００６０】
又、上記実施形態は、素子間を分離するＳＴＩ領域の形成にＣＭＰ研磨工程を用いた場合を例として説明したが、多層配線構造を有するチップで配線形成後に上層に層間絶縁膜を堆積し、その表面を平坦化する必要がある下層の第１配線層についても同様の設計方法を適用できる。具体的には、対象となる機能マクロの第１配線層で、当該機能マクロの所望の機能を実現するための信号の伝送或いは電源の供給を行う通常配線パターンの面積が、上記実施形態の説明における回路領域の面積に、又第１配線層の上に堆積する第１層間絶縁膜を分離溝に充填する絶縁材料に相当するものとして扱えば、適用する製造工程及び設計基準により定まるパラメータは、具体的数値は異なるとしても、上記実施形態の場合と全く同様のパラメータが定められ、第１配線層のダミー配線パターンのサイズの決定及び当該機能マクロ領域内でのその配置は、上記実施形態と全く同様に行うことができるので、詳細な説明は省略する。
【００６１】
更に、配線の形成方法に、平坦化された基板上に所定の厚さの絶縁膜を堆積し、配線を形成する場所に溝を形成した後、配線材料である金属を溝に埋め込み、溝以外の金属をＣＭＰ研磨により除去して所望の配線を形成するダマシン法を用いる半導体装置に対しても、ダミー配線パターンのサイズを求める具体的に計算式は変わるが、全く同様の考え方を適用できる。
【００６２】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、ダミーパターンの形状は円、矩形或いは正多角形であってもよい。又、上記実施形態は隣接ダミー中心間距離Ｚを先に設定してｙを決定するようにした例を説明したが、ｙを予め設定し、（１）式又は（２）式に基づいて隣接ダミー中心間距離Ｚを決定するようにすることもできる。
【００６３】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを一層抑制することができるという効果が得られる。
【００６４】
又、本発明の半導体装置の設計方法によれば、上記平坦化を実現するためのダミーの凸パターンの設計を容易に且つ自動で行うことができると共に、設計基準、製造プロセスが同じであれば、製品が変わってもＣＭＰ研磨工程等の工程条件の調整頻度を低減でき、生産効率を向上させることができるという効果も得られる。
【００６５】
又、各機能マクロのレイアウトパターンを本発明の設計方法を適用して設計することで、これらの機能マクロを用いたシステムＬＳＩのレイアウトパターン設計が容易になるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を説明するための図で、（ａ）はこの半導体装置が有するチップの模式的な平面図、（ｂ），（ｃ），（ｄ）はチップに搭載されている機能マクロであるブロックＡ、ブロックＢ、ブロックＣの素子分離領域形成パターンをそれぞれ模式的に示す平面図である。
【図２】図１（ｃ）のＡ−Ａ’線に沿った断面を主要工程毎に模式的に示す工程断面図である。
【図３】ダミー半導体領域を正方形としたときの一辺の長さを算出するための、各寸法の定義を示す模式的な断面図である。
【図４】ダミー半導体領域を正方形としたとき、各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った模式的な断面図、（ｃ）はダミー半導体領域を所定のピッチで配列して埋め尽くしたダミー部の模式的な平面図である。
【図５】ダミー半導体領域の配置方法を説明するための模式的なパターンの平面図である。
【図６】回路領域の面積率に対するＣＭＰ研磨工程での必要ＣＭＰ研磨量の依存性を示すグラフである。
【図７】特開２０００−１１４２５８号公報に開示された半導体装置のレイアウトである。
【図８】特開２００１−１７６９５９号公報に開示された半導体装置を説明するための図で、（ａ）は平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＸ１−Ｘ１’部及びＸ２−Ｘ２’部の断面図である。
【図９】拡散層面積率に対する必要ＣＭＰ研磨量の依存性を示す一例のグラフである。
【図１０】凸部領域と分離用溝部との境界部における絶縁材料の堆積プロファイルの例を模式的に示す断面図である。
【図１１】凸部領域のサイズによる必要ＣＭＰ研磨量の変化を示すグラフである。
【図１２】ダミー半導体領域を正方形としたとき、オフセット部が凸部領域の外側に生じる場合の各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＣ−Ｃ’線に沿った模式的な断面図である。
【図１３】ダミー半導体領域パターンを配置する際に、発生する可能性がある空白域を説明するための模式的な平面図である。
【符号の説明】
１，２，２ａ，２ｂ，３ ダミー半導体領域
７ 平坦部
８ オフセット部
１２ａ〜１２ｅ ＳＴＩ領域
２０ シリコン基板
２２，３０ シリコン酸化膜
２４ ＳＩＮ膜
２６ａ，２６ｂ，２６ｃ，２６ｄ ＰＲ
２８ａ〜２８ｅ 開口部
３２ａ〜３２ｅ，３４ ＨＤＰ酸化膜
１００ チップ
１１０ ブロックＡ
１２０ ブロックＢ
１３０ ブロックＣ
１１０ａ，１２０ａ，１２０ｂ，１３０ａ，１３０ｂ，１３０ｃ 回路領域
２２０ａ，２２０ｂ，２２２ａ，２２２ｂ パターン
２２０ａｅ，２２０ｂｅ，２２２ａｅ，２２２ａｂ 仮回路領域パターン
２３０ 空白域
【発明の属する技術分野】
本発明は、半導体装置及びその設計方法に関し、特に半導体基板に浅溝を形成しこの浅溝を絶縁材料で充填した浅溝素子分離（以下、ＳＴＩとする）領域や多層配線構造を有する半導体装置及び設計方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化、高集積化の進展に伴い、半導体装置に搭載する各回路素子自体の微細化と共に、各回路素子を電気的に分離するための素子分離領域の面積の微細化も進んでいる。特に、近年はバーズビーク等の問題を抱えていたＬＯＣＯＳ法に代わる素子分離方法として、活性領域と素子分離領域との境界におけるバーズビーク等の遷移領域が存在せず、基板表面の平坦化にも優れたＳＴＩ技術が広く用いられるようになってきている。しかし、ＳＴＩ技術においても以下に示すような問題のあることが分かってきた。
【０００３】
すなわち、活性領域を分離するＳＴＩ領域を形成する際に基板表面を平坦化する必要があり、そのための技術として、ミクロな領域での平坦化能力に優れている化学的機械的研磨（Chemical Mechanical Polishing 、以下、ＣＭＰとする）技術が主に使用されいる。具体的には、例えば半導体基板に分離用溝を形成した後、半導体基板の全面に絶縁材料を堆積して、分離用溝に絶縁材料を埋め込み、分離用溝以外の領域つまり半導体基板の凸領域上に堆積した絶縁材料をＣＭＰ技術により研磨して半導体基板の表面を平坦化し、ＳＴＩ領域を形成している。
【０００４】
しかし、このＣＭＰ技術にも、研磨対象である絶縁材料のエッチングレートの下地パターン密度依存性という本質的な問題があることが分かっている。つまり、凸領域パターンの密度が高密度な場合にはエッチングレートは低く、低密度な場合にはエッチングレートが高くなるという研磨特性を有する。従って同一基板内にパターン密度の異なる領域が混在する場合には、そのようなパターン密度の疎密に起因したエッチングレートの相違により、ＣＭＰ研磨後の表面平坦性にバラツキを生じることとなる。
【０００５】
このパターン密度の疎密に起因したエッチングレートの相違によるＣＭＰ研磨後の表面平坦性のバラツキの問題を解決するため、種々の提案がなされている。
【０００６】
例えば、特開２０００−１１４２５８号公報（以下、公知例１とする）には、半導体基板に配列形成された回路動作に必要な凸部の分布に疎密があるとき、凸部の分布が疎である領域に、回路動作に無用な一定形状の第１のダミー凸部を周期的に配列すると共に、第１のダミー凸部の配列では埋められない領域に回路動作に無用な任意形状の第２のダミー凸部を配置した半導体装置を開示している。図７は、この公知例１に開示された半導体装置のレイアウトである。シリコン基板６１１には、斜線で示されるように、回路動作に必要な複数個の凸部６１２が回路パターンとして配列形成されている。凸部６１２は、疎密のある分布を示す。この例では、凸部６１２の配置密度が疎となる領域に、凸部６１２と共に、回路動作には無用な第１のダミー凸部６１３を配列している。第１のダミー凸部６１３は、矩形パターン（図７の場合、正方形パターン）をもって周期的に配列している。具体的には例えば、第１のダミー凸部６１３として、５μｍ角の正方形パターンが３μｍ間隔で配列している。又、第１のダミー凸部６１３の規則的な配列では未だ埋められずに残った疎の領域には、更に任意形状の第２のダミー凸部６１４を配置している。この第２のダミー凸部６１４も回路動作には無用のもので、凸部６１２及び第１のダミー凸部６１３と同時に形成している。
【０００７】
更に、特開２００１−１７６９５９号公報（以下、公知例２とする）では、分離酸化膜をＣＭＰ法で研磨する際の研磨速度の均一性を向上して表面平坦性の良好な半導体装置を得るため、分離領域内に大小２種のダミーパターンを設けることを提案している。図８は、この公知例２に開示された半導体装置を説明するための図で、（ａ）は平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＸ１−Ｘ１’部及びＸ２−Ｘ２’部の断面図である。図８を参照すると、この半導体装置では、半導体基板７１２の分離領域７１０内に、ダミーのアクティブ領域となる大小２種のダミーパターン７１１を設け、本番パターン７０９から遠方位置に大きなダミーパターン７１１ｂを配置し、本番パターン７０９周辺にできた隙間に小さなダミーパターン７１１ａを規則的に配列して配置している。
【０００８】
【発明が解決しようとする課題】
上述した公知例１，２を含む従来技術では、半導体基板に形成した分離溝を酸化膜等の絶縁材料で埋設してＣＭＰ研磨をしても、ＣＭＰ研磨後のウェハ面内、或いはチップ内の平坦性のバラツキの抑制は未だ不十分であった。
【０００９】
又、分離溝を埋設する絶縁材料の堆積膜厚が一定になるようにしても、ウェハ上の回路パターンが異なると、平坦性のバラツキが一層大きくなるという問題もあった。
【００１０】
しかし、これまで上記のような問題に対して有効な対策が見いだされていなかった。このため、ＣＭＰ研磨工程においては、研磨条件を製品毎に調整することが必要となって煩雑であり、製造の効率化や工程の安定化を阻害するという問題もあった。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであって、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを一層抑制できるように、所望のチップ機能の実現に必要な凹凸パターの他にダミーの凸パターンを各工程のパターンに配置した半導体装置を提供すると共に、ダミーの凸パターンの設計を容易に且つ自動で行うことができる設計方法を提供するものである。
【００１２】
【課題を解決するための手段】
そのため、本発明による半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積は異なることを特徴とする。
【００１３】
又、本発明の他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域において、前記ダミー半導体領域の平面形状及び面積は一定であり、
且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする。
【００１４】
このとき、前記半導体装置に搭載された一つの前記機能マクロ形成領域において、前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔を一定にすることができる。
【００１５】
又、前記半導体装置に搭載された前記各機能マクロ形成領域において、前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー間中心距離を一定としてもよい。
【００１６】
又、本発明の他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする。
【００１７】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー中心間距離は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする。
【００１８】
又、前記ダミー半導体領域の面積又は前記隣接ダミー間隔のどちらか一方は、少なくとも当該ダミー半導体領域を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記素子形成領域の総面積と、前記分離溝を前記絶縁材料で埋設する方法により定まるオフセット値に基づき定めるのが望ましく、又前記ダミー半導体領域の平面形状は正方形とすることができる。このとき、平面形状が正方形である前記ダミー半導体領域の一辺の長さをｙμｍ、前記分離溝を介して隣接する当該ダミー半導体領域の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー半導体領域を含む前記機能マクロ形成領域の面積に対する当該機能マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び前記絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁材料の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁材料を堆積したときの前記平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、次式を満足するのが好ましい。
【００１９】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積は異なることを特徴とする。
【００２０】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、且つ前記分離溝を介して互いに隣接する前記ダミー配線の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする。
【００２１】
このとき、一つの前記機能マクロ形成領域において、前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー間隔は一定であってよい。
【００２２】
又、前記各機能マクロ形成領域において、前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離を一定としてもよい。
【００２３】
又は本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー間隔が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする。
【００２４】
又、本発明の更に他の半導体装置は、半導体基板の主面に機能マクロ形成領域を複数有し、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする。
【００２５】
又、前記ダミー配線の面積又は前記隣接ダミー間隔のどちらか一方は、少なくとも当該ダミー配線を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記通常配線の総面積と、当該ダミー配線の上に堆積する前記絶縁膜の堆積方法により定まるオフセット値に基づき定めるのが望ましく、前記ダミー配線の平面形状は正方形とすることができる。このとき、平面形状が正方形である前記ダミー配線の一辺の長さをｙμｍ、前記絶縁膜を介して隣接する当該ダミー配線の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー配線を含む前記機能マクロ形成領域に含まれる前記通常配線の中の当該ダミー配線と同一配線層で形成された同層通常配線の総面積と当該機能マクロ形成領域の面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記同層通常配線の中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁膜の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁膜を堆積したときの平坦部の膜厚及び前記通常配線の境界近傍で該境界と直交する方向の位置により前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、次式を満足することが望ましい。
【００２６】
又、本発明の半導体装置の設計方法は、半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、
少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロの素子形成領域となる素子形成領域パターンを所定の設計基準に基づいて設計するステップと、
当該設計対象機能マクロが形成される設計対象マクロ形成領域パターンの面積を算出するステップと、
適用する製造工程及び設計基準により定まるパラメータに基づいて、ダミー半導体領域の形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー半導体領域パターンを、前記パラメータに含まれる所定のピッチでマトリックス状に前記設計対象マクロ形成領域内全面に配置し、第１の仮拡散層形成領域パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記素子形成領域パターンを所定寸法だけ拡大し拡大素子形成領域パターンを生成するステップと、
前記拡大素子形成領域パターンを前記第１の仮拡散層形成領域パターン上に重ね合わせ、前記拡大素子形成領域パターンと重複する領域が存在する前記ダミー半導体領域パターンを除去して第２の仮拡散層形成領域パターンを生成するステップと、
第２の仮拡散層形成領域パターンに含まれる拡大素子形成領域パターンを対応する元の素子形成領域パターンに置き換え、前記設計対象機能マクロの分離溝形成パターンを生成するステップとをふくみ、
更に、前記ダミー半導体領域パターンの平面形状を正方形としたときの一辺の長さをｙμｍ、前記分離溝を介して隣接する当該ダミー半導体領域の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該設計対象マクロ形成領域の面積に対する前記設計対象マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び前記絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁材料の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記絶縁材料を堆積したときの平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の最適平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、前記ダミー半導体領域の一辺の長さｙは、次式を満足するように決定することを特徴とする。
【００２７】
又、本発明の他の半導体装置の設計方法は、多層配線構造を備え、且つ半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロが形成される設計対象マクロ形成領域の配線層であって、少なくとも上に所定の絶縁膜が堆積される一つの第１配線層について、前記半導体基板に形成された素子と接続する通常配線パターンを所定の設計基準に基づいて設計するステップと、
前記設計対象マクロ形成領域パターンの面積を算出するステップと、
適用する製造工程及び設計基準により定まるパラメータに基づいて、ダミー配線の平面形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー配線パターンを、前記パラメータに含まれる所定のピッチで前記設計対象マクロ形成領域内全面にマトリックス状に配置し、第１の仮配線層形成パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記通常配線パターンを所定寸法だけ拡大し拡大通常配線パターンを生成するステップと、
前記拡大通常配線パターンを前記第１の仮配線層パターン上に重ね合わせ、前記拡大通常配線パターンと重複する領域が存在する前記ダミー配線パターンを除去して第２の仮配線層形成パターンを生成するステップと、
第２の仮配線層形成パターンに含まれる拡大通常配線パターンを対応する元の通常配線パターンに置き換えて、前記設計対象機能マクロの第１配線層の第１配線パターンを生成するステップと、を含み、
更に、前記ダミー配線パターンの平面形状を正方形としたときの一辺の長さをｙμｍ、前記絶縁膜を介して隣接する当該ダミー配線パターンの隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー配線を含む前記設計対象マクロ形成領域の面積に対する当該設計対象マクロ形成領域に含まれる前記通常配線の総面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記通常配線の中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁膜の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記第１層間絶縁膜を堆積したときの前記平坦部の膜厚及び前記通常配線の境界近傍で該境界と直交する方向の位置により前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、前記ダミー配線パターンの一辺の長さｙは、次式を満足するように決定することを特徴とする。
【００２８】
【発明の実施の形態】
本発明者は、上述の課題を解決するために鋭意実験研究を行った結果、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを十分抑制できない、或いは分離溝を埋設する絶縁材料の堆積膜厚が一定になるようにしても、ウェハ上の回路パターンが異なると、平坦性のバラツキが一層大きくなる原因について以下の知見を得た。
【００２９】
ＳＴＩ技術においては分離溝に所定の絶縁材料を充填した後のチップ表面を平坦化するために、ＣＭＰ研磨法により不要な絶縁材料を除去するが、平坦化のために研磨して除去しなければならない絶縁材料の総量（体積）を単位面積当たりに規格化した量（以下、この規格化した量を必要ＣＭＰ研磨量とする）が、チップ内に占める凸部領域の面積の比率（以下、単に凸部面積率とする）により変化する。図９は、絶縁材料の堆積膜厚を一定としたとき、チップ内に占める回路素子が形成される凸部面積の比率（以下、拡散層面積率とする）に対する必要ＣＭＰ研磨量の依存性及び各拡散層面積率のチップに一定サイズのダミーパターンをそれぞれ追加した場合の必要ＣＭＰ研磨量の依存性の一例を、拡散層面積率と必要ＣＭＰ研磨量をそれぞれ横軸と縦軸にして示す。図９から分かるとおり、ダミーパターンを追加することで最終的な凸部面積率の差を小さくできるので、拡散層面積率に応じた必要ＣＭＰ研磨量の変動の程度は緩和されているが、解消し切れていない。
【００３０】
これは、例えば近年盛んに開発が進められているシステムＬＳＩのように多数の機能マクロを一つのチップ上に搭載するような場合、例えばメモリマクロと論理処理マクロのように機能マクロが異なると機能マクロに含まれるトランジスタ密度も異なるのが通常であり、異なる機能マクロ間では必要ＣＭＰ研磨量に差が生じることを意味する。又、システムＬＳＩやメモリＬＳＩ或いはマイクロコンピュータ等々の製品毎にＭＯＳトランジスタ等のチップ上の素子密度は大きく異なるので、製品毎に必要ＣＭＰ研磨量が異なることも意味する。
【００３１】
又、分離用溝を開口後、絶縁材料を堆積するとき凸部領域と分離用溝部との境界部では、例えば図１０に示すＰ部、Ｑ部のように境界部からの距離により膜厚が変化する部分が生じることが知られている。そして、凸部領域のサイズが小さい程、或いは凸部領域の周囲長が長くなるほどその影響が大きくなる。図１１は、この影響を示すグラフで、横軸を個々の凸部領域のサイズ（相対値）、縦軸を必要ＣＭＰ研磨量として、チップ内に占める凸部領域の面積の比率（以下、単に凸部面積率とする）を一定（０．５）に保ちながら、個々の凸部領域のサイズを変化させたときの必要ＣＭＰ研磨量の変化を示す。図１１から分かるとおり、凸部面積率を一定にしたとしても、個々の凸部領域のサイズが変化すると必要ＣＭＰ研磨量も変化する。従って、従来のように凸部領域の分布の疎密に応じて、分布が疎の領域の大きさは考慮するとしても、ほぼ一律のダミーパターンを配置するだけでは、例え凸部面積率を一定にできたとしてもチップ内の平坦性のバラツキ抑制に限界があることが分かった。
【００３２】
本発明者は、上記知見に基づき更に鋭意検討した結果、ＣＭＰ研磨工程で除去する絶縁材料の総体積量を管理することで、上記問題を解決できることを見いだした。本発明は、この知見に基づいてなされたものであり、各機能マクロ形成領域毎に適切なサイズのダミーパターンを適切な配置間隔で配置することにより、絶縁材料が凹部を丁度充填するように堆積されたときの各機能マクロ形成領域における必要ＣＭＰ研磨量が当該機能マクロ領域を含むチップの製造に適用する製造工程及び設計基準により定まる絶縁材料の最適平均膜厚に等しくなるようにした点に特徴がある。尚、このときダミーパターンのサイズ、平面形状及び配置間隔は一つの機能マクロ形成領域内では一定になっている。以下、本発明について図面を参照して説明する。
【００３３】
図１は、本発明の半導体装置の一実施形態を説明するための図で、（ａ）はこの半導体装置が有するチップ１００の模式的な平面図、（ｂ），（ｃ），（ｄ）はチップ１００に搭載されている機能マクロであるブロックＡ１１０、ブロックＢ１２０、ブロックＣ１３０のＳＴＩ領域形成パターンをそれぞれ模式的に示す平面図である。図１を参照すると、チップ１００には、例えば第１〜第５の機能マクロであるブッロクＡ１１０、ブロックＢ１２０、ブロックＣ１３０、ブロックＤ、ブロックＥが搭載され、更にいずれも図示されていない入／出力用のバッファ回路及び外部と接続しチップ１００に搭載されている各素子を駆動する電源の供給や所定の信号の入出力のための接続電極を備えている。
【００３４】
又、例えばブロックＡ１１０は第１機能マクロを構成する回路素子が形成される素子形成領域である回路領域１１０ａと、実際には回路素子は形成されない複数のダミー半導体領域１を含み、同様にブロックＢ１２０は回路素子が形成される回路領域１２０ａ，１２０ｂと複数のダミー半導体領域２，２ａ，２ｂを含み、ブロックＣ１３０は回路素子が形成される回路領域１３０ａ，１３０ｂ，１３０ｃと複数のダミー半導体領域３を含み、それぞれ構成されている。
尚、図示及び説明は省略するが、ブロックＤ，Ｅについてもそれぞれの機能に応じた回路素子を形成するための回路領域及びそれぞれのブロック面積と拡散領域面積に応じたダミー半導体領域を同様に含み構成されている。
【００３５】
又、各ブロックに含まれるダミー半導体領域は当該ブロック内では互いに同一平面形状、例えば正方形で、且つ同一サイズである。更に、このサイズ（正方形の場合一辺の長さ）は、後述するように当該ブロックの面積、当該ブロックに含まれる回路領域の面積、適用プロセス及び設計基準等により算出される。但し、ダミー半導体領域同士がＳＴＩ領域のみを介して隣接する場合のダミー半導体領域の隣接ダミー間隔D0と当該ダミー半導体領域のサイズの和を隣接ダミー配置ピッチＺとしたとき、この隣接ダミー配置ピッチＺは通常各ブロックに共通の値となっている。すなわち、例えばブロックＡ１１０に含まれるダミー半導体領域１の隣接ダミー配置ピッチも、ブロックＢ１２０に含まれるダミー半導体領域２の隣接ダミー配置ピッチも、ブロックＣ１３０に含まれるダミー半導体領域３の隣接ダミー配置ピッチも全てＺとなっている。
【００３６】
次に、ＳＴＩ技術による分離構造の形成方法の概略を説明する。図２は、図１（ｃ）のＡ−Ａ’線に沿った断面を主要工程毎に模式的に示す工程断面図である。以下、図２を参照して説明する。まず、ウェハ状態のシリコン基板２０の表面にシリコン酸化膜２２を、例えば１０ｎｍ程度の膜厚で形成した後、シリコン窒化膜（以下、ＳＩＮ膜とする）２４を例えば１５０ｎｍ程度の膜厚で堆積する。次に、フォトレジスト（以下、ＰＲとする）２６を塗布して分離溝形成パターンを露光し、回路領域１２０ａ，１２０ｂ上のＰＲ２６ｂ，２６ｄ及びダミー半導体領域２ａ，２ｂ上のＰＲ２６ａ，２６ｃを残して分離溝形成部を開口する（ａ）。
【００３７】
次に、ドライエッチング技術を用いて分離溝形成部のシリコン酸化膜２２及びＳＩＮ膜２４を除去し、更にシリコン基板２０を所定の深さ例えば３００ｎｍ程度エッチングして開口部２８ａ〜２８ｅを含む分離溝を形成する。この結果、回路領域１２０ａ，１２０ｂを含む各回路領域及びダミー半導体領域２ａ，２ｂを含む各ダミー半導体領域が凸部領域となる。次に、ＰＲ２６ａ〜２６ｄを含むシリコン基板２０上のＰＲを全て除去した後、開口部２８ａ〜２８ｅの表面を酸化し、所定膜厚のシリコン酸化膜３０を形成する（ｂ）。
【００３８】
次に、所定の絶縁材料として、例えば高密度プラズマ化学気相成長シリコン酸化膜（以下、ＨＤＰ酸化膜とする）を所定の膜厚で全面に堆積し、開口部２８ａ〜２８ｅをＨＤＰ酸化膜３２ａ〜３２ｅにより充填する。このとき、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上にも、当然ＨＤＰ酸化膜３４が堆積されるされる（ｃ）。尚、ＨＤＰ酸化膜の膜厚は、分離溝の深さが上に例示した３００ｎｍ程度であれば、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＳＩＮ膜２４の表面までの合計深さは、シリコン酸化膜２２及びＳＩＮ膜２４の各膜厚を分離溝の深さに加えた４６０ｎｍ程度であり、回路領域１２０ａ上のＨＤＰ酸化膜３４の平坦部で４６０ｎｍ程度堆積すれば、回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＳＩＮ膜２４の高さまで、充填することができる。
【００３９】
次に、ＣＭＰ技術を用いて回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域上のＨＤＰ酸化膜３４を研磨除去する。これにより、開口部２８ａ〜２８ｅにＨＤＰ酸化膜３２ａ〜３２ｅがそれぞれ充填されたＳＴＩ領域１２ａ〜１２ｅを含む各ＳＴＩ領域が形成されると共に、各ＳＴＩ領域の表面と回路領域１２０ａ，１２０ｂ及びダミー半導体領域２ａ，２ｂを含む凸部領域の表面とが平坦化される（ｄ）。
【００４０】
次に、本実施形態のチップ１００に含まれる各機能マクロのダミー半導体領域の平面形状が正方形の場合の設計方法について、素子分離工程の場合であって、回路領域やダミー半導体領域と分離溝との境界近傍で該境界と直交する方向の位置により絶縁材料３４の膜厚が変化するオフセット部８が回路領域やダミー半導体領域内に生じる場合を例として説明する。本実施形態のチップ１００におけるダミー半導体領域は、機能マクロ毎に設計される点に特徴がある。図３は、以下の説明に必要となる各寸法及び領域の定義示す模式的な断面図であり、図４はダミー半導体領域を正方形としたとき、各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った模式的な断面図、（ｃ）はダミー半導体領域を所定の隣接ダミー配置ピッチＺで配列して埋め尽くしたダミー部の模式的な平面図である。以下、図１，３，４を参照しながら、例えば第２機能マクロであるブロックＢ１２０をダミー半導体領域の設計対象となる機能マクロの例としてダミー半導体領域２の一辺の長さの算出方法を具体的に説明する。
【００４１】
まず、ブロックＢ１２０のに含まれる素子形成領域である回路領域１２０ａ，１２０ｂのパターンを設計する。この結果、回路領域１２０ａ，１２０ｂの総面積が算出される。ここで、例えばブロックＢ１２０の面積をＳμｍ2 、回路領域１２０ａ，１２０ｂの総面積をＳd0μｍ2 とし、拡散層面積率αを、
α＝Ｓd0／Ｓ
とする。又、絶縁材料３４を堆積したとき、回路領域１２０ａ，１２０ｂの中で平坦部７となる部分の総面積をＳd1μｍ2 とし、平坦部面積率βを、
β＝Ｓd1／Ｓ
とする。
【００４２】
更に、チップ１００の製造に適用する製造工程及び設計基準により定まる絶縁材料の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、ダミー半導体領域の一辺の長さをｙμｍ、ＳＴＩ分離領域を介して隣接するダミー半導体領域の隣接ダミー間隔をD0μｍ、隣接ダミー配置ピッチをＺ（＝ｙ＋D0）μｍとし、絶縁材料３４が分離溝を丁度充填するように堆積されたときの平坦部７の膜厚及び回路領域１２０ａ，１２０ｂと分離溝との境界近傍で該境界と直交する方向の位置により絶縁材料３４の膜厚が変化するオフセット部８における絶縁材料３４の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとし、ブロックＢ１２０から回路領域１２０ａ，１２０ｂを除いたダミー部における絶縁材料３４の平均膜厚をｔx μｍとしたとき、ブロックＢ１２０における必要ＣＭＰ研磨量を最適平均膜厚ｔi μｍに一致させるには、ブロックＢ１２０における必要ＣＭＰ研磨量に対する寄与を、回路領域１２０ａ，１２０ｂの中で平坦部７となる部分、回路領域１２０ａ，１２０ｂのオフセット部８、及びダミー部に分けて考えると、これらはそれぞれ、β×ｔ1 、（α−β）×ｔ2 、及び（１−α）×ｔx と表されるので、次式が成立するようにｔx を定めればよい。
β×ｔ1 ＋（α−β）×ｔ2 ＋（１−α）×ｔx ＝ｔi
又、図４（ｃ）のように一辺の長さがｙのダミー半導体領域２を隣接ダミー配置ピッチＺ（＝ｙ＋D0）で配列してダミー部が埋め尽くされていると仮定すると、ダミー部におけるダミー半導体領域２の面積率αd とダミー平坦部面積率βd は、
αd ＝ｙ2／Ｚ2
βd ＝（ｙ−２Ｘ）2／Ｚ2
となる。
【００４３】
又、上記ダミー部における絶縁材料３４の平均膜厚ｔx は、ダミー半導体領域２の平坦部７の膜厚，オフセット値及びオフセット部８における絶縁材料３４の平均膜厚を、回路領域１２０ａ，１２０ｂの場合と同じｔ1 ，Ｘ及びｔ2 として、次式のようになる。
従って、ブロックＢ１２０における必要ＣＭＰ研磨量がｔi μｍとなるようにするには、ダミー半導体領域の一辺の長さｙを、次式により決定すればよい。
例えば、α＝０．５，β＝０．３，ｔ1＝０．５μｍ，ｔ2＝０．１５μｍ，
ｔi ＝０．２５μｍ，Ｘ＝０．５μｍ，Ｚ＝４μｍとすると、
ｔx ＝０．１４μｍ，ｙ＝２．７７μｍとなる。
【００４６】
次に、ブロックＢ１２０を設計対象機能マクロの例として、この一辺の長さが２．７７μｍの正方形であるダミー半導体領域２の配置方法について説明する。図５はこの配置方法を説明するための模式的なパターンの平面図である。ブロックＢ１２０には回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂが予め設計してある（ａ）。まず、このダミー半導体領域２のパターンである一辺が２．７７μｍの第１正方形パターン２ｖをブロックＢ１２０の領域全体にピッチＺ（＝４μｍ）でマトリックス状に配置してブロックＢ１２０の第１の仮拡散層形成領域パターンを生成する（ｂ）。より具体的には、例えばブロックＢ１２０の領域全体をまず一辺がＺの仮想正方形パターンで隙間無く覆った後、この仮想正方形の中心に第１正方形パターン２ｖを配置すればよい。又、予め設計してある回路領域のパターン２２０ａ，２２０ｂを所定寸法だけ拡大し、拡大素子形成領域パターンである仮回路領域パターン２２０ａｅ，２２０ｂｅを生成する。通常この所定寸法は、分離溝形成に必要な最小幅Wmμｍであればよい。
【００４７】
次に、第１の仮拡散層領域形成パターンに回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂが設計位置になるように仮回路領域パターン２２０ａｅ，２２０ｂｅを重ねる（ｃ）。
【００４８】
次に、仮回路領域パターン２２０ａｅ，２２０ｂｅと一部でも重なっている（但し、辺又は点の接触のみは除く）第１正方形パターン２ｘを全て除去する。
【００４９】
次に、仮回路領域パターン２２０ａｅ，２２０ｂｅを回路領域１２０ａ，１２０ｂのパターン２２０ａ，２２０ｂに置き換えると、残されている第１正方形パターン２ｖをダミー半導体領域２のパターンとするブロックＢ１２０の素子分離をする分離溝形成パターンが生成できる（ｄ）。
【００５０】
尚、この配置方法の場合、回路領域の配置或いはサイズによってはダミー半導体領域２を配置できる余地があるにもかかわらず、空白となる領域が発生する可能性がある。図１３は、その具体的な例を説明するための模式的な平面図である。図１３を参照すると、例えばブロックＢ１２０に含まれる回路領域の設計結果が、パターン２２２ａ，２２２ｂと仮回路領域パターン２２２ａｅ，２２２ｂｅになったとし、上述の手順で分離溝形成パターンを生成すると、図１３（ｂ）のようにそのままでは矩形状の広い分離溝形成領域となる空白域２３０が生じてしまう。但し、複数のダミー半導体領域で空白域２３０が２つに分離される場合もある。
【００５１】
このとき、当該ブロック１２０における第１正方形パターン２ｍのマトリックス状配置の互いに直交する配置方向を第１方向及び第２方向とし、この空白域２３０の第１方向の長さをｈμｍ（この例では、パターン２２２ａとパターン２２２ｂの間隔とする）としたとき、ｋを０又は正の整数として、
ｙ＋Ｚ＞ｈ−ｋ・Ｚ≧ｙ＋２Wm …（ａ）
を満足するｋが存在する場合、第１方向の第１正方形パターンの位置を第１方向に平行に移動させることで、第１方向に（ｋ＋１）個のダミー半導体領域パターンとなる第１正方形パターン２ｍを配置することができる。具体的には、ｋが０又は偶数であれば、一つの第１正方形パターン２ｍの中心が空白域２３０の第１方向の中心を通る第２方向の直線に重なるようにようにし、第１方向のその両側に隣接ダミー間隔D0を保ちながら第１正方形パターン２ｍを配置することで、この空白域の第１方向に合計（ｋ＋１）個の第１正方形パターン２ｍを配置でき、空白域を解消できる。図１３はｋ＝０の例である。又、ｋが奇数の場合は、空白域２３０の第１方向の中心を通る第２方向の直線が、第１方向に隣接する２つの第１正方形パターン２ｍの間の中心になるようにし、第１方向のこれら２つの第１正方形パターン２ｍの両側に隣接ダミー間隔D0を保ちながら第１正方形パターン２ｍを配置することで、ｋが奇数の場合もこの空白域の第１方向に合計（ｋ＋１）個の第１正方形パターン２ｍを配置でき、空白域を解消できる。又、第２方向に付いても、空白域がある場合は、第１方向の場合と全く同様にして空白域を解消することができるので、その説明は省略する。尚、このような空白域２３０の有無は、分離溝形成パターンを生成後に、例えば上述した（ａ）式を用いて所定の設計ルールチェック（ＤＲＣ）を実施すれば容易に検出でき、検出結果に応じて適宜、ダミー半導体領域となる第１正方形パターン２ｍを追加すればよい。
【００５２】
ＣＭＰ研磨工程においては、通常上記必要ＣＭＰ研磨量ｔi の値に応じて所望の平坦化を達成する上で最適な絶縁材料３４の最適膜厚が決まる。そして、このｔi の値は、絶縁材料３４の堆積工程における堆積膜厚を一定とすると、各ブロックの面積に対する回路領域及びダミー半導体領域を含む凸部領域の面積の比率及びこの凸部領域の面積に対するオフセット部の面積の比率により定まる。具体的には、ブロックの面積に対する凸部領域の面積の比率が大きくなればｔi の値は大きくなる。又、ブロックの面積に対する凸部領域の面積の比率が同じでも、凸部領域の面積に対するオフセット部の面積の比率が大きくなる、言い換えると個々の凸部領域の面積が小さくなると、ｔi の値は小さくなる。
【００５３】
尚、例えばテトラ・エチルオルソシリケート（ＴＥＯＳ：Tetra-ethylorthosilicate）と酸素を反応ガスとするプラズマ化学気相成長による酸化膜を絶縁材料として堆積したときのように形状が図１０（ｂ）のようになる場合は、オフセット部８が回路領域１２０ａ，１２０ｂやダミー半導体領域を含む凸部領域の外側に生じている。図１２（ａ），（ｂ）は、オフセット部８が凸部領域の外側に発生する場合で、凸部領域が、ほぼ図３，４の例の場合の平坦部７になると近似したときの図４（ａ），（ｂ）に相当する寸法定義示す図である。この場合は、回路領域１２０ａ，１２０ｂの設計パターンから算出された総面積をＳd0μｍ2 、回路領域１２０ａ，１２０ｂの周囲のオフセット部の面積をＳfsμｍ2 として、拡散層面積率α’及び平坦部面積率β’を、
α’＝（Ｓd0＋Ｓfs）／Ｓ
β’＝Ｓd0／Ｓ
と定義する。又、この場合も図４（ｃ）のように一辺の長さがｙμｍのダミー半導体領域２を隣接ダミー配置ピッチＺμｍで配列してダミー部が埋め尽くされていると仮定すると、図１２を参照して、ダミー部におけるダミー半導体領域２の面積率αd'とダミー平坦部面積率βd'を、
αd'＝（ｙ＋２Ｘ）2／Ｚ2
βd'＝ｙ2／Ｚ2
とする。この場合、回路領域１２０ａ，１２０ｂの周囲のオフセット部の絶縁材料はダミー部の平均膜厚ｔx に寄与することになるので、ｔ1 ，ｔ2 ，ｔi は、上記定義と同じとして、次式が成立するようにｔx を定めればよい。
β’×ｔ1 ＋（１−β’）ｔx ＝ｔi
又、この場合のｔx は次式で表すことができる。
従って、この場合にブロックＢ１２０における必要ＣＭＰ研磨量がｔi μｍとなるようにするには、ダミー半導体領域の一辺の長さｙを次式により決定すればよい。
尚、上記方法により決定したｙとＺの差が小さくなって、分離溝を形成するための最小寸法未満になる場合は、Ｚを大きくして（１）式又は（２）式に基づいてｙを再計算すればよい。
【００５６】
本実施形態の半導体装置が有するチップ１００に搭載する各機能マクロは、素子分離をする分離溝形成パターン作成時に、上述した方法により定めた大きさ、形状のダミー半導体領域を付加することにより、各機能マクロ領域の最適な必要ＣＭＰ研磨量を同じ値に統一することができる。従って、例えば図１のチップ１００全体で考えると、ブロックＡ〜Ｅを除く残りの部分、すなわち入／出力回路部や接続電極部等を含む全ての領域を仮にブロックＰとし、このブロックＰに付いても上記と同じ方法でダミー半導体領域を設けることで、チップ１００全体の最適な必要ＣＭＰ研磨量を同じ値にすることができ、素子分離工程後のチップ１００の表面を一層平坦化することができる。
【００５７】
又、各機能マクロを上記方法で設計することにより、チップに搭載する機能マクロの組み合わせが異なる別の製品であっても、ｔi の値を一定に保つことができるので、絶縁材料の堆積工程や、その後のＣＭＰ研磨工程の工程条件を一定に保つことができ、半導体装置の生産効率大幅に向上させることができる。
【００５８】
図６は、例えば任意の機能マクロについて、一定形状，サイズのダミー半導体領域を配置した場合と、上述した本発明の方法によりダミー半導体領域のサイズを算出して当該機能マクロのダミー半導体領域とした場合の、回路領域の面積率（機能マクロ面積に対する回路領域面積の比率）に対するＣＭＰ研磨工程での最適な必要ＣＭＰ研磨量の依存性を、横軸を回路領域の面積率，縦軸を必要ＣＭＰ研磨量（任意スケール）として示すグラフである。このグラフからも分かるとおり、本発明の方法によりダミー半導体領域のサイズを算出して当該機能マクロのダミー半導体領域とすることにより、回路領域の面積率が変化してもＣＭＰ研磨工程での最適な必要ＣＭＰ研磨量は一定に維持されるので、チップ内の平坦性のバラツキが一層低減されると共にＣＭＰ研磨工程の工程条件も一定にすることができ、生産効率を大幅に向上させることができる。
【００５９】
又、各種機能マクロのレイアウトパターンを設計する際に必要ＣＭＰ研磨量ｔi の値を統一して本発明の設計方法を適用しておけば、例えば異なる設計者或いは設計グループが設計した機能マクロを一つのチップ内で組み合わせて使用しシステムＬＳＩを開発するような場合でも、少なくとも機能マクロ領域に関しては平坦化のためのダミー半導体領域を新たに設計する必要がなく、設計を効率化できる。
【００６０】
又、上記実施形態は、素子間を分離するＳＴＩ領域の形成にＣＭＰ研磨工程を用いた場合を例として説明したが、多層配線構造を有するチップで配線形成後に上層に層間絶縁膜を堆積し、その表面を平坦化する必要がある下層の第１配線層についても同様の設計方法を適用できる。具体的には、対象となる機能マクロの第１配線層で、当該機能マクロの所望の機能を実現するための信号の伝送或いは電源の供給を行う通常配線パターンの面積が、上記実施形態の説明における回路領域の面積に、又第１配線層の上に堆積する第１層間絶縁膜を分離溝に充填する絶縁材料に相当するものとして扱えば、適用する製造工程及び設計基準により定まるパラメータは、具体的数値は異なるとしても、上記実施形態の場合と全く同様のパラメータが定められ、第１配線層のダミー配線パターンのサイズの決定及び当該機能マクロ領域内でのその配置は、上記実施形態と全く同様に行うことができるので、詳細な説明は省略する。
【００６１】
更に、配線の形成方法に、平坦化された基板上に所定の厚さの絶縁膜を堆積し、配線を形成する場所に溝を形成した後、配線材料である金属を溝に埋め込み、溝以外の金属をＣＭＰ研磨により除去して所望の配線を形成するダマシン法を用いる半導体装置に対しても、ダミー配線パターンのサイズを求める具体的に計算式は変わるが、全く同様の考え方を適用できる。
【００６２】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、ダミーパターンの形状は円、矩形或いは正多角形であってもよい。又、上記実施形態は隣接ダミー中心間距離Ｚを先に設定してｙを決定するようにした例を説明したが、ｙを予め設定し、（１）式又は（２）式に基づいて隣接ダミー中心間距離Ｚを決定するようにすることもできる。
【００６３】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、例えば素子分離のためのＳＴＩ領域の形成や多層配線の下層配線パターンの形成のように、凹凸パターンを形成した工程の後で、所定の絶縁材料等を少なくとも凹部が確実に充填されように堆積し、更にこの堆積した材料をＣＭＰ研磨技術を用いてチップ表面の平坦化を行う際に、チップ内の平坦性のバラツキを一層抑制することができるという効果が得られる。
【００６４】
又、本発明の半導体装置の設計方法によれば、上記平坦化を実現するためのダミーの凸パターンの設計を容易に且つ自動で行うことができると共に、設計基準、製造プロセスが同じであれば、製品が変わってもＣＭＰ研磨工程等の工程条件の調整頻度を低減でき、生産効率を向上させることができるという効果も得られる。
【００６５】
又、各機能マクロのレイアウトパターンを本発明の設計方法を適用して設計することで、これらの機能マクロを用いたシステムＬＳＩのレイアウトパターン設計が容易になるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を説明するための図で、（ａ）はこの半導体装置が有するチップの模式的な平面図、（ｂ），（ｃ），（ｄ）はチップに搭載されている機能マクロであるブロックＡ、ブロックＢ、ブロックＣの素子分離領域形成パターンをそれぞれ模式的に示す平面図である。
【図２】図１（ｃ）のＡ−Ａ’線に沿った断面を主要工程毎に模式的に示す工程断面図である。
【図３】ダミー半導体領域を正方形としたときの一辺の長さを算出するための、各寸法の定義を示す模式的な断面図である。
【図４】ダミー半導体領域を正方形としたとき、各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った模式的な断面図、（ｃ）はダミー半導体領域を所定のピッチで配列して埋め尽くしたダミー部の模式的な平面図である。
【図５】ダミー半導体領域の配置方法を説明するための模式的なパターンの平面図である。
【図６】回路領域の面積率に対するＣＭＰ研磨工程での必要ＣＭＰ研磨量の依存性を示すグラフである。
【図７】特開２０００−１１４２５８号公報に開示された半導体装置のレイアウトである。
【図８】特開２００１−１７６９５９号公報に開示された半導体装置を説明するための図で、（ａ）は平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＸ１−Ｘ１’部及びＸ２−Ｘ２’部の断面図である。
【図９】拡散層面積率に対する必要ＣＭＰ研磨量の依存性を示す一例のグラフである。
【図１０】凸部領域と分離用溝部との境界部における絶縁材料の堆積プロファイルの例を模式的に示す断面図である。
【図１１】凸部領域のサイズによる必要ＣＭＰ研磨量の変化を示すグラフである。
【図１２】ダミー半導体領域を正方形としたとき、オフセット部が凸部領域の外側に生じる場合の各寸法の定義を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＣ−Ｃ’線に沿った模式的な断面図である。
【図１３】ダミー半導体領域パターンを配置する際に、発生する可能性がある空白域を説明するための模式的な平面図である。
【符号の説明】
１，２，２ａ，２ｂ，３ ダミー半導体領域
７ 平坦部
８ オフセット部
１２ａ〜１２ｅ ＳＴＩ領域
２０ シリコン基板
２２，３０ シリコン酸化膜
２４ ＳＩＮ膜
２６ａ，２６ｂ，２６ｃ，２６ｄ ＰＲ
２８ａ〜２８ｅ 開口部
３２ａ〜３２ｅ，３４ ＨＤＰ酸化膜
１００ チップ
１１０ ブロックＡ
１２０ ブロックＢ
１３０ ブロックＣ
１１０ａ，１２０ａ，１２０ｂ，１３０ａ，１３０ｂ，１３０ｃ 回路領域
２２０ａ，２２０ｂ，２２２ａ，２２２ｂ パターン
２２０ａｅ，２２０ｂｅ，２２２ａｅ，２２２ａｂ 仮回路領域パターン
２３０ 空白域
Claims (20)
- 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積は異なることを特徴とする半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
複数の前記機能マクロ形成領域において、前記ダミー半導体領域の平面形状及び面積は一定であり、且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする半導体装置。 - 前記半導体装置に搭載された前記各機能マクロ形成領域において、前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー間中心距離は一定である請求項１記載の半導体装置。
- 前記半導体装置に搭載された一つの前記機能マクロ形成領域において、前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は一定である請求項１乃至３いずれか１項に記載の半導体装置。
- 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して互いに隣接する前記ダミー半導体領域の隣接ダミー間隔は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は、素子が形成される素子形成領域と、素子が形成されない複数のダミー半導体領域と、前記素子形成領域及び複数の前記ダミー半導体領域の間を相互に分離する所定の絶縁材料で埋設された分離溝とを有し、
一つの前記機能マクロ形成領域における前記ダミー半導体領域は、互いに同一平面形状，同一面積，且つ前記分離溝を介して隣接する前記ダミー半導体領域の隣接ダミー中心間距離は当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー半導体領域の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする半導体装置。 - 前記ダミー半導体領域の面積又は前記隣接ダミー間隔のどちらか一方が、少なくとも当該ダミー半導体領域を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記素子形成領域の総面積と、前記分離溝を前記絶縁材料で埋設する方法により定まるオフセット値に基づき定められる請求項１乃至６いずれか１項に記載の半導体装置。
- 前記ダミー半導体領域の平面形状は正方形である請求項１乃至７いずれか１項に記載の半導体装置。
- 平面形状が正方形である前記ダミー半導体領域の一辺の長さをｙμｍ、前記分離溝を介して隣接する当該ダミー半導体領域の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー半導体領域を含む前記機能マクロ形成領域の面積に対する当該機能マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び前記絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び設計基準により定まる前記絶縁材料の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁材料を堆積したときの前記平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、
ｙ＝（−Ｃ＋（Ｃ2 ＋２ｔ1 ×Ｘ×Ｃ＋ｔ1 ×ｔx ×Ｚ2 ）1/2 ）／ｔ1
但し、
ｔx ＝（ｔi −（α−β）×ｔ2 −（β×ｔ1 ））／（１−α）
Ｃ＝２×Ｘ×（ｔ2 −ｔ1 ）
を満足する請求項８記載の半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、
前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積と、前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積は異なることを特徴とする半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記通常配線及び前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
複数の前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状且つ同一面積であり、且つ互いに隣接する前記ダミー配線の隣接ダミー間隔は前記第１機能マクロ形成領域と前記第２機能マクロ形成領域で異なることを特徴とする半導体装置。 - 前記各機能マクロ形成領域において、前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離は一定である請求項１０記載の半導体装置。
- 一つの前記機能マクロ形成領域において、互いに隣接する前記ダミー配線の隣接ダミー間隔は一定である請求項１０乃至１２いずれか１項に記載の半導体装置。
- 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー間隔が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ１μｍ2 及びD1μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー間隔をそれぞれＳ２μｍ2 及びD2μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（D1−D2）2 ≠０
を満足することを特徴とする半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置であって、
複数の前記機能マクロ形成領域は、少なくとも第１の機能マクロが形成された第１機能マクロ形成領域と、前記第１の機能マクロと異なる第２の機能マクロが形成された第２機能マクロ形成領域とを含み、
前記各機能マクロ形成領域は前記半導体基板に形成された素子と接続する通常配線と、前記素子とは接続しない複数のダミー配線と、前記ダミー配線の上に堆積する所定の絶縁膜とを有し、
一つの前記機能マクロ形成領域に含まれる複数の前記ダミー配線は、互いに同一平面形状，同一面積，且つ前記絶縁膜を介して互いに隣接する前記ダミー配線の隣接ダミー中心間距離が当該機能マクロ形成領域内で一定であり、
更に前記第１機能マクロ形成領域に含まれる第１ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ１μｍ2 及びＺ１μｍとし、
前記第２機能マクロ形成領域に含まれる第２ダミー配線の面積及び前記隣接ダミー中心間距離をそれぞれＳ２μｍ2 及びＺ２μｍとしたとき、
（Ｓ１−Ｓ２）2 ＋（Ｚ１−Ｚ２）2 ≠０
を満足することを特徴とする半導体装置。 - 前記ダミー配線の面積又は前記隣接ダミー間隔のどちらか一方が、少なくとも当該ダミー配線を含む前記機能マクロ形成領域の面積と、この機能マクロ形成領域に含まれる前記通常配線の総面積と、当該ダミー配線の上に堆積する前記絶縁膜の堆積方法により定まるオフセット値に基づき定められる請求項１０乃至１５いずれか１項に記載の半導体装置。
- 前記ダミー配線の平面形状は正方形である請求項１０乃至１６いずれか１項に記載の半導体装置。
- 平面形状が正方形である前記ダミー配線の一辺の長さをｙμｍ、隣接する当該ダミー配線の隣接ダミー間隔をD0μｍとして、Ｚ＝ｙ＋D0とし、
当該ダミー配線を含む前記機能マクロ形成領域に含まれる前記通常配線の中の当該ダミー配線と同一配線層で形成された同層通常配線の総面積と当該機能マクロ形成領域の面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記同層通常配線の中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβ とし、
適用する製造工程及び設計基準により定まる前記絶縁膜の最適平均膜厚及びオフセット値をそれぞれｔi μｍ及びＸμｍとし、更に前記絶縁膜を堆積したときの平坦部の膜厚及び前記通常配線の境界近傍で該境界と直交する方向の位置により
前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、
ｙ＝（−Ｃ＋（Ｃ2 ＋２ｔ1 ×Ｘ×Ｃ＋ｔ1 ×ｔx ×Ｚ2 ）1/2 ）／ｔ1
但し、
ｔx ＝（ｔi −（α−β）×ｔ2 −（β×ｔ1 ））／（１−α）
Ｃ＝２×Ｘ×（ｔ2 −ｔ1 ）
を満足する請求項１７記載の半導体装置。 - 半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、
少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロの素子形成領域となる素子形成領域パターンを所定の設計基準に基づいて設計するステップと、
当該設計対象機能マクロが形成される設計対象マクロ形成領域の面積を算出するステップと、
適用する製造工程及び前記設計基準により定まるパラメータに基づいて、ダミー半導体領域パターンの形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー半導体領域パターンを、前記パラメータに含まれる所定のピッチでマトリックス状に前記設計対象マクロ形成領域内全面に配置し、第１の仮拡散層形成領域パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記素子形成領域パターンを所定寸法だけ拡大し拡大素子形成領域パターンを生成するステップと、
前記拡大素子形成領域パターンを前記第１の仮拡散層形成領域パターン上に重ね合わせ、前記拡大素子形成領域パターンと重複する領域が存在する前記ダミー半導体領域パターンを除去して第２の仮拡散層形成領域パターンを生成するステップと、
前記第２の仮拡散層形成領域パターンに含まれる前記拡大素子形成領域パターンを対応する元の前記素子形成領域パターンに置き換え、前記設計対象機能マクロの分離溝形成パターンを生成するステップと、を含み、
更に、前記ダミー半導体領域パターンの平面形状を正方形としたときの一辺の長さｙが、
当該設計対象マクロ形成領域の面積に対する前記設計対象マクロ形成領域に含まれる前記素子形成領域の総面積の比率である拡散層面積率及び絶縁材料を堆積したとき前記素子形成領域の中で前記絶縁材料表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び前記設計基準により定まる前記絶縁材料の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記絶縁材料を堆積したときの前記平坦部の膜厚及び前記素子形成領域と前記分離溝との境界近傍で該境界と直交する方向の位置により前記絶縁材料の膜厚が変化するオフセット部における前記絶縁材料の最適平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、
ｙ＝（−Ｃ＋（Ｃ2 ＋２ｔ1 ×Ｘ×Ｃ＋ｔ1 ×ｔx ×Ｚ2 ）1/2 ）／ｔ1
但し、
ｔx ＝（ｔi −（α−β）×ｔ2 −（β×ｔ1 ））／（１−α）
Ｃ＝２×Ｘ×（ｔ2 −ｔ1 ）
により決定されることを特徴とする半導体装置の設計方法。 - 多層配線構造を備え、且つ半導体基板の主面に機能マクロ形成領域を複数有する半導体装置の設計方法であって、少なくとも前記各機能マクロの設計方法が、
設計対象機能マクロが形成される設計対象マクロ形成領域の配線層であって、少なくとも上に所定の絶縁膜が堆積される一つの第１配線層について、前記半導体基板に形成された素子と接続する通常配線パターンを所定の設計基準に基づいて設計するステップと、
前記設計対象マクロ形成領域の面積を算出するステップと、
適用する製造工程及び前記設計基準により定まるパラメータに基づいて、ダミー配線パターンの平面形状を正方形としたときの該正方形の一辺の長さを所定の方法により算出するステップと、
算出された大きさの前記ダミー配線パターンを、前記パラメータに含まれる所定のピッチで前記設計対象マクロ形成領域内全面にマトリックス状に配置し、第１の仮配線層形成パターンを生成するステップと、
前記設計対象マクロ形成領域に含まれる前記通常配線パターンを所定寸法だけ拡大し拡大通常配線パターンを生成するステップと、
前記拡大通常配線パターンを前記第１の仮配線層パターン上に重ね合わせ、前記拡大通常配線パターンと重複する領域が存在する前記ダミー配線パターンを除去して第２の仮配線層形成パターンを生成するステップと、
前記第２の仮配線層形成パターンに含まれる前記拡大通常配線パターンを対応する元の前記通常配線パターンに置き換えて、前記設計対象機能マクロの前記第１配線層の第１配線パターンを生成するステップとを含み、
更に、前記ダミー配線パターンの平面形状を正方形としたときの一辺の長さｙが、
当該ダミー配線パターンを含む前記設計対象マクロ形成領域の面積に対する当該設計対象マクロ形成領域に含まれる前記通常配線パターンの総面積の比率である配線面積率及び前記絶縁膜を堆積したとき前記通常配線パターンの中で前記絶縁膜表面が平坦部となる平坦部面積率をそれぞれα及びβとし、
適用する製造工程及び前記設計基準により定まる前記絶縁膜の最適平均膜厚，オフセット値，及び前記ピッチをそれぞれｔi μｍ，Ｘμｍ及びＺμｍとし、
更に前記絶縁膜を堆積したときの前記平坦部の膜厚及び前記通常配線パターンの境界近傍で該境界と直交する方向の位置により前記絶縁膜の膜厚が変化するオフセット部における前記絶縁膜の平均膜厚をそれぞれｔ1 μｍ及びｔ2 μｍとしたとき、
ｙ＝（−Ｃ＋（Ｃ2 ＋２ｔ1 ×Ｘ×Ｃ＋ｔ1 ×ｔx ×Ｚ2 ）1/2 ）／ｔ1
但し、
ｔx ＝（ｔi −（α−β）×ｔ2 −（β×ｔ1 ））／（１−α）
Ｃ＝２×Ｘ×（ｔ2 −ｔ1 ）
により決定されることを特徴とする半導体装置の設計方法。
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