JP2000114258A - 半導体装置 - Google Patents
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- JP2000114258A JP2000114258A JP10276127A JP27612798A JP2000114258A JP 2000114258 A JP2000114258 A JP 2000114258A JP 10276127 A JP10276127 A JP 10276127A JP 27612798 A JP27612798 A JP 27612798A JP 2000114258 A JP2000114258 A JP 2000114258A
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Abstract
(57)【要約】
【課題】 新しい設計規則を用いて平坦化のバラツキを
低減し、製品歩留まり向上を図った半導体装置を提供す
る。 【解決手段】 半導体基板１１に、分布に疎密がある状
態で回路動作に必要な凸部１２が配列形成され、少なく
とも凸部１２の周囲に埋め込まれて凸部１２の配列面全
体を平坦化する平坦化膜が形成された半導体装置におい
て、前記凸部１２の分布が疎である領域に、回路動作に
無用な一定形状の第１のダミー凸部１３が周期的に配列
されると共に、第１のダミー凸部１３の配列では埋めら
れない領域に回路動作に無用な任意形状の第２のダミー
凸部１４が配置される。
低減し、製品歩留まり向上を図った半導体装置を提供す
る。 【解決手段】 半導体基板１１に、分布に疎密がある状
態で回路動作に必要な凸部１２が配列形成され、少なく
とも凸部１２の周囲に埋め込まれて凸部１２の配列面全
体を平坦化する平坦化膜が形成された半導体装置におい
て、前記凸部１２の分布が疎である領域に、回路動作に
無用な一定形状の第１のダミー凸部１３が周期的に配列
されると共に、第１のダミー凸部１３の配列では埋めら
れない領域に回路動作に無用な任意形状の第２のダミー
凸部１４が配置される。
Description
【０００１】この発明は、凸型をなす回路パターンが疎
密を持つ分布で配置され、且つその回路パターンが平坦
化される半導体装置に関する。
密を持つ分布で配置され、且つその回路パターンが平坦
化される半導体装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭその他の高集積化半導体メ
モリ等においては、凸型をなす回路パターンを平坦化す
る技術が重要である。例えば、この種の半導体装置にお
ける素子分離技術として、ＳＴＩ（Shallow Trench Iso
lation）が知られている。ＳＴＩ技術では、半導体基板
の素子分離領域に浅い溝を加工し、この溝に素子分離絶
縁膜を平坦に埋め込むことが行われる。
モリ等においては、凸型をなす回路パターンを平坦化す
る技術が重要である。例えば、この種の半導体装置にお
ける素子分離技術として、ＳＴＩ（Shallow Trench Iso
lation）が知られている。ＳＴＩ技術では、半導体基板
の素子分離領域に浅い溝を加工し、この溝に素子分離絶
縁膜を平坦に埋め込むことが行われる。
【０００３】図８は、半導体基板１に加工された素子分
離用溝３により囲まれて凸型の素子領域２が配列された
状態を示している。図９（ａ）はその断面構造である。
素子分離絶縁膜の埋め込みはこの後、ＣＶＤによるシリ
コン酸化膜を堆積し、これをＣＭＰ処理により平坦化す
ることにより行われる。これにより、図９（ｂ）のよう
に、溝３に素子分離絶縁膜４が埋め込まれる。なお図９
中、５は酸化膜、６は素子分離用溝３を加工する際のマ
スクとなる例えばシリコン窒化膜である。
離用溝３により囲まれて凸型の素子領域２が配列された
状態を示している。図９（ａ）はその断面構造である。
素子分離絶縁膜の埋め込みはこの後、ＣＶＤによるシリ
コン酸化膜を堆積し、これをＣＭＰ処理により平坦化す
ることにより行われる。これにより、図９（ｂ）のよう
に、溝３に素子分離絶縁膜４が埋め込まれる。なお図９
中、５は酸化膜、６は素子分離用溝３を加工する際のマ
スクとなる例えばシリコン窒化膜である。
【０００４】しかし、図９に示すように、凸型をなして
配列される素子領域２の配置に疎密があると、素子分離
絶縁膜のＣＭＰ処理の工程で、密度が疎である領域では
密の領域に比べて研磨が大きく進み、図９（ｂ）に示す
ように平坦化のバラツキが生じる。この様な平坦化のバ
ラツキは、その後のリソグラフィにおけるフォーカスマ
ージンの低下、エッチングマージンの低下をもたらし、
製品の歩留まりを低下させる原因となる。
配列される素子領域２の配置に疎密があると、素子分離
絶縁膜のＣＭＰ処理の工程で、密度が疎である領域では
密の領域に比べて研磨が大きく進み、図９（ｂ）に示す
ように平坦化のバラツキが生じる。この様な平坦化のバ
ラツキは、その後のリソグラフィにおけるフォーカスマ
ージンの低下、エッチングマージンの低下をもたらし、
製品の歩留まりを低下させる原因となる。
【０００５】同様の問題は、素子形成後の層間絶縁膜の
堆積と平坦化の場合にもある。即ち図１０に示すよう
に、平坦化された基板１上にＭＯＳトランジスタのゲー
ト電極７がゲート絶縁膜８を介して凸型をなして配列形
成され、この後層間絶縁膜９が堆積されて、ＣＭＰ処理
される。このとき、ＭＯＳトランジスタの配置密度が疎
である領域では研磨が大きく進む結果、図示のように層
間絶縁膜９の平坦化にバラツキが生じる。
堆積と平坦化の場合にもある。即ち図１０に示すよう
に、平坦化された基板１上にＭＯＳトランジスタのゲー
ト電極７がゲート絶縁膜８を介して凸型をなして配列形
成され、この後層間絶縁膜９が堆積されて、ＣＭＰ処理
される。このとき、ＭＯＳトランジスタの配置密度が疎
である領域では研磨が大きく進む結果、図示のように層
間絶縁膜９の平坦化にバラツキが生じる。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
半導体装置の平坦化技術では、凸部の分布に疎密がある
場合に十分な平坦化ができず、これが製品の歩留まりを
低下させるという問題があった。
半導体装置の平坦化技術では、凸部の分布に疎密がある
場合に十分な平坦化ができず、これが製品の歩留まりを
低下させるという問題があった。
【０００７】この発明は、上記事情を考慮してなされた
もので、新しい設計規則を用いて平坦化のバラツキを低
減し、製品歩留まり向上を図った半導体装置を提供する
ことを目的としている。
もので、新しい設計規則を用いて平坦化のバラツキを低
減し、製品歩留まり向上を図った半導体装置を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】この発明は、半導体基板
に、分布に疎密がある状態で回路動作に必要な凸部が配
列形成され、少なくとも凸部の周囲に埋め込まれて凸部
の配列面全体を実質的に平坦化する平坦化膜が形成され
た半導体装置において、前記凸部の分布が疎である領域
に、回路動作に無用な略一定形状の第１のダミー凸部が
周期的に配列されると共に、第１のダミー凸部の配列で
は埋められない領域に回路動作に無用な任意形状の第２
のダミー凸部が配置されていることを特徴とする。
に、分布に疎密がある状態で回路動作に必要な凸部が配
列形成され、少なくとも凸部の周囲に埋め込まれて凸部
の配列面全体を実質的に平坦化する平坦化膜が形成され
た半導体装置において、前記凸部の分布が疎である領域
に、回路動作に無用な略一定形状の第１のダミー凸部が
周期的に配列されると共に、第１のダミー凸部の配列で
は埋められない領域に回路動作に無用な任意形状の第２
のダミー凸部が配置されていることを特徴とする。
【０００９】この発明において、（ａ）前記凸部が、前
記半導体基板に加工された素子分離用溝により囲まれた
素子領域である場合、前記第１及び第２のダミー凸部は
素子分離用溝に囲まれたダミー素子領域であり、前記平
坦化膜は前記素子分離用溝に埋め込まれる素子分離絶縁
膜である。またこの発明において、（ｂ）前記凸部が、
素子分離絶縁膜が形成された半導体基板の素子領域に形
成されたトランジスタである場合、前記第１及び第２の
ダミー凸部はダミー素子領域に形成されたダミートラン
ジスタであり、前記平坦化膜は前記トランジスタ及びダ
ミートランジスタを覆う層間絶縁膜である。更にこの発
明において、（ｃ）前記凸部が、素子が形成された半導
体基板上に第１の層間絶縁膜を介して形成された信号配
線層である場合、前記第１及び第２のダミー凸部は前記
第１の層間絶縁膜上に形成されたダミー信号配線層であ
り、前記平坦化膜は前記信号配線層及びダミー信号配線
層を覆う第２の層間絶縁膜である。この発明において、
前記第１のダミー凸部は、矩形パターン、ライン状パタ
ーンのいずれかをもって周期的に配列される。この発明
によると、疎密がある状態で回路パターン等の凸部が配
列される半導体基板に、回路的には意味を持たないダミ
ー凸部を捨てパターンとして配置することにより、平坦
化膜による平坦化のバラツキを低減できる。特にこの発
明では、ダミー凸部として、一定の周期的パターンによ
り広い領域を埋める第１のダミー凸部に加えて、それだ
けでは埋めきれない領域に任意形状の第２のダミー凸部
を配置することにより、平坦化のバラツキは効果的に低
減される。
記半導体基板に加工された素子分離用溝により囲まれた
素子領域である場合、前記第１及び第２のダミー凸部は
素子分離用溝に囲まれたダミー素子領域であり、前記平
坦化膜は前記素子分離用溝に埋め込まれる素子分離絶縁
膜である。またこの発明において、（ｂ）前記凸部が、
素子分離絶縁膜が形成された半導体基板の素子領域に形
成されたトランジスタである場合、前記第１及び第２の
ダミー凸部はダミー素子領域に形成されたダミートラン
ジスタであり、前記平坦化膜は前記トランジスタ及びダ
ミートランジスタを覆う層間絶縁膜である。更にこの発
明において、（ｃ）前記凸部が、素子が形成された半導
体基板上に第１の層間絶縁膜を介して形成された信号配
線層である場合、前記第１及び第２のダミー凸部は前記
第１の層間絶縁膜上に形成されたダミー信号配線層であ
り、前記平坦化膜は前記信号配線層及びダミー信号配線
層を覆う第２の層間絶縁膜である。この発明において、
前記第１のダミー凸部は、矩形パターン、ライン状パタ
ーンのいずれかをもって周期的に配列される。この発明
によると、疎密がある状態で回路パターン等の凸部が配
列される半導体基板に、回路的には意味を持たないダミ
ー凸部を捨てパターンとして配置することにより、平坦
化膜による平坦化のバラツキを低減できる。特にこの発
明では、ダミー凸部として、一定の周期的パターンによ
り広い領域を埋める第１のダミー凸部に加えて、それだ
けでは埋めきれない領域に任意形状の第２のダミー凸部
を配置することにより、平坦化のバラツキは効果的に低
減される。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、一実施例による半導体装
置のレイアウトを示している。シリコン基板１１には、
斜線で示すように、回路動作に必要な複数個の凸部１２
が例えば回路パターンとして配列形成される。凸部１２
は、疎密のある分布を示す。この実施例では、凸部１２
の配置密度が疎となる領域に、凸部１２と共に、回路動
作には無用な第１のダミー凸部１３が配列される。第１
のダミー凸部１３は、矩形パターン（図の場合、正方形
パターン）をもって周期的に配列される。具体的には例
えば、第１のダミー凸部１３として、５μｍ角の正方形
パターンが３μｍ間隔で配列される。
の実施例を説明する。図１は、一実施例による半導体装
置のレイアウトを示している。シリコン基板１１には、
斜線で示すように、回路動作に必要な複数個の凸部１２
が例えば回路パターンとして配列形成される。凸部１２
は、疎密のある分布を示す。この実施例では、凸部１２
の配置密度が疎となる領域に、凸部１２と共に、回路動
作には無用な第１のダミー凸部１３が配列される。第１
のダミー凸部１３は、矩形パターン（図の場合、正方形
パターン）をもって周期的に配列される。具体的には例
えば、第１のダミー凸部１３として、５μｍ角の正方形
パターンが３μｍ間隔で配列される。
【００１１】しかし、第１のダミー凸部１３の規則的な
配列では未だ埋められない疎の領域が残る。そこでこの
実施例では、更に第１のダミー凸部１３では埋められな
い領域に、任意形状の第２のダミー凸部１４が配置され
る。この第２のダミー凸部１４も回路動作には無用のも
ので、凸部１２及び第１のダミー凸部１３と同時に形成
される。
配列では未だ埋められない疎の領域が残る。そこでこの
実施例では、更に第１のダミー凸部１３では埋められな
い領域に、任意形状の第２のダミー凸部１４が配置され
る。この第２のダミー凸部１４も回路動作には無用のも
ので、凸部１２及び第１のダミー凸部１３と同時に形成
される。
【００１２】図２は別の実施例であり、図１の実施例で
矩形パターンとした第１のダミー凸部１３を、ライン状
をなして周期的に配列している。この場合も、例えばラ
イン幅を５μｍ、ライン間隔を３μｍとする。
矩形パターンとした第１のダミー凸部１３を、ライン状
をなして周期的に配列している。この場合も、例えばラ
イン幅を５μｍ、ライン間隔を３μｍとする。
【００１３】図３は、具体的に、図１或いは図２におけ
る凸部１２が素子領域１２ａである場合に、その周囲に
形成された溝２１に素子分離絶縁膜２２が埋め込まれた
状態の断面を示している。素子領域１２ａが形成されな
い広い素子分離領域には、図１或いは図２における第１
及び第２のダミー凸部１３，１４として、斜線で示す第
１及び第２のダミー素子領域１３ａ，１４ａを配置す
る。これにより、素子分離絶縁膜２２は基板全体にわた
って実質的に平坦に埋め込まれる。ダミー素子領域１３
ａ，１４ａはその後配線を接続されることなく、回路的
には利用されない捨てパターンとなる。
る凸部１２が素子領域１２ａである場合に、その周囲に
形成された溝２１に素子分離絶縁膜２２が埋め込まれた
状態の断面を示している。素子領域１２ａが形成されな
い広い素子分離領域には、図１或いは図２における第１
及び第２のダミー凸部１３，１４として、斜線で示す第
１及び第２のダミー素子領域１３ａ，１４ａを配置す
る。これにより、素子分離絶縁膜２２は基板全体にわた
って実質的に平坦に埋め込まれる。ダミー素子領域１３
ａ，１４ａはその後配線を接続されることなく、回路的
には利用されない捨てパターンとなる。
【００１４】図４は、素子分離絶縁膜２２の平坦化埋め
込み工程の例を示している。素子領域１２ａ（第１及び
第２のダミー素子領域も同じ）は、実際には図４（ａ）
に示すように、酸化膜４１を介してシリコン窒化膜マス
ク４２で覆われ、この窒化膜マスク４２を用いて基板１
１をＲＩＥによりエッチングして溝２１が加工される。
その後素子分離絶縁膜２２としてＣＶＤシリコン酸化膜
を堆積し、窒化膜マスク４２をストッパとして素子分離
絶縁膜２２を直接ＣＭＰにより研磨して、図４（ｂ）に
示すように、溝２１に埋め込む。
込み工程の例を示している。素子領域１２ａ（第１及び
第２のダミー素子領域も同じ）は、実際には図４（ａ）
に示すように、酸化膜４１を介してシリコン窒化膜マス
ク４２で覆われ、この窒化膜マスク４２を用いて基板１
１をＲＩＥによりエッチングして溝２１が加工される。
その後素子分離絶縁膜２２としてＣＶＤシリコン酸化膜
を堆積し、窒化膜マスク４２をストッパとして素子分離
絶縁膜２２を直接ＣＭＰにより研磨して、図４（ｂ）に
示すように、溝２１に埋め込む。
【００１５】図５は、素子分離絶縁膜の別の埋め込み工
程を示している。図５（ａ）に示すように、素子分離絶
縁膜２２となるＣＶＤシリコン酸化膜を堆積した後、更
にその上に多結晶シリコン膜５１を堆積する。そして、
多結晶シリコン膜５１をＣＭＰ処理して平坦化した後、
ＲＩＥにより多結晶シリコン膜５１と素子分離絶縁膜２
２をエッチバックして、図５（ｂ）の状態を得る。その
後残された多結晶シリコン膜５１をＣＤＥ（ケミカルド
ライエッチング）法によりエッチング除去し、更にＣＭ
Ｐ処理を行って、図５（ｃ）に示すように素子分離絶縁
膜２２を平坦に埋め込む。
程を示している。図５（ａ）に示すように、素子分離絶
縁膜２２となるＣＶＤシリコン酸化膜を堆積した後、更
にその上に多結晶シリコン膜５１を堆積する。そして、
多結晶シリコン膜５１をＣＭＰ処理して平坦化した後、
ＲＩＥにより多結晶シリコン膜５１と素子分離絶縁膜２
２をエッチバックして、図５（ｂ）の状態を得る。その
後残された多結晶シリコン膜５１をＣＤＥ（ケミカルド
ライエッチング）法によりエッチング除去し、更にＣＭ
Ｐ処理を行って、図５（ｃ）に示すように素子分離絶縁
膜２２を平坦に埋め込む。
【００１６】その他、図には示さないが、素子分離絶縁
膜堆積後、その表面をレジストの塗布により平坦化し、
ＲＩＥ法を利用したエッチバックを行って、素子分離絶
縁膜を溝に埋め込む方法等を用いることもできる。ま
た、素子分離用溝を加工する際、素子領域を酸化膜、ゲ
ート電極材料膜及びマスク材で覆い、後にゲート電極材
料膜をパターニングすることでこれをそのままゲート電
極としてもよい。
膜堆積後、その表面をレジストの塗布により平坦化し、
ＲＩＥ法を利用したエッチバックを行って、素子分離絶
縁膜を溝に埋め込む方法等を用いることもできる。ま
た、素子分離用溝を加工する際、素子領域を酸化膜、ゲ
ート電極材料膜及びマスク材で覆い、後にゲート電極材
料膜をパターニングすることでこれをそのままゲート電
極としてもよい。
【００１７】図６は、図１或いは図２における凸部１２
がトランジスタ１２ｂである場合に、その表面に平坦に
層間絶縁膜６３を形成した状態の断面を示している。ト
ランジスタ１２ｂは具体的には、ゲート絶縁膜６１を介
してゲート電極６２が形成されたＭＯＳトランジスタで
ある。トランジスタ１２ｂが形成されない広い素子分離
領域には、図３と同様にしてダミー素子領域（斜線で示
す）を形成し、第１及び第２のダミー凸部１３，１４と
して、ダミートランジスタ１３ｂ，１４ｂを配置する。
これにより、層間絶縁膜６３は、簡単な平坦化処理で基
板全体にわたって実質的に平坦に形成される。
がトランジスタ１２ｂである場合に、その表面に平坦に
層間絶縁膜６３を形成した状態の断面を示している。ト
ランジスタ１２ｂは具体的には、ゲート絶縁膜６１を介
してゲート電極６２が形成されたＭＯＳトランジスタで
ある。トランジスタ１２ｂが形成されない広い素子分離
領域には、図３と同様にしてダミー素子領域（斜線で示
す）を形成し、第１及び第２のダミー凸部１３，１４と
して、ダミートランジスタ１３ｂ，１４ｂを配置する。
これにより、層間絶縁膜６３は、簡単な平坦化処理で基
板全体にわたって実質的に平坦に形成される。
【００１８】図７は更に、図１或いは図２における凸部
１２が信号配線層１２ｃである場合の断面構造を示して
いる。トランジスタ７１が形成された面は第１の層間絶
縁膜７２で平坦に覆われ、この上にアルミニウム等によ
り信号配線層１２ｃが形成される。信号配線層１２ｃの
密度が疎である部分には、図１或いは図２における第１
及び第２のダミー凸部１３，１４に相当するダミー信号
配線層１３ｃ，１４ｃを配置する。これにより、信号配
線層上に形成される第２の層間絶縁膜７３は、簡単な平
坦化工程で実質的に平坦に形成される。
１２が信号配線層１２ｃである場合の断面構造を示して
いる。トランジスタ７１が形成された面は第１の層間絶
縁膜７２で平坦に覆われ、この上にアルミニウム等によ
り信号配線層１２ｃが形成される。信号配線層１２ｃの
密度が疎である部分には、図１或いは図２における第１
及び第２のダミー凸部１３，１４に相当するダミー信号
配線層１３ｃ，１４ｃを配置する。これにより、信号配
線層上に形成される第２の層間絶縁膜７３は、簡単な平
坦化工程で実質的に平坦に形成される。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、疎
密がある状態で回路パターン等の凸部が配列される半導
体基板に、回路的には意味を持たないダミー凸部とし
て、略一定の周期的パターンにより広い領域を埋める第
１のダミー凸部と共に、それだけでは埋めきれない領域
に任意形状の第２のダミー凸部を配置することにより、
平坦化のバラツキは効果的に低減され、半導体装置の歩
留まり向上が図られる。
密がある状態で回路パターン等の凸部が配列される半導
体基板に、回路的には意味を持たないダミー凸部とし
て、略一定の周期的パターンにより広い領域を埋める第
１のダミー凸部と共に、それだけでは埋めきれない領域
に任意形状の第２のダミー凸部を配置することにより、
平坦化のバラツキは効果的に低減され、半導体装置の歩
留まり向上が図られる。
【図１】この発明の一実施例による半導体装置のレイア
ウトを示す。
ウトを示す。
【図２】この発明の別の実施例による半導体装置のレイ
アウトを示す。
アウトを示す。
【図３】凸部が素子領域である場合の図１或いは図２の
断面構造を示す。
断面構造を示す。
【図４】素子分離絶縁膜の埋め込み工程例を示す。
【図５】素子分離絶縁膜の他の埋め込み工程を示す。
【図６】凸部がトランジスタである場合の図１或いは図
２の断面構造を示す。
２の断面構造を示す。
【図７】凸部が信号配線層である場合の図１或いは図２
の断面構造を示す。
の断面構造を示す。
【図８】従来の半導体装置の素子領域のレイアウトを示
す。
す。
【図９】同半導体装置の素子分離溝を形成した状態及び
素子分離絶縁膜を埋め込んだ状態の断面を示す。
素子分離絶縁膜を埋め込んだ状態の断面を示す。
【図１０】従来の半導体装置の層間絶縁膜堆積の状態を
示す断面図である。
示す断面図である。
１１…シリコン基板、１２…凸部、１３…第１のダミー
凸部、１４…第２のダミー凸部、１２ａ…素子領域、１
３ａ，１４ａ…ダミー素子領域、２１…溝、２２…素子
分離絶縁膜、１２ｂ…トランジスタ、１３ｂ，１４ｂ…
ダミートランジスタ、６３…層間絶縁膜、１２ｃ…信号
配線層、１３ｃ，１４ｃ…ダミー信号配線層、７２，７
３…層間絶縁膜。
凸部、１４…第２のダミー凸部、１２ａ…素子領域、１
３ａ，１４ａ…ダミー素子領域、２１…溝、２２…素子
分離絶縁膜、１２ｂ…トランジスタ、１３ｂ，１４ｂ…
ダミートランジスタ、６３…層間絶縁膜、１２ｃ…信号
配線層、１３ｃ，１４ｃ…ダミー信号配線層、７２，７
３…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F033 AA61 AA62 AA66 CA01
Claims (5)
- 【請求項１】 半導体基板に、分布に疎密がある状態で
回路動作に必要な凸部が配列形成され、少なくとも凸部
の周囲に埋め込まれて凸部の配列面全体を実質的に平坦
化する平坦化膜が形成された半導体装置において、 前記凸部の分布が疎である領域に、回路動作に無用な略
一定形状の第１のダミー凸部が周期的に配列されると共
に、第１のダミー凸部の配列では埋められない領域に回
路動作に無用な任意形状の第２のダミー凸部が配置され
ていることを特徴とする半導体装置。 - 【請求項２】 前記凸部は前記半導体基板に加工された
素子分離用溝により囲まれた素子領域であり、前記第１
及び第２のダミー凸部は素子分離用溝に囲まれたダミー
素子領域であり、前記平坦化膜は前記素子分離用溝に埋
め込まれる素子分離絶縁膜であることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記凸部は素子分離絶縁膜が形成された
半導体基板の素子領域に形成されたトランジスタであ
り、前記第１及び第２のダミー凸部はダミー素子領域に
形成されたダミートランジスタであり、前記平坦化膜は
前記トランジスタ及びダミートランジスタを覆う層間絶
縁膜であることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記凸部は素子が形成された半導体基板
上に第１の層間絶縁膜を介して形成された信号配線層で
あり、前記第１及び第２のダミー凸部は前記第１の層間
絶縁膜上に形成されたダミー信号配線層であり、前記平
坦化膜は前記信号配線層及びダミー信号配線層を覆う第
２の層間絶縁膜であることを特徴とする請求項１記載の
半導体装置。 - 【請求項５】 前記第１のダミー凸部は、矩形パター
ン、ライン状パターンのいずれかをもって周期的に配列
されることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276127A JP2000114258A (ja) | 1998-09-29 | 1998-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276127A JP2000114258A (ja) | 1998-09-29 | 1998-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114258A true JP2000114258A (ja) | 2000-04-21 |
Family
ID=17565175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276127A Pending JP2000114258A (ja) | 1998-09-29 | 1998-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114258A (ja) |
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1998
- 1998-09-29 JP JP10276127A patent/JP2000114258A/ja active Pending
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