JP2006191129A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006191129A JP2006191129A JP2006029888A JP2006029888A JP2006191129A JP 2006191129 A JP2006191129 A JP 2006191129A JP 2006029888 A JP2006029888 A JP 2006029888A JP 2006029888 A JP2006029888 A JP 2006029888A JP 2006191129 A JP2006191129 A JP 2006191129A
- Authority
- JP
- Japan
- Prior art keywords
- dummy pattern
- dummy
- pattern group
- region
- dimension
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】相対的に面積の大きい第1ダミーパターンDP1と相対的に面積の小さい第2ダミーパターンDP2とをダミー領域FAに配置することによって、素子形成領域DAとダミー領域FAとの境界BL近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域FAの全域において向上することができる。さらに、ダミー領域FAのうち相対的に広い領域を上記第1ダミーパターンDP1で占めることで、マスクのデータ量の増加を抑えることができる。
【選択図】図1
Description
(1)本発明の半導体装置は、回路素子が境界によって規定された素子形成領域と、境界に隣接する回路素子が形成されないダミー領域とからなり、ダミー領域は少なくとも2つのダミーパターン群を有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の複数のダミーパターンが互いに行列状に離間して配置されており、複数のダミーパターンの行方向および/または列方向の寸法が各々のダミーパターン群の間で異なるものである。
(2)本発明の半導体装置の製造方法は、回路素子が形成される素子形成領域と、回路素子が形成されないダミー領域とが境界によって規定され、ダミー領域に少なくとも2つのダミーパターン群を形成する半導体装置の製造方法であって、
半導体基板の主面に、素子形成領域の活性領域を規定する第1分離溝と、ダミー領域の各々のダミーパターン群をなす複数のダミーパターンを行列状に分割する第2分離溝とを形成する工程と、第1分離溝および第2分離溝を埋め込むように、素子形成領域およびダミー領域を覆って絶縁膜を堆積する工程と、絶縁膜の表面を研磨して第1分離溝および第2分離溝の外部の絶縁膜を除去する工程とを有し、各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の複数のダミーパターンが形成されるが、ダミーパターンの行方向および/または列方向の寸法は各々のダミーパターン群の間で異なるものである。
本実施の形態1であるダミーパターンの配置例を図1〜図5によって説明する。図1は、ロジック集積回路装置の一例を示した要部平面図、図2は、図1のA−A線の断面図、図3は、ダミーパターンのピッチおよび寸法を説明するための平面図、図4は、ダミーパターンの配置の一例を説明するための平面図、図5は、ダミーパターンの作成方法の一例を示す工程図である。
本実施の形態2は、前記実施の形態1で説明した図1の構造を形成する場合の他の製造方法を説明するものである。
本実施の形態3は、前記実施の形態1で説明した図1の構造を形成する場合の他の製造方法を図19〜図22を用いて説明するものである。
本実施の形態4である他のダミーパターンの配置例を図23および図24によって説明する。図23は、ロジック集積回路装置の他の例を示した要部平面図、図24は、ダミーパターンのピッチおよび寸法を説明するための平面図である。
本実施の形態5である配線のダミーパターンの配置例を図25〜図27によって説明する。図25は、配線のダミーパターンの一例を示す要部平面図、図26は、配線のダミーパターンのピッチおよび寸法を説明するための平面図、図27は、配線にダミーパターンを用いたロジック集積回路装置の一例を示す要部断面図である。
2 分離溝
2a 分離溝
3 酸化シリコン膜
4 p型ウェル
5 n型ウェル
6 ゲート絶縁膜
7 ゲート電極
8 サイドウォールスペーサ
9a ソース、ドレイン拡張領域
9b ソース、ドレイン拡散領域
10 層間絶縁膜
11 コンタクトホール
12 酸化シリコン膜
13 窒化シリコン膜
14 レジストパターン
15a ソース、ドレイン拡張領域
15b ソース、ドレイン拡散領域
16 プラグ
17 第1層配線
18 塗布性絶縁膜
19 ゲート絶縁膜
20 第1シリコン膜
21 窒化シリコン膜
22 第2シリコン膜
23 層間絶縁膜
24 第2層配線
25 ダミー配線
26 層間絶縁膜
27 第3層配線
DA 素子形成領域
FA ダミー領域
AC 活性領域
IS 素子分離領域
BL 境界
ML 配線
DP1 第1ダミーパターン
DP2 第2ダミーパターン
DP3 第3ダミーパターン
DML1 第1ダミー配線
DML2 第2ダミー配線
DPA1 ダミーパターン
DPA2 ダミーパターン
C1 CMOSFET
C2 CMOSFET
C3 CMOSFET
Claims (9)
- 半導体基板の主面上の素子形成領域であって、回路素子が形成されない前記素子形成領域と、
前記半導体基板の主面上に、前記素子形成領域と区画された素子分離領域であって、第1ダミーパターン群および第2ダミーパターン群を含む素子分離領域と、
前記半導体基板の主面上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された配線および、第3ダミーパターン群と第4ダミーパターン群を含むダミー配線とを有し、
前記第1ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第2ダミーパターン群は、前記第1ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第1ダミーパターン群は前記素子形成領域を囲むように配置され、前記第2ダミーパターン群は前記第1ダミーパターン群と前記素子形成領域の間に配置されており、
前記第3ダミーパターン群はそれぞれ実質的に同一形状のダミーパターンを含み、
前記第4ダミーパターン群は、前記第3ダミーパターン群のダミーパターンよりも小さい形状のダミーパターンであって、それぞれ実質的に同一形状のダミーパターンを含み、
前記第3ダミーパターン群は前記配線を囲むように配置され、前記第4ダミーパターン群は前記第3ダミーパターン群と前記配線の間に配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第1および第2ダミーパターン群は、前記半導体基板の主面に形成された分離溝によって互いに分離された半導体島であることを特徴とする半導体装置。
- 請求項1または2記載の半導体装置において、前記第1および/または第2ダミーパターン群のダミーパターンの形状が正方形または長方形であることを特徴とする半導体装置。
- 請求項1〜3のいずれか1項に記載の半導体装置において、前記第1ダミーパターン群および/または前記第2ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
- 請求項1〜4のいずれか1項に記載の半導体装置において、前記第3ダミーパターン群および/または前記第4ダミーパターン群において、隣接する前記ダミーパターン間の行方向のスペース寸法が前記各々のダミーパターン群の間で同じであり、隣接する前記ダミーパターン間の列方向のスペース寸法が前記各々のダミーパターン群の間で同じであることを特徴とする半導体装置。
- 請求項1〜5のいずれか1項に記載の半導体装置において、前記第2ダミーパターン群のダミーパターンの行方向および/または列方向の寸法が最も小さい場合、前記第2ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第1ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
- 請求項1〜6のいずれか1項に記載の半導体装置において、前記第4ダミーパターン群のダミーパターンの行方向および/または列方向の寸法が最も小さい場合、前記第4ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法が、行方向および列方向ともに前記第3ダミーパターン群における一つのダミーパターンの一辺の寸法と隣接するダミーパターン間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置。
- 配線が形成される素子形成領域と、配線が形成されないダミー領域とが境界によって規定され、前記ダミー領域に少なくとも2つのダミーパターン群を形成する半導体装置の製造方法であって、
(a)半導体基板上に堆積された導電膜をパターニングして、前記素子形成領域に配線を形成し、前記ダミー領域に前記各々のダミーパターン群をなす行列状に配置される複数の導電島を形成する工程と、
(b)前記配線および前記複数の導電島を覆って絶縁膜を堆積する工程と、
(c)前記絶縁膜の表面を平坦化する工程とを有し、
前記各々のダミーパターン群には、平面的に占有する形状が互いに同一形状および互いに同一寸法の前記複数の導電島が配置されるが、前記複数の導電島の行方向および/または列方向の寸法は前記各々のダミーパターン群の間で異なることを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、前記各々のダミーパターン群のうち第1のダミーパターン群をなす複数の導電島の行方向および/または列方向の寸法が最も小さい場合、前記第1のダミーパターン群における一つの導電島の一辺の寸法と隣接する導電島間のスペース寸法とを合わせた寸法が、行方向および列方向ともに他のダミーパターン群における一つの導電島の一辺の寸法と隣接する導電島間のスペース寸法とを合わせた寸法の整数分の一に規定されてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006029888A JP2006191129A (ja) | 2006-02-07 | 2006-02-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006029888A JP2006191129A (ja) | 2006-02-07 | 2006-02-07 | 半導体装置およびその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000353045A Division JP2002158278A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法ならびに設計方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007187319A Division JP2007311818A (ja) | 2007-07-18 | 2007-07-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006191129A true JP2006191129A (ja) | 2006-07-20 |
Family
ID=36797877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006029888A Pending JP2006191129A (ja) | 2006-02-07 | 2006-02-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006191129A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100960887B1 (ko) | 2008-06-12 | 2010-06-04 | 주식회사 동부하이텍 | 반도체 소자의 마스크 제조 방법 |
JP2019029640A (ja) * | 2017-07-26 | 2019-02-21 | 株式会社沖データ | 被駆動素子チップの製造方法並びに被駆動素子チップ、露光装置及び画像形成装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0981622A (ja) * | 1995-09-19 | 1997-03-28 | Matsushita Electric Ind Co Ltd | 平坦化パターンの生成方法 |
JP2000114258A (ja) * | 1998-09-29 | 2000-04-21 | Toshiba Corp | 半導体装置 |
JP2000277615A (ja) * | 1999-03-23 | 2000-10-06 | Kawasaki Steel Corp | 配線作成装置 |
JP2002158278A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
-
2006
- 2006-02-07 JP JP2006029888A patent/JP2006191129A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0981622A (ja) * | 1995-09-19 | 1997-03-28 | Matsushita Electric Ind Co Ltd | 平坦化パターンの生成方法 |
JP2000114258A (ja) * | 1998-09-29 | 2000-04-21 | Toshiba Corp | 半導体装置 |
JP2000277615A (ja) * | 1999-03-23 | 2000-10-06 | Kawasaki Steel Corp | 配線作成装置 |
JP2002158278A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100960887B1 (ko) | 2008-06-12 | 2010-06-04 | 주식회사 동부하이텍 | 반도체 소자의 마스크 제조 방법 |
JP2019029640A (ja) * | 2017-07-26 | 2019-02-21 | 株式会社沖データ | 被駆動素子チップの製造方法並びに被駆動素子チップ、露光装置及び画像形成装置 |
JP7013888B2 (ja) | 2017-07-26 | 2022-02-01 | 沖電気工業株式会社 | 被駆動素子チップの製造方法並びに被駆動素子チップ、露光装置及び画像形成装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9337147B2 (en) | Semiconductor device and a method of manufacturing the same and designing the same | |
TWI520189B (zh) | 具有電介質帽蓋於接觸件上之半導體設備之相關的製造方法 | |
JP4552603B2 (ja) | 半導体装置の製造方法 | |
CN104956482A (zh) | 用于光子及电子结构的半导体衬底及制造方法 | |
JP2010027904A (ja) | 半導体装置の製造方法 | |
CN106158628B (zh) | 半导体结构及其制作工艺 | |
JP2009182114A (ja) | 半導体装置およびその製造方法 | |
JP2007311818A (ja) | 半導体装置 | |
JP2009060143A (ja) | 半導体装置 | |
JP2009239302A (ja) | 半導体装置 | |
JP2006191129A (ja) | 半導体装置およびその製造方法 | |
JP2006080310A (ja) | 半導体装置及びその製造方法 | |
JP2005203455A (ja) | 半導体装置およびその製造方法 | |
JP2013074040A (ja) | 半導体装置およびその製造方法 | |
JP2013222720A (ja) | 半導体装置の製造方法 | |
JP2006351998A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2013120808A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070718 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081203 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090417 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |