JP2009182114A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】微細化を進める際に製造容易な構造を提供する。
【解決手段】基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、ゲート電極および該ゲート電極間を接続する配線部（矢印１３で図示する箇所）が、拡散層１４が形成される基板１０の表面より下層に埋め込まれている。基板１０の表面には、ソース・ドレイン領域として機能する拡散層１４どうしを分離するSTI構造の第一の素子分離領域１２が形成されている。そして該第一の素子分離領域１２が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離するSTI構造の第二の素子分離領域１１が形成されている。
【選択図】図２

Description

本発明は、半導体基板上にMOSトランジスタを形成して所望のデバイスを形成する半導体装置の製造方法およびその構造に関する。
現在、半導体基板上にMOSトランジスタを形成して所望のデバイスを形成する場合に、微細化に関して以下の（１）〜（３）のような課題および要求があった。
（１）高性能のMOSトランジスタを形成する場合には、ソース・ドレイン領域をLDD(Lightly Doped Drain)構造とするためや、後の製造工程において、ゲート電極に対してセルフアラインでコンタクトプラグを形成するために、ゲート電極の側面部に設けられたサイドウォール絶縁膜と、ゲート電極の上面を保護するためのキャップ絶縁膜とが必要であった。このため、ゲート電極を形成する際の半導体基板表面からゲート電極上面までの総合膜厚は、ゲート電極の導体部分のみの膜厚の２倍以上となっていた。
このような構成では、微細化の進展に伴って、ゲート電極自体の幅や隣接するゲート電極との間隔が小さくなるに従い、膜厚の大きなゲート電極の加工に起因した加工上の課題が発生している。具体的には、ゲート電極のエッチング時における形状の悪化、セルフアラインコンタクトの開口部形成の際のエッチング余裕度の減少、層間絶縁膜のゲート電極間スペース部分への埋め込み時におけるボイド（空洞）の発生等であり、これらが、より一層の微細化を進める際の阻害要因となっていた。
（２）一方、MOSトランジスタの微細化に伴い、短チャンネル効果の抑制を目的とした、トレンチゲート型のトランジスタが知られている（特許文献１参照）。このMOSトランジスタの製造方法においては、半導体基板上に素子分離領域を形成後に、半導体基板（例えばSi基板）のエッチングを行って、ゲート電極用のトレンチを形成していた。このため、上記（１）の課題に対しては効果がある。しかし、上記トレンチは素子分離領域には形成されないため、ゲート電極が素子分離領域を横切る場合には、素子分離領域上においてゲート電極の導通を確保するための導体膜の形成が別途必要であった。別途形成する導体膜が、トレンチ部分に充填されたゲート電極の上面に接触することで、ゲート電極パターンが形成される。このため、素子分離領域の内外の境界部分において、別途設ける導体膜のエッチングに際して導電体の残りが発生しやすく、電気的なショートが懸念されるという課題があった。従って、微細化に際してトレンチゲート型のトランジスタを用いる際には、より製造方法の容易な手法が求められていた。
（３）MOSトランジスタを形成する活性領域には、チャネル領域と、ソース・ドレイン領域として機能する拡散層領域とを同一パターンにて形成するのが一般的であった。このため、例えばDRAMのメモリセルのような場合には、活性領域として、縦横比の大きな矩形パターンを複数配置する必要があった。パターン形成時のリソグラフィ工程の特性上、活性領域の角隅の部分は丸まりを持つため、コンタクトプラグとの接触面積の減少や、コンタクトプラグ形成時のアライメントずれに対する余裕が十分に確保できないという課題があった。これは、より一層の微細化を進める際の阻害要因となっていた。
また、上記の（２）に関連した先行技術として、例えば特許文献２が挙げられる。特許文献２では、不純物拡散層と接触するポリシリコン層を形成した後に、素子分離領域を形成し、さらに層間絶縁膜まで形成してからトレンチ型のゲート電極を形成している。しかしながら、この方法では上記（２）の課題に対しては効果があるものの、上記（１）（３）の課題を解決することができない。
特開2007-123551号公報 特開2006-261625号公報
本発明の目的は、上記（１）（２）（３）の課題を解決することができる半導体装置およびその製造方法を提供することにある。
本発明は、基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置およびその製造方法に係るものである。上記課題を解決できる、本発明の一態様による半導体装置は、ゲート電極および該ゲート電極間を接続する配線部が、拡散層が形成される基板表面より下の層に埋め込まれていることを特徴とする。
また本発明の他の態様は、前記基板表面に、隣接するMOSトランジスタの、ソース・ドレイン領域として機能する拡散層どうしを分離する第一の素子分離領域を形成し、該第一の素子分離領域が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離する第二の素子分離領域を形成することを特徴とする。
本発明によれば、MOSトランジスタを有する半導体装置において、背景技術の欄にて述べた（１）（２）（３）の課題を解決することができる。
以下、本発明の実施の形態について図面を参照して説明する。
［第一の実施例］
本発明を適用してDRAMのメモリセルを形成した場合の例について説明する。
本実施例によるDRAMメモリセルの平面図を図１に示す。本実施例のDRAMメモリセルは、オープンビット線方式を採用しており、使用するプロセスの最小加工寸法Ｆに対して、６Ｆ2のサイズのメモリセル面積を有する。
本実施例のDRAMメモリセルは、活性領域パターンが、第一の方向に延在する第一のアクティブフィールドパターン（Si表面をそのまま残すパターン）１とそれに垂直な第二の方向に延在する第二のアクティブフィールドパターン２との２種類の線状パターンの重ね合せで構成されている。そして、アクティブフィールドパターン１および２の交点をソース・ドレイン領域として用い、前記第二の方向に存在する前記交点間にトレンチ形のゲート電極を配置することによって、複数のMOSトランジスタを二次元配置してなるDRAMメモリセルを構成している。
そこで、アクティブフィールドパターン１間のスペース部にはワード線３が構成されている。ワード線３はMOSトランジスタのゲート電極と該ゲート電極間を接続する配線部とで一直線に構成される。また本実施例では、ワード線３はアクティブフィールドパターン１間のスペース部３本について２本ずつの割合で配置されている。これらのワード線３は、トレンチ形成パターンのみで構成されている。すなわち本発明の場合、トレンチゲート型MOSトランジスタを形成するために先行技術では必要であった、素子分離領域上での導通を確保するための導体膜別形成は必要ない。
さらに、アクティブフィールドパターン１および２の交点にはソース・ドレイン領域として機能する拡散層が形成され、その拡散層上には、電荷を蓄積する蓄積電極に接続するためのコンタクトパターン４、あるいはビット線に接続するためのコンタクトパターン５が配置される。
コンタクトパターン５に接続されるビット線６は、コンタクトパターン４を避けるように折れ曲がった形状で配置されている。
コンタクトパターン４上には、蓄積電極を含むキャパシタを形成するためのキャパシタパターン７が配置される。
なお、図示しないが、必要に応じてイオン注入領域を規定するパターン、キャパシタの対向プレート電極を形成するパターン、上層の金属配線と配線間を接続するスルーホールパターンなどが配置されてDRAMのメモリセルアレイが構成される。
図２は、アクティブフィールドパターン１，２によりSi基板１０の表面を加工した状態を鳥瞰的に示した模式図である。残存するSi基板表面は、MOSトランジスタの拡散層１４の領域のみとなる。ワード線３が延在する位置と方向は、矢印１３で示される。ワード線３は、平面視正方形のパターンからなる拡散層１４の側面に挟まれた領域ではトレンチゲート型MOSトランジスタのゲート電極となり、それ以外では、図示されていないが、１本のSiトレンチ内におけるゲート電極間を接続する配線部となる。ワード線３が存在しないSiトレンチは、隣接する拡散層１４間を電気的に分離する素子分離領域１２となる。また、アクティブフィールドパターン１，２のスペース部の交点は、２回のSiエッチが施されるため、ワード線３が形成されるトレンチよりもさらに深いトレンチとなっており、隣接するMOSトランジスタのチャネル領域どうしを分離する下層の素子分離領域１１となる。
図１の平面図で説明すると、第一のアクティブフィールドパターン１の延在方向（図面上下方向）に配列された隣接するMOSトランジスタでは、ソース・ドレイン領域（拡散層１４）が素子分離領域１２で分離され、ソース・ドレイン領域間のゲート電極の下のチャネル領域は、素子分離領域１２よりも下の層の素子分離領域１１で分離されている。また、第二のアクティブフィールドパターン２の延在方向（図面左右方向）に配列された隣接するMOSトランジスタは、ワード線３が存在しない素子分離領域１２で分離されている。
さらに具体的に、図３に図１のA-A'断面、図４に図１のC-C'断面、図５に図１のB-B'断面、図６に図１のD-D'断面を示す。これらの図を参照すると、Si基板１０の表面を含む層には、ワード線３を構成するゲート電極２０が形成されるトレンチと、隣接するMOSトランジスタの、ソース・ドレイン領域として機能する拡散層１４どうしを分離するためのSTI（Shallow Trench Isolation）構造を有する素子分離領域１２とが存在する。さらに、ゲート電極２０よりも下部の層に、隣接するMOSトランジスタのチャネル領域どうしを分離するSTI構造を有する素子分離領域１１が存在する。つまり、素子分離構造が、隣接するMOSトランジスタの拡散層どうしを分離する層と、隣接するMOSトランジスタのチャネル領域どうしを分離する層との２層構造となっている。
ゲート電極２０は素子分離領域１２のSTI構造と同様のSiトレンチパターンに埋め込まれており、Si基板１０の表面よりも上側に突出する量は必要最小限となる。また、拡散層１４の形成マージンが許せば、ゲート電極２０が形成されるトレンチを掘り下げてゲート電極２０をSi基板表面よりも完全埋め込む形にすることも可能である。拡散層１４上のコンタクトプラグ２１と、蓄積電極接続用コンタクトプラグ２２とがSi基板１０の表面に垂直な方向に直列接続され、蓄積電極を含むキャパシタ（キャパシタパターン７）と電気的な情報の送受信が行われる。また、キャパシタが接続される拡散層１４以外の、ゲート電極２０間に位置する拡散層１４には、コンタクトプラグ２１および２３によってビット線６が接続される。この拡散層接続用コンタクトプラグ２１より上層の構造は、従来公知のDRAMとほぼ同様である。ビット線６とキャパシタ（キャパシタパターン７）の上下関係、あるいはキャパシタパターン７の構造は、図示した構造に限定されるものではなく、従来公知のDRAMで考えられているようなCUB（Capacitor Under Bit line)構造、CROWNキャパシタ構造等でもよい。
「製法の説明」
次に、本発明の製法を図７〜２１に示す主要工程の断面構造図を用いて説明する。図７〜２１の各図中の（Ａ），（Ｂ），（Ｃ），（Ｄ）は、図１におけるA-A'、B-B'、C-C'、D-D'それぞれの断面に対応している。
図７に示すように、Si基板１０の表面に酸化シリコン膜（SiO2）３０とチッ化シリコン膜（Si3N4）３１とフォトレジスト膜５０ａをこの順番に積層した後、フォトレジスト膜５０ａをリソグラフィ技術により第一のアクティブフィールドパターン１上のみに残す。そして、酸化シリコン膜３０とチッ化シリコン膜３１の積層膜と共にSi基板１０をエッチングして、複数の平行な第一のSiトレンチ１２ａを形成する。このSiトレンチ１２ａは、拡散層間の素子分離部とMOSトランジスタのチャネル部となるため、その深さは、素子分離特性確保と必要チャネル長から決まり、例えば２００ｎｍと設定される。第一のSiトレンチ１２ａを形成した後にはフォトレジスト膜５０ａは除去される。
次にフォトレジスト膜５０ｂを堆積させた後、図８に示すようにフォトレジスト膜５０ｂをリソグラフィ技術によりアクティブフィールドパターン２上のみに残す。そして、チッ化シリコン膜３１と酸化シリコン膜３０の積層膜と共にSi基板１０をエッチングして、複数の平行な第二のSiトレンチを形成する。
この第二のSiトレンチに関しては、部分的に深さの異なるトレンチがSi基板１０の表面に形成される。つまり、第一のSiトレンチ１２ａが形成されていなかった部位には、主に拡散層間の素子分離部となるSiトレンチ１２ｂが形成され、第一のSiトレンチ１２ａが形成されていた部位には、更なるエッチングによって、深いトレンチ１１ａが形成される。Siトレンチ１２ｂの深さは、素子分離特性確保の目的から第一のSiトレンチ１２ａと同じ、あるいは深く設定される。本実施例では、同じ深さ２００ｎｍとしている。
さらに図９に示すように、フォトレジスト膜５０ｂを除去した後、Siトレンチ１２ａ，１２ｂ，１１ａの内壁を形成するSi表面を、希フッ酸等の薬液で洗浄し、さらに熱酸化法により酸化する。これにより形成された酸化シリコン膜３２の膜厚は、応力緩和や界面の不良防止の観点から例えば８ｎｍに設定される。
図１０に示すように、Siトレンチ１２ａ，１２ｂ，１１ａの内側を含む基板上側面にチッ化シリコン膜３３を、例えばCVD法により形成する。チッ化シリコン膜３３の膜厚は、Si界面の再酸化防止や不純物の拡散防止の観点から例えば１０ｎｍに設定される。
次に図１１に示すように、形成されたSiトレンチ１２ａ，１２ｂ，１１ａ（図１０参照）を埋め込むように酸化シリコン膜３４（絶縁膜）を、例えばＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により成膜する。この酸化シリコン膜３４の厚さは、Siトレンチ１２ａ，１２ｂ，１１ａを埋め込むためにトレンチ幅の１．０から２．０倍程度に設定される。
その後図１２に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法にて酸化シリコン膜３４を研磨し、チッ化シリコン膜３１を露出させる。
そして、露出されたチッ化シリコン膜３１を、例えば熱燐酸を用いたウェットエッチングにより、図１３のように除去する。
次に酸化シリコン膜３０および３４の上部表面をフッ酸系のウェットエッチングにより除去した後、露出されたSi表面に図１４に示すように、熱酸化法により酸化シリコン膜３５を形成する。さらにフォトレジスト膜５０ｃを塗布した後、リソグラフィ技術により、MOSトランジスタのゲート電極２０（図３参照）を埋め込むトレンチ部のみ開口し、ウェットエッチングあるいはドライエッチングを用いて、開口したトレンチ内のみ酸化シリコン膜３４とチッ化シリコン膜３３および酸化シリコン膜３２を除去する。
次に図１５に示すように、フォトレジスト膜５０ｃを除去した後、露出しているSi表面を洗浄し、例えば熱酸化法で、該Si表面にゲート酸化シリコン膜３６を形成する。
図１６に示すように、リンまたはボロン等の不純物が導入されたポリSi膜３７、およびタングステン（Ｗ）膜３８を、開口されたトレンチを埋め込むように成膜する。この場合、ポリSi膜３７とタングステン膜３８の界面での反応防止や抵抗低減のために、この間にチッ化タングステン（ＷＮ）膜やタングステンシリサイド（ＷＳｉ）膜を挟んでも良い。
その後、例えばＣＭＰ法により、Si基板１０の表面より上のタングステン膜３８とポリSi膜３７を研磨により除去して、図１７に示すようにトレンチ内のみに導体膜のタングステン膜３８およびポリSi膜３７を残す。このことより、ワード線を構成するゲート電極２０が形成される。
さらに図１８に示すように例えばＣＶＤ法で層間絶縁膜（酸化膜）４０を成膜し、図１９に示すようにリソグラフィ技術と異方性のドライエッチング技術を用いて層間絶縁膜４０にコンタクトパターン４を開口する。
そして、コンタクトプラグ２１（図３参照）とゲート電極２０との絶縁を確実に図るために、ＣＶＤ法による成膜とドライエッチング技術によるエッチバックとを行うことにより、図２０に示すように層間絶縁膜４０の側壁にチッ化シリコン膜のサイドウォール５０を形成する。
さらに、ＣＶＤ法による、不純物が導入されたポリSｉ膜の成膜と、ドライエッチング技術によるエッチバックとを行うことにより、図２１に示すように、コンタクトパターン４のホール内に、拡散層１４と層間絶縁膜４０上層の素子とを接続するためのコンタクトプラグ２１を形成する。
なお、図示しないが、MOSトランジスタを形成するために必要な不純物の導入や熱処理は適宜行われることはいうまでもない。形成するMOSトランジスタはＮチャンネル(Ｎch)型、Ｐチャンネル（Ｐch）型のどちらにも適用可能である。
また、上記工程の後は図示しないが、従来のＤＲＡＭと同様に、蓄積電極との接続のためのコンタクトプラグ２２、蓄積電極を含むキャパシタ（キャパシタパターン７）、ビット線６との接続のためのコンタクトプラグ２３、およびビット線６等が形成され、ＤＲＡＭのメモリセルが完成する（図３〜６参照）。さらに、このようなメモリセル上層に配線層を形成してＤＲＡＭが完成する。
「他の実施例」
次に、本発明の他の実施例による製法を、図２２〜３６に示す主要工程の断面構造図を用いて説明する。図２２〜３６の各図中の（Ａ），（Ｂ），（Ｃ），（Ｄ）は、図１におけるA-A'、B-B'、C-C'、D-D'それぞれの断面に対応している。
他の製法としては、まず、図２２に示すようにSi基板１０の表面に酸化シリコン膜（SiO2）３０とチッ化シリコン膜３１とフォトレジスト膜５０ａをこの順番に積層した後、フォトレジスト膜５０ａをリソグラフィ技術により第一のアクティブフィールドパターン１上のみに残す。そして、酸化シリコン膜３０とチッ化シリコン膜３１の積層膜と共にSi基板１０をエッチングして、複数の平行な第一のSiトレンチ１２ａを形成する。このSiトレンチ１２ａは、拡散層間の素子分離部とMOSトランジスタのチャネル部となるため、その深さは、素子分離特性確保と必要チャネル長から決まり、例えば２００ｎｍと設定される。第一のSiトレンチ１２ａを形成した後にはフォトレジスト膜５０ａは除去される。
次にフォトレジスト膜５０ｂを堆積させた後、図２３に示すようにフォトレジスト膜５０ｂをリソグラフィ技術によりアクティブフィールドパターン２上のみに残す。さらに、チッ化シリコン膜３１と酸化シリコン膜３０の積層膜と共にSi基板１０をエッチングして、複数の平行な第二のSiトレンチを形成する。
この第二のSiトレンチに関しては、部分的に深さの異なるトレンチがSi基板１０の表面に形成される。つまり、第一のSiトレンチ１２ａが形成されていなかった部位には、主に拡散層間の素子分離部となるSiトレンチ１２ｂが形成され、第一のSiトレンチ１２ａが形成されていた部位には、更なるエッチングによって、深いトレンチ１１ａが形成される。Siトレンチ１２ｂの深さは、素子分離特性確保の目的から第一のSiトレンチ１２ａと同じ、あるいは深く設定される。本実施例では、同じ深さ２００ｎｍとしている。
さらに図２４に示すように、フォトレジスト膜５０ｂを除去した後、Siトレンチ１２ａ，１２ｂ，１１ａの内壁を形成するSi表面を、希フッ酸等の薬液で洗浄し、さらに熱酸化法により酸化する。これにより形成された酸化シリコン膜３２の膜厚は、応力緩和や界面の不良防止の観点から例えば８ｎｍに設定される。次に、Siトレンチ１２ａ，１２ｂ，１１ａの内側を含む基板上側面にチッ化シリコン膜３３を、例えばCVD法により形成する。チッ化シリコン膜３３の膜厚は、Si界面の再酸化防止や不純物の拡散防止の観点から例えば１０ｎｍに設定される。
次に図２５に示すように、形成されたSiトレンチ１２ａ，１２ｂ，１１ａ（図２４参照）を埋め込むように酸化シリコン膜３４（絶縁膜）を、例えばＨＤＰ−ＣＶＤ法により成膜する。この酸化シリコン膜３４の厚さは、Siトレンチ１２ａ，１２ｂ，１１ａを埋め込むためにトレンチ幅の１．０から２．０倍程度に設定される。
その後図２６に示すように、例えばＣＭＰ法にて酸化シリコン膜３４を研磨し、チッ化シリコン膜３１を露出させる。
本実施例においては、ＣＭＰ後に残留しているチッ化シリコン膜３１をそのまま残した状態で、図２７に示すように、フォトレジスト膜５０ｃを塗布した。その後、リソグラフィ技術により、MOSトランジスタのゲート電極２０（図２７では不図示）を埋め込むトレンチ部のみ開口し、ウェットエッチングあるいはドライエッチングを用いて、開口したトレンチ内のみ酸化シリコン膜３４とチッ化シリコン膜３３および酸化シリコン膜３２を除去する。
そして図２８に示すように、フォトレジスト膜５０ｃを除去した後、露出しているSi表面を洗浄し、例えば熱酸化法で、該Si表面にゲート酸化シリコン膜３６を形成する。
次に図２９に示すように、ポリSi膜３７およびタングステン膜３８を、開口されたトレンチを埋め込むように成膜する。この場合、ポリSi膜３７とタングステン膜３８の界面での反応防止や抵抗低減のために、この間にチッ化タングステン膜やタングステンシリサイド膜を挟んでも良い。
さらに図３０に示すように、例えばＣＭＰ法あるいはエッチバック法により、Si基板１０の表面より上のタングステン膜３８とポリSi膜３７を除去して、トレンチ内のみに導体膜のタングステン膜３８およびポリSi膜３７を残す。このことより、ワード線を構成するためのゲート電極２０が形成される。なお、ゲート電極２０の上面の位置は、チッ化シリコン膜３１の上面位置よりも低くなるように、ドライエッチング等の条件を調整して行う。
そして図３１に示すように、例えばＣＶＤ法で層間絶縁膜４０を成膜し、図３２に示すように、例えばＣＭＰ法にて層間絶縁膜４０を研磨してチッ化シリコン膜３１を露出させる。
次に図３３に示すように、露出されたチッ化シリコン膜３１を、例えば熱燐酸を用いたウェットエッチングにより除去する。
その後、図３４に示すように、例えばＣＶＤ法によりチッ化シリコン膜４１を、層間絶縁膜４０により凹状に形成されている段部を完全には埋め込まない程度の膜厚で成膜する。
次にフォトレジスト膜５０ｄを堆積させた後、図３５に示すようにフォトレジスト膜５０ｄにリソグラフィ技術により、コンタクトプラグ２１（図３６参照）を形成するためのホールを開口する。そして、異方性ドライエッチング技術により該ホール内の側壁以外のチッ化シリコン膜４１と酸化シリコン膜３０をエッチングする。これにより、該ホール内にてSi基板１０の表面が露出する。また隣接するゲート電極上部との間は酸化シリコン膜３０およびチッ化シリコン膜４１により確実に絶縁される。
次にＣＶＤ法によるポリSｉ膜の成膜と、ドライエッチング技術によるエッチバックとを行うことにより、図３６に示すように、コンタクトパターン４のホール内に、拡散層１４と上層側の素子とを接続するためのコンタクトプラグ２１を形成する。
なお、図示しないが、MOSトランジスタを形成するために必要な不純物の導入や熱処理は適宜行われることはいうまでもない。また、上記工程の後は図示しないが、従来のＤＲＡＭと同様に、蓄積電極との接続のためのコンタクトプラグ２２、蓄積電極を含むキャパシタ（キャパシタパターン７）、ビット線６との接続のためのコンタクトプラグ２３、およびビット線６等が形成され、ＤＲＡＭのメモリセルが完成する。さらに、このようなメモリセル上層に配線層を形成してＤＲＡＭが完成する。
上述した各実施例のように本発明では、ゲート電極２０および該ゲート電極間を接続する配線部がSi基板１０の表面より下の層、あるいは、拡散層１４上のコンタクトプラグ２１よりも下の層に埋め込まれている。この構成により、ゲート電極の基板表面からの高さが抑制されると共に、ゲート電極上面に従来必要であったキャップ絶縁膜が不要となる。また、隣接するゲート電極上への層間絶縁膜の埋め込みも問題とならなくなる。さらに、拡散層上のコンタクトプラグを形成するためのコンタクトホールの加工性が良くなり、コンタクトプラグとゲート電極との絶縁マージンの確保が容易になる。
また本発明では、Si基板の表面に、ソース・ドレイン領域として機能する拡散層どうしを分離する第一のトレンチ(素子分離領域１２)を形成し、この第一のトレンチの存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離する第二のトレンチ(素子分離領域１１)を形成した。この構成により、ゲート電極とともに該ゲート電極間を接続する配線部分も前記第一のトレンチ内に形成できるため、ゲート電極をSi基板内に完全に埋め込むことが可能である。したがって、先行技術においてはゲート電極用のトレンチの上部に別途必要であったゲート電極接続用の導電膜の形成が不要となり、素子分離部でのショート不良の発生がない。
また本発明では、拡散層間の分離領域とチャネル部間の分離領域を２層構造で実現するために、まず基板表面をエッチングして複数の平行な第一のトレンチパターンを形成し、さらに、該第一のトレンチパターンが形成された基板表面を再びエッチングして該第一のトレンチパターンと垂直な、複数の平行な第二のトレンチパターンを形成する。このとき、第一および第二のトレンチパターンを直線形状に形成するため、基板表面に残ったパターンは、平面視正方形の拡散層パターンのみとなり、当該パターンの角隅の丸まりも抑えられる。よって、コンタクトプラグとの接触面積や、コンタクトプラグ形成時のアライメントずれの余裕を十分に確保できる。
以上説明した各実施例において、使用する材料や膜厚等は、本発明の趣旨を逸脱しない範囲で変更可能である。
また、本発明は、比較的微細なピッチで連続して複数のMOSトランジスタが二次元に配置している半導体装置に適用可能である。したがって、ＤＲＡＭのメモリセル以外にも、半導体基板上にトレンチゲート型のMOSトランジスタを複数配置する半導体デバイスにおいて、適用可能である。
また、メモリセル部のみに本発明を適用し、それ以外の部分には従来公知のプレーナ型のMOSトランジスタとすることも可能である。
本発明の一実施例のDRAMメモリセルのレイアウトを示す平面図である。 本発明の一実施例によるSｉ基板の上面加工状態を鳥瞰的に示した模式図である。 図１のＡ−Ａ’断面におけるメモリセル構造例を示した断面図である。 図１のＢ−Ｂ’断面におけるメモリセル構造例を示した断面図である。 図１のＣ−Ｃ’断面におけるメモリセル構造例を示した断面図である。 図１のＤ−Ｄ’断面におけるメモリセル構造例を示した断面図である。 図３〜６に示されるメモリセルを製造するときの第一トレンチ加工後のメモリセル構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの第二トレンチ加工後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときのトレンチ内酸化後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、トレンチ内へのチッ化シリコン膜形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、トレンチ内への酸化シリコン膜埋め込み後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、トレンチより上の層の平坦化後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、拡散層上のチッ化シリコン膜除去後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、ワード線用トレンチ形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、ゲート酸化シリコン膜形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、ワード線用導体膜成膜後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、ワード線形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、ワード線上の層間絶縁膜成膜後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、拡散層上のコンタクトプラグ用ホール形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、コンタクトプラグ形成用ホール内へのサイドウォール形成後の構造を示す断面図である。 図３〜６に示されるメモリセルを製造するときの、コンタクトプラグ形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの第一トレンチ加工後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの第二トレンチ加工後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、トレンチ内へのチッ化シリコン膜形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、トレンチ内への酸化シリコン膜埋め込み後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、トレンチより上の層の平坦化後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、ワード線用トレンチ形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、ゲート酸化シリコン膜形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、ワード線用導体膜成膜後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときのワード線形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、ワード線上の層間絶縁膜成膜後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、ワード線より上の層の平坦化後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、拡散層上のチッ化シリコン膜除去後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときのチッ化シリコン膜成膜後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときの、コンタクトプラグ用ホール形成後の構造を示す断面図である。 本発明の他の実施例によるDRAMメモリセルを製造するときのコンタクトプラグ形成後の構造を示す断面図である。
符号の説明
１ 第一のアクティブフィールドパターン
２ 第二のアクティブフィールドパターン
３ ワード線用トレンチ形成パターン
４ キャパシタ接続用コンタクトパターン
５ ビット線接続用コンタクトパターン
６ ビット線
７ キャパシタパターン
１０ P型Si基板
１１ チャネル分離用STIを有する素子分離領域
１１ａ チャネル分離用Siトレンチ
１２ 拡散層およびワード線分離用のSTIを有する素子分離領域
１２ａ 拡散層およびワード線分離用の第一のSiトレンチ
１２ｂ 拡散層およびワード線分離用の第二のSiトレンチ
１３ ワード線形成位置および延在方向
１４ N型拡散層
２０ ワード線を構成するゲート電極
２１ 拡散層上のコンタクトプラグ
２２ 蓄積電極接続用コンタクトプラグ
２３ ビット線接続用コンタクトプラグ
３０ 酸化シリコン膜
３１ アクティブパターン形成用チッ化シリコン膜
３２ トレンチ内の酸化シリコン膜
３３ トレンチ内のチッ化シリコン膜
３４ STI埋め込み用酸化シリコン膜
３５ 拡散層形成用酸化シリコン膜
３６ ゲート酸化シリコン膜
３７ ゲート電極用ポリシリコン膜
３８ ゲート電極用タングステン膜
４０ ゲート電極上の層間絶縁膜
４１ 拡散層上のコンタクトホールの内壁のチッ化シリコン膜
５０ａ 第一のアクティブフィールドパターンを形成するフォトレジスト膜
５０ｂ 第二のアクティブフィールドパターンを形成するフォトレジスト膜
５０ｃ ワード線用トレンチパターンを形成するフォトレジスト膜
５０ｄ 拡散層上にコンタクトパターンを形成するフォトレジスト膜

Claims (7)

  1. 基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、
    ゲート電極および該ゲート電極間を接続する配線部が、拡散層が形成される基板表面よりも下の層に埋め込まれていることを特徴とする半導体装置。
  2. 前記基板表面に、隣接するMOSトランジスタの、ソース・ドレイン領域として機能する拡散層どうしを分離する第一の素子分離領域を有し、該第一の素子分離領域が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離する第二の素子分離領域を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記基板表面に複数のMOSトランジスタを配置してなるメモリセルに用いられる請求項１または２に記載の半導体装置。
  4. 基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置の製造方法であって、
    基板表面に、隣接するMOSトランジスタの、ソース・ドレイン領域として機能する拡散層どうしを分離する第一の素子分離領域を形成し、該第一の素子分離領域が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離する第二の素子分離領域を形成する、半導体装置の製造方法。
  5. 前記第一及び第二の素子分離領域を形成するために、まず前記基板表面をエッチングして複数の平行な第一のトレンチパターンを形成し、さらに、該第一のトレンチパターンが形成された基板表面をエッチングして該第一のトレンチパターンと垂直に、複数の平行な第二のトレンチパターンを形成する、請求項４に記載の半導体装置の製造方法。
  6. 前記第一及び第二のトレンチパターンを直線形状に形成する、請求項５に記載の半導体装置の製造方法。
  7. 任意の前記トレンチパターンのトレンチ内に、ゲート電極および該ゲート電極間を接続する配線を埋め込む、請求項５に記載の半導体装置の製造方法。
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