JP4591827B2 - リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 - Google Patents

リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 Download PDF

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Description

本発明は、リセス（溝）チャネル構造を有するセルトランジスタを含む半導体装置およ
びその製造方法に関し、
さらに詳しくは、リセスチャネル構造を有するセルトランジスタ、Ｎ型ポリシリコンを
含むゲート電極を備えたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ、およびＰ型ポリ
シリコンを含むゲート電極を備えたｐＭＯＳＦＥＴ構造を有する周辺トランジスタを有す
る半導体装置およびその製造方法に関する。
図１に従来の半導体装置の模式的要部断面図を示す。
図１には、Ｎ型ポリシリコン層６００を含むゲート電極６ａがＰ型の半導体シリコン基
板１上に形成されたｎＭＯＳＦＥＴ構造を有するトランジスタ２００と、Ｐ型ポリシリコ
ン層６０１を含むゲート電極６ｂがＮウエル領域３６０上に形成されたｐＭＯＳＦＥＴ構
造を有するトランジスタ２０１を備えた半導体装置１００が示されている。
前記トランジスタ２００は、ゲート絶縁膜５を介して半導体シリコン基板１上に形成さ
れたゲート電極６ａと、前記ゲート電極６ａに対応する一対のソース・ドレイン領域３を
有するものである。
前記ゲート電極６ａは、Ｎ型ポリシリコン層６００と金属シリサイド７とからなるもの
である。前記ゲート電極６ａの上部と側壁には、それぞれ窒化シリコンからなる絶縁膜８
および９が設けられている。
また前記トランジスタ２０１は、前記トランジスタ２００と同様に、前記ゲート絶縁膜
５を介して前記半導体シリコン基板１中のＮウエル領域３６０上に形成されたゲート電極
６ｂと、前記ゲート電極６ｂに対応する一対のソース・ドレイン領域４を有するものであ
る。
前記ゲート電極６ｂは、Ｐ型ポリシリコン層６０１と金属シリサイド７とからなるもの
である。前記ゲート電極６ｂの上部と側壁には、それぞれ窒化シリコンからなる絶縁膜８
および９が設けられている。
さらに、前記トランジスタ２００と前記トランジスタ２０１とは、素子間分離構造２に
より分離されている。
これらのトランジスタの組合せは相補型ＭＯＳ（Complementary MOS、以下、「ＣＭＯ
Ｓ」という。）構造と一般に呼ばれるものである。
図１の前記トランジスタ２００に対応するソース・ドレイン領域３はＮ型の不純物を含
み、また、前記トランジスタ２０１に対応するソース・ドレイン領域４はＰ型の不純物を
含む。
この様に、前記ゲート電極に含まれる不純物の導電型と、前記ソース・ドレイン領域に
含まれる不純物の導電型が一致するトランジスタは表面チャネル型トランジスタと呼ばれ
ている。
図１に示される前記ＣＭＯＳ構造を備えた半導体装置１００は、前記トランジスタ２０
０および２０１のそれぞれが表面チャネル型トランジスタから構成されている（特許文献
１）。
一方、図２に他の従来の半導体装置の模式的要部断面図を示す。
図２には、Ｐ型ポリシリコン層を含むゲート電極６１１がＮ型エピタキシャル層１ｂ上
に形成されたｐＭＯＳＦＥＴ構造を有するトランジスタ２０２と、Ｐ型ポリシリコン層を
含むゲート電極６１２がＰウエル領域３４０の上に形成されたｎＭＯＳＦＥＴ構造を有す
るトランジスタ２０３と、リセスチャネル構造を有するＰ型ポリシリコン層６１０を含む
ゲート電極がＰウエル領域３４０に形成されたｐＭＯＳＦＥＴ構造を有するトランジスタ
２０４とを備えた半導体装置１０１が示されている。
前記トランジスタ２０２に対応するソース・ドレイン領域３０１は、半導体シリコン基
板１ａ上に設けられたＮ型エピタキシャル層１ｂの表面領域のＰ型高濃度不純物層により
形成されている。
さらに前記ソース・ドレイン領域３０１に重ねて、Ｐ型低濃度不純物層３１０が設けら
れている。
また前記トランジスタ２０３に対応するソース・ドレイン領域３０２は、前記Ｐウエル
領域３４０の表面領域のＮ型高濃度不純物層により形成されている。
さらに前記ソース・ドレイン領域３０２に重ねて、Ｎ型低濃度不純物層３２０が設けら
れている。
前記トランジスタ２０４はリセスチャネル構造を有するものであるが、かかるトランジ
スタ２０４に対応するソース・ドレイン領域３０３は、Ｎ型ボディ領域３４１の表面領域
に設けられたＰ型高濃度不純物層により形成されている。
さらに前記ソース・ドレイン領域３０３に重ねて、Ｐ型低濃度不純物層３３０が設けら
れている。
前記Ｎ型ボディ領域３４１は前記Ｐウエル領域３４０内部に形成されていて、前記Ｐウ
エル領域３４０の下部にはＰ型埋め込み層３７０が設けられている。
さらに前記リセスチャネル構造は、絶縁膜９、Ｐ型ポリシリコン層６１０、導電層７０
０により充填されており、さらに前記導電層７００の上部および側面には窒化シリコンか
らなる絶縁膜８００および９が設けられている。
加えて、前記トランジスタ２０２、前記トランジスタ２０３および前記トランジスタ２
０４は、それぞれ素子間分離構造２により分離されている。
上記に説明した通り、前記トランジスタ２０２は、前記ゲート電極６１１がＰ型ポリシ
リコン層を含み、前記ｐＭＯＳＦＥＴ構造に対応するソース・ドレイン領域３０１がＰ型
の不純物を含むことから、表面チャネル型トランジスタである。
この一方、前記トランジスタ２０３は、前記ゲート電極６１２がＰ型ポリシリコン層を
含み、ｎＭＯＳＦＥＴ構造に対応するＰウエルがＰ型不純物を含むことから、このタイプ
のトランジスタは、埋め込みチャネル型トランジスタと一般に呼ばれる。
この様に、表面チャネル型トランジスタ、埋め込みチャネル型トランジスタおよびリセ
スチャネル構造を有するトランジスタを備えた半導体装置１０１が知られている（特許文
献２）。
特開平１１−３０７７２９号公報 特開２００２−３５９２９４号公報
しかしながら、上記の知見を新たにＤＲＡＭ（Dynamic Random Access Memory）等の半
導体装置に適用しようとすると不具合が生じた。
すなわち、表面チャネル型トランジスタのｎＭＯＳＦＥＴ構造を有するトランジスタ構
造および表面チャネル型トランジスタのｐＭＯＳＦＥＴ構造を有するトランジスタ構造を
有するデュアルゲート型周辺トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥ
Ｔ構造を有するセルトランジスタとを単に組み合わせただけでは、得られた半導体装置の
動作電圧の変動が大きい等、前記半導体装置が正常に動作しないという問題があった。
本発明の目的は、表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および
表面チャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート
型周辺トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルト
ランジスタと、を含む半導体装置であって、
動作電圧の変動が少なく、正常に動作する半導体装置を提供することにある。
本発明者は、上記課題を解決すべく鋭意検討した結果、前記半導体装置の中でも、前記
セルトランジスタ中のゲート電極を構成するＮ型ポリシリコン層に含まれるＮ型不純物の
濃度が、略一定である半導体装置が上記課題を解決することを見出し、本発明を完成する
に至った。
すなわち本発明は、
［１］半導体シリコン基板と、
前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
を備えた半導体装置であって、
（Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
（１）前記半導体シリコン基板の所定の位置に設けられたリセス
（２）前記リセス内部に接して設けられたゲート絶縁膜
（３）前記ゲート絶縁膜に接して設けられ、断面がＵ字のＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
を含むゲート電極
（４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
（５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極
（７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
（８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極、
（１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
前記ゲート絶縁膜に接して設けられ、断面がＵ字の前記Ｎ型ポリシリコン層、
ならびに前記Ｎ型ポリシリコン層の前記Ｕ字の内部および前記Ｎ型ポリシリコン層の上部に接して設けられた前記導電層、
からなることを特徴とする半導体装置を提供するものであり。
［３］半導体シリコン基板と、
前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
を備えた半導体装置であって、
（Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
（１）前記半導体シリコン基板の所定の位置に設けられたリセス
（２）前記リセス内部に接して設けられたゲート絶縁膜
（３）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
を含むゲート電極
（４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
（５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極
（７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
（８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極、
（１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
前記ゲート絶縁膜に接して設けられた前記Ｎ型ポリシリコン層、
前記Ｎ型ポリシリコン層内部に設けられた、不純物濃度が１．０×１０20／ｃｍ3未満の第二のポリシリコン層、
ならびに前記Ｎ型ポリシリコン層に接して設けられた導電層、
からなることを特徴とする半導体装置を提供するものであり、
［４］半導体シリコン基板と、
前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
を備えた半導体装置であって、
（Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
（１）前記半導体シリコン基板の所定の位置に設けられたリセス
（２）前記リセス内部に接して設けられたゲート絶縁膜
（３）前記ゲート絶縁膜に接して設けられ、断面がＵ字のＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
を含むゲート電極
（４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
（５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極
（７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
（Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
（８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
（９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
からなるゲート電極、
（１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
前記ゲート絶縁膜に接して設けられ、断面がＵ字の前記Ｎ型ポリシリコン層、
前記Ｎ型ポリシリコン層の前記Ｕ字の内部に埋設された、不純物濃度が１．０×１０20／ｃｍ3未満の第二のポリシリコン層、
前記Ｎ型ポリシリコン層および前記第二のポリシリコン層の上部に接して設けられた第三のＮ型ポリシリコン層、
および前記第三のＮ型ポリシリコン層の上部に接して設けられた前記導電層、
からなることを特徴とする半導体装置を提供するものであり、
［５］前記リセスチャネル構造を有するセルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、１．０×１０20〜１．０×１０21／ｃｍ3の範囲であることを特徴とする上記［１］、［３］および［４］のいずれかに記載の半導体装置を提供するものであり、
［６］（１）半導体シリコン基板の所定の領域に素子間分離構造を形成し、前記半導体シ
リコン基板に前記素子間分離構造により区画された第一ないし第三の領域を形成する工程
と、
（２）前記素子間分離構造により区画された前記半導体シリコン基板の前記第一の領域に
リセスを形成する工程と、
（３）前記素子間分離構造により区画された前記半導体シリコン基板の前記第三の位置に
Ｎウエルを形成する工程と、
（４）前記半導体シリコン基板上面および前記リセス内部表面にゲート絶縁膜を形成する
工程と、
（５）前記ゲート絶縁膜のうち、前記半導体シリコン基板上面に該当する部分および前記
リセス内部表面に該当する部分の上面ならびに前記素子間分離構造上面に、不純物濃度が
１．０×１０２０／ｃｍ３未満のポリシリコン層を形成する工程と、
（６）前記第一および第二のそれぞれの所定の位置にある前記不純物濃度が１．０×１０
２０／ｃｍ３未満のポリシリコン層に対し、気相拡散法および固相拡散法からなる群より
選ばれる少なくとも一つの方法によりＮ型不純物を導入することによりＮ型ポリシリコン
層を形成する工程と、
（７）前記第三の所定の位置にある前記不純物濃度が１．０×１０２０／ｃｍ３未満のポ
リシリコン層に対し、Ｐ型不純物を導入することにより、Ｐ型ポリシリコン層を形成する
工程と、
（８）上記（６）および（７）の工程後、前記Ｎ型ポリシリコン層およびＰ型ポリシリコ
ン層の上に、金属シリサイド膜および金属膜からなる群より選ばれる少なくとも一つを形
成する工程と、
（９）エッチング工程により、前記第一および第二の領域に、それぞれＮ型ポリシリコン
層を含むゲート電極を形成し、かつ前記第三の領域にＰ型ポリシリコン層を含むゲート電
極を形成する工程と、
（１０）前記第一および第二の領域にそれぞれ形成された前記ゲート電極の両側の半導体
シリコン基板表面領域に対し、Ｎ型不純物を注入することにより、前記第一の領域にリセ
スチャネル構造を有するセルトランジスタおよび前記第二の領域にｎＭＯＳＦＥＴ構造を
形成する工程と、
（１１）前記第三の領域に形成された前記ゲート電極の両側の半導体シリコン基板表面領
域に対し、Ｐ型不純物を注入することにより、前記第三の領域にｐＭＯＳＦＥＴ構造を形
成する工程と、
を有することを特徴とする半導体装置の製造方法を提供するものであり、
［７］前記工程（６）の前記Ｎ型ポリシリコン層を形成する方法は、ＰＨ３ガスを用いた
気相拡散法およびリン含有ガラスを用いた固相拡散法からなる群より選ばれる少なくとも
一つであることを特徴とする上記［６］に記載の半導体装置の製造方法を提供するもので
ある。
本発明によれば、動作電圧の変動が少なく、正常に動作する半導体装置を提供すること
ができる。
本発明を実施するための最良の形態について、以下に図面を参照しつつ説明する。
図３は、本発明の半導体装置の第一の実施態様を例示する模式的要部断面図である。
前記半導体装置１０２は、半導体シリコン基板１を備えるものである。
かかる半導体シリコン基板１に特に制限はなく、通常半導体用途に用いられるものを使
用することができる。本発明に使用する半導体シリコン基板１は、通常はホウ素等のＰ型
不純物を含有するシリコンウエハ等の市販品を使用することが可能である。
また、本発明に使用する半導体シリコン基板１は、所定の位置に素子間分離構造２を備
えるものである。
前記素子間分離構造２の形成方法に限定はないが、例えば、前記半導体シリコン基板１
を用いて、高密度プラズマＣＶＤ等の方法を行なうことにより、酸化シリコン等からなる
前記素子間分離構造２を形成することができる。
また本発明の半導体装置１０２は、前記素子間分離構造２により区画された前記半導体
シリコン基板１の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタ
２０５を備えるものである。
図３に示す様に、前記リセスチャネル構造を有するセルトランジスタ２０５は前記シリ
コン基板１の所定の位置に設けられたリセス（溝）を有するものである。
前記リセスは、前記半導体シリコン基板１を用いて、リソグラフィー技術およびドライ
エッチング技術等の方法により設けることができる。
前記リセスチャネル構造を有するセルトランジスタ２０５は、前記リセス内部に接して
設けられたゲート絶縁膜５を有するものである。
かかるゲート絶縁膜５は通常は酸化シリコン、窒化シリコン、シリコンオキシナイトラ
イド等の一種もしくは二種以上からなるものであるが、この様なゲート絶縁膜は、例えば
、酸化シリコンの場合であれば、前記半導体シリコン基板１表面のシリコンと、水や酸素
等とを高温下に反応させることにより得ることができる。
また前記リセスチャネル構造を有するセルトランジスタ２０５は、前記ゲート絶縁膜５
に接して設けられたＮ型ポリシリコン層６２０および前記Ｎ型ポリシリコン層６２０に接
して設けられた導電層７００を含むゲート電極を有するものである。
図３に例示される様に、前記Ｎ型ポリシリコン層６２０の断面はＵ字状の形状を有する
ものである。前記導電層７００の一部は前記Ｎ型ポリシリコン層６２０のＵ字状の断面の
内部に接して設けられていて、前記導電層７００の残りの部分は前記Ｎ型ポリシリコン層
６２０上部に接して設けられている。
本発明に使用する前記Ｎ型ポリシリコン層６２０は、そのＮ型ポリシリコン層６２０に
含まれるＮ型不純物の濃度が略一定であることが必要である。
具体的には、Ｎ型ポリシリコン層６２０に含まれるＮ型不純物の濃度は、１．０×１０
２０〜１．０×１０２１／ｃｍ３の範囲である。
前記Ｎ型不純物の濃度が１．０×１０２０未満の場合には、得られた半導体装置の動作
電圧が一定せず、正常に動作しない。
また前記Ｎ型不純物の濃度が１．０×１０２１を超える場合には、不純物領域における
電気的短絡等の現象等により、得られた半導体装置が正常に動作しない。
かかるＮ型不純物としては、例えば、リン、ヒ素等を挙げることができる。取り扱い性
の面ら前記Ｎ型不純物はリンであることが好ましい。
前記Ｎ型不純物の濃度が略一定であるＮ型ポリシリコン層６２０は次の様にして得るこ
とができる。
すなわち、前記ゲート絶縁膜５に接して、不純物濃度が１．０×１０２０／ｃｍ３未満
のポリシリコン層を形成しておいてから、かかるポリシリコン層に対して、リン等のＮ型
不純物を気相拡散法、固相拡散法等の方法により導入することにより得ることができる。
前記気相拡散法としては、例えば、具体的には前記不純物を含有しないポリシリコン層
に対し、６５０〜７５０℃の温度範囲でＰＨ３ガスを作用させる方法を挙げることができ
る。
また前記固相拡散法としては、例えば、具体的には前記不純物濃度が１．０×１０２０
／ｃｍ３未満のポリシリコン層に対し、リン含有ガラスを作用させる方法を挙げることが
できる。
かかるリン含有ガラスを使用する固相拡散法は、ＳｉＨ４およびＰＯＣｌ３を８００〜
９００℃の温度範囲で反応させ、前記不純物を含有しないポリシリコン層に作用させる方
法により実施することができる。
また前記導電層７００は、例えば、ＴｉＳｉ２、ＣｏＳｉ２、ＴａＳｉ２、ＰｔＳｉ２
、ＮｉＳｉ２等の金属シリサイド、タングステン等の金属等の一種もしくは二種以上から
なるものである。
さらに、前記Ｎ型ポリシリコン層６２０の側面、ならびに前記導電層７００の側面およ
び上面には、窒化シリコン等からなる絶縁膜９および８０１が設けられている。
また前記リセスチャネル構造を有するセルトランジスタ２０５は、前記半導体シリコン
基板１の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソ
ース・ドレイン領域３０４を有するものである。
前記ソース・ドレイン領域３０４は、前記半導体シリコン基板１の表面領域に、先のゲ
ート電極を保護マスクとして、リン等のＮ型不純物をイオン注入する等の方法によりＮ型
高濃度不純物層として得ることができる。
なお、前記ソース・ドレイン領域３０４には、図２の場合に説明した場合と同様、リン
等のＮ型高濃度不純物層に加えて、リン等のＮ型低濃度不純物層等を適宜追加することが
できる。
次に本発明の半導体装置１０２は、前記素子間分離構造２により区画された前記半導体
シリコン基板１の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ
２０６を備えるものである。
図３に示す様に、第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジス
タ２０６は前記半導体シリコン基板１の所定の位置に設けられたゲート絶縁膜５を有する
ものである。
かかるゲート絶縁膜５は、先の第一の領域に設けられたリセスチャネル構造を有するセ
ルトランジスタ２０５の場合と同様、前記半導体シリコン基板１表面のシリコンと、水や
酸素等とを高温下に反応させる等の方法により得ることができる。
また前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ２０６
は、前記ゲート絶縁膜５に接して設けられたＮ型ポリシリコン層６２０および前記Ｎ型ポ
リシリコン層６２０に接して設けられた導電層７００からなるゲート電極を有するもので
ある。
このＮ型ポリシリコン層６２０は、先のリセスチャネル構造を有するセルトランジスタ
２０５の場合とは異なり、前記半導体シリコン基板１上に前記ゲート絶縁膜５を介して設
けられている。
本発明に使用する前記Ｎ型ポリシリコン層６２０は、そのＮ型ポリシリコン層６２０に
含まれるＮ型不純物の濃度が略一定であることは先の場合と同様である。
前記Ｎ型ポリシリコン層６２０に接して前記導電層７００が設けられている。前記導電
層７００についても、前記リセスチャネル構造を有するセルトランジスタ２０５の場合と
同様である。
さらに前記Ｎ型ポリシリコン層６２０の側面、ならびに前記導電層７００の側面および
上面には、窒化シリコン等からなる絶縁膜９、８０１が設けられている。
また第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ２０６は、
前記半導体シリコン基板１の表面領域であって、前記ゲート電極の両側に設けられた一対
のＮ型拡散層を含むソース・ドレイン領域３０５を有するものである。
前記ソース・ドレイン領域３０５は、前記半導体シリコン基板１の表面に、先のゲート
電極を保護マスクとして、リン等のＮ型不純物をイオン注入する等の方法により、Ｎ型高
濃度不純物層として得ることができる。
なお、前記ソース・ドレイン領域３０５には、先の図２の場合に説明した場合と同様、
リン等の前記Ｎ型高濃度不純物層に加えて、リン等の前記Ｎ型低濃度不純物層等を適宜追
加することができる。
次に、本発明の半導体装置１０２は、前記素子間分離構造２により区画された前記半導
体シリコン基板１の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジス
タ２０７を備えるものである。
図３に示す様に、第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジス
タ２０７は前記半導体シリコン基板１の所定の位置に設けられたゲート絶縁膜５を有する
ものである。
前記ゲート絶縁膜５を設ける方法等については先のセルトランジスタ２０５の場合と同
様である。
また第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタ２０７は、
前記ゲート絶縁膜５に接して設けられたＰ型ポリシリコン層６２１および前記Ｐ型ポリシ
リコン層６２１に接して設けられた導電層７００からなるゲート電極を有するものである
。
先の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ２０６のゲ
ート電極が前記Ｎ型ポリシリコン層６２０を有するのに対し、この第三の領域に設けられ
たｐＭＯＳＦＥＴ構造を有する周辺トランジスタ２０７のゲート電極は、前記Ｐ型ポリシ
リコン層６２１を有する点が異なる。
すなわち、前記周辺トランジスタ２０６も前記周辺トランジスタ２０７も共に表面チャ
ネル型トランジスタである。
前記Ｐ型ポリシリコン層６２１に含まれるＰ型不純物の濃度は、１．０×１０２０〜１
．０×１０２１／ｃｍ３の範囲であることが好ましい。
かかるＰ型不純物としては、例えば、ホウ素等を挙げることができる。
前記導電層７００は、前記リセスチャネル構造を有するセルトランジスタ２０５の場合
と同様である。
さらに前記Ｐ型ポリシリコン層６２１の側面、ならびに前記導電層７００の側面および
上面には、窒化シリコン等からなる絶縁膜９、８０１が設けられている。
また第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタ２０７は、
前記シリコン基板１内部に設けられたＮウエル領域３５０の表面領域であって、前記ゲー
ト電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域３０６を有する
ものである。
前記ソース・ドレイン領域３０６は、前記半導体シリコン基板１の表面に、先のゲート
電極をマスクとして、ホウ素等のＰ型不純物をイオン注入する等の方法によりＰ型高濃度
不純物層として得ることができる。
なお、前記ソース・ドレイン領域３０６には、図２の場合に説明した場合と同様、ホウ
素等のＰ型高濃度不純物層に加えて、ホウ素等のＰ型低濃度不純物層等を適宜追加するこ
とができる。
次に本発明の半導体装置の第二の実施態様について説明する。
図４は、本発明の半導体装置の第二の実施態様を例示する模式的要部断面図である。
本発明の半導体装置１０３の構成は、図４における前記第一の領域に設けられたリセス
チャネル構造を有するセルトランジスタ２０８のゲート電極の構成と、前記第二の領域に
設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタ２０９のゲート電極の構成を除
き、図３の場合における本発明の半導体装置１０２の場合と同様である。
そこで前記第一の実施態様である半導体装置１０２と異なる点を中心に説明する。
まず、先の図３の第一の実施態様である前記半導体装置１０２の前記リセスチャネル構
造を有するセルトランジスタ２０５の前記ゲート電極は、前記Ｎ型ポリシリコン層６２０
および前記導電層７００からなるのに対し、
前記第二の実施態様である半導体装置１０３の前記リセスチャネル構造を有するセルト
ランジスタ２０８のゲート電極は、前記Ｎ型ポリシリコン層６２０、不純物濃度が１．０
×１０２０／ｃｍ３未満の第二のポリシリコン層６３０、第三のＮ型ポリシリコン層６４
０および導電層７００からなるものである。
前記半導体装置１０３の前記Ｎ型ポリシリコン層６２０および導電層７００の構成等は
、先の半導体装置１０２の場合と同様である。
図４に示す通り、前記不純物濃度が１．０×１０２０／ｃｍ３未満の第二のポリシリコ
ン層６３０は、前記Ｎ型ポリシリコン層６２０および前記第三のＮ型ポリシリコン層６４
０との間に充填されている。
前記第二のポリシリコン層に含まれる不純物としては、例えば、リン等のＰ型不純物を
挙げることができる。
また、前記第三のＮ型ポリシリコン層６４０は、そのポリシリコン層にＮ型不純物を含
むものであるが、かかるＮ型不純物としては、例えばリン等を挙げることができる。
次に、先の図３に示す半導体装置１０２の前記ｎＭＯＳＦＥＴ構造を有する周辺トラン
ジスタ２０６のゲート電極は、Ｎ型ポリシリコン層６２０および前記導電層７００からな
るのに対し、
図４に示す前記第二の実施態様である半導体装置１０３の前記ｎＭＯＳＦＥＴ構造を有
する周辺トランジスタ２０９のゲート電極は、前記Ｎ型ポリシリコン層６２０、前記第三
のＮ型ポリシリコン層６４０、および前記導電層７００からなるものである。
前記Ｎ型ポリシリコン層６２０および前記第三のＮ型ポリシリコン層に６４０含まれる
Ｎ型不純物の濃度は、１．０×１０２０〜１．０×１０２１／ｃｍ３の範囲であることが
好ましい。
前記第三のＮ型ポリシリコン層６４０に含まれるＮ型不純物の濃度は、先のＮ型ポリシ
リコン層６２０と必ずしも一致する必要はないが、前記濃度は一致していることが好まし
い。
前記半導体装置１０２、１０３等により例示される本発明の半導体装置は、ＤＲＡＭ（
Dynamic Random Access Memory）等の用途に好適に使用することができる。
次に実施例に基づき、本発明についてさらに詳細に説明する。
なお、本発明はこれらの実施例の態様により何ら限定されるものではない。
図５は、本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板
を示す模式的要部断面図である。
以下に本実施例の実施態様について、図面を参照しながら説明する。
図５に示す通り、Ｐ型不純物を含有する前記半導体シリコン基板１に、前記素子間分離
構造２と前記Ｎウエル領域３５０を形成した後、リソグラフィー技術およびドライエッチ
ング技術等を用いて、溝幅９０ｎｍ、深さ１５０ｎｍのリセスを形成した。
次に酸化シリコンからなるゲート絶縁膜５を前記半導体シリコン基板表面に１０ｎｍの
厚みにより形成した。
前記ゲート絶縁膜５は、シリコンオキシナイトライド膜、窒化シリコン膜等により形成
することも可能である。また、かかるゲート絶縁膜５は一種もしくは二種以上を形成する
ことができる。
次にＣＶＤ法により、図６に示す通り、前記ゲート絶縁膜５の上に前記不純物濃度が１
．０×１０２０／ｃｍ３未満のポリシリコン層６３０を形成した。このポリシリコン層６
３０の厚みは４０ｎｍであった。
前記ポリシリコン層６３０の厚みは、ゲート電極の側壁や導電層等が前記ゲート絶縁膜
５に及ぼす応力に応じて適宜決定されるが、４０ｎｍ以上の範囲であれば好ましい。
次に、ＣＶＤ法により、前記ポリシリコン層６３０の上に保護酸化シリコン層５００を
２０ｎｍの厚みで形成した後、さらにその上にフォトレジスト層９００を形成した。前記
フォトレジスト層の不要な部分をリソグラフィー技術とドライエッチング技術とを用いて
除去した後、このフォトレジスト層９００を保護マスクとして前記保護酸化シリコン層５
００の不要部分を、リソグラフィー技術とウエットエッチング技術とを用いて除去するこ
とにより、図７に示す様に、保護酸化膜５００を形成した。
次に前記フォトレジスト層９００をドライエッチング、アッシング技術等により除去し
た後、前記保護酸化膜５００を保護マスクとして、前記ポリシリコン層６３０に対し、温
度を７００℃に設定した拡散炉中でＰＨ３ガスを用いて気相拡散法を実施し、前記ポリシ
リコン層６３０のうち前記保護マスクのない部分にリンを導入した。この様にして図８に
示すＮ型ポリシリコン層６２０を形成した。
かかるＮ型ポリシリコン層６２０に含まれるＮ型不純物であるリンの濃度は、１．０×
１０２０〜１．０×１０２１／ｃｍ３の範囲であった。
次に、図９に示す様に、前記Ｎ型ポリシリコン層６２０上に形成されたフォトレジスト
層９００を保護マスクとして、前記ポリシリコン層６３０に対し、ホウ素をイオンとして
１．０×１０１５〜１．０×１０１６／ｃｍ２の範囲により注入してＰ型ポリシリコン層
６２１を形成した。
前記フォトレジスト層９００をドライエッチング、アッシング技術等により除去した後
、図１０に示す様に、ＰＶＤ法、ＣＶＤ法等の方法により、導電層７００を形成すること
ができる。
かかる導電層７００としては、例えば、タングステンシリサイド、タングステン金属等
の一種もしくは二種以上からなるものを挙げることができる。
前記ポリシリコン層６２０、６２１および６３０ならびに前記導電層７００を、フォト
レジスト層（図示せず）を保護マスクとして、リソグラフィー技術とドライエッチング技
術等とを用いて除去することにより、図１１に示す構造を形成することができる。
次に、図１１に示す構造の上に窒化シリコン等の絶縁膜を設けた後、異方性エッチング
の方法により、図１２に示す様に、絶縁膜８０１からなる各ゲート電極上部構造および絶
縁膜９からなる各ゲート電極側壁を形成することができる。
図１２の各ゲート電極を保護マスクとして、リン等のＮ型不純物を前記半導体シリコン
基板１の表面領域にイオン注入することにより、前記高濃度Ｎ型不純物層からなる前記ソ
ース・ドレイン領域３０４および３０５をそれぞれ形成することができる。
同様にホウ素等のＰ型不純物を前記Ｎウエル３５０の表面領域にイオン注入することに
より、前記高濃度Ｐ型それぞれ不純物層からなる前記ソース・ドレイン領域３０６を形成
することができる。
このようにして図３に示す本発明の実施例１の構造を得ることができる。
なお、図３に示す通り、リセスチャネル構造を有するセルトランジスタ２０５の前記Ｎ
型不純物を含むポリシリコン層６２０と、前記導電層７００とからなるゲート電極は、タ
ングステンシリサイド、タングステン金属等が埋め込まれているため、配線抵抗が小さい
という特徴がある。
この様にして得られた半導体装置１０２は、動作電圧の変動が少なく、正常に動作する
ことから、ＤＲＡＭ（Dynamic Random Access memory）等の用途に好適に使用することが
できる。
本実施例２は、前記実施例１において、図８に示した製造方法の工程までは同様である
が、本実施例２に使用した前記半導体シリコン基板１に設けられたリセスの溝幅は７０ｎ
ｍ、深さは１５０ｎｍである点が異なる。
図１５は、本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基
板の要部断面図である。
以下に本実施例の実施態様について、図面を参照しながら説明する。
先の図８に示した保護酸化膜５００を除去した後、前記ポリシリコン層６２０および６
３０の全面に、不純物濃度が１．０×１０２０／ｃｍ３未満のポリシリコン層６３０を形
成することにより、図１３に示した構造が得られる。
かかる不純物濃度が１．０×１０２０／ｃｍ３未満のポリシリコン層６３０の厚みは１
０〜２０ｎｍの範囲であった。
なお、前記不純物濃度が１．０×１０２０／ｃｍ３未満のポリシリコン層６３０の下の
前記ポリシリコン層６２０の厚みは３０ｎｍである。
次に、図１４に示す様に、前記Ｎウエル３５０上の対応する位置にフォトレジスト層９
００を設け、前記フォトレジスト層９００を保護マスクとして、前記不純物を含有しない
ポリシリコン層６３０にリン等のＮ型不純物をイオン注入法により導入することにより、
第三のＮ型ポリシリコン層６４０を形成することができる。
続いて、前記フォトレジスト層９００を除去し、図１５に示す様に、前記第三のＮ型ポ
リシリコン層６４０上に、新たにフォトレジスト層９００を形成する。
前記フォトレジスト層９００を保護マスクとして、前記Ｎウエル３５０上の対応する位
置にある、前記不純物濃度が１．０×１０２０／ｃｍ３未満のポリシリコン層６３０にホ
ウ素等のＰ型不純物をイオン注入法により導入することにより、前記Ｐ型ポリシリコン層
６２１を形成することができる。
なお、前記第三のＮ型ポリシリコン層６４０を形成する際や前記Ｐ型ポリシリコン層６
２１を形成する際等の場合に、前記イオン注入法によるエネルギーが強いと、それぞれ前
記リン等のＮ型不純物や前記ホウ素等のＰ型不純物が前記ポリシリコン層６４０等に留ま
らず、前記半導体シリコン基板１の表面領域にまで前記リン等のＮ型不純物や前記ホウ素
等のＰ型不純物の突き抜けが生じる。
この様な突き抜けが生じると、得られた半導体装置の閾値電圧の変動が生じ、正常に動
作しないという問題が生じる。
従って、前記ポリシリコン層６４０および前記半導体シリコン基板１表面より上部にあ
る前記ポリシリコン層６２０の合計の厚みが１００ｎｍの場合では、例えばリンの場合で
は１０ｋｅＶ以下、ホウ素の場合では５ＫｅＶ以下のエネルギーにより注入することが好
ましい。
次に前記フォトレジスト層９００をドライエッチング、アッシング技術等により除去し
、図１６に示す様に、ＰＶＤ法、ＣＶＤ法等の方法により、導電層７００を形成すること
ができる。
なお本実施例２に使用する導電層７００の構成は、実施例１の場合と同様である。
前記ポリシリコン層６２０、６２１および６３０ならびに前記導電層７００を、フォト
レジスト層（図示せず）を保護マスクとして、リソグラフィー技術とドライエッチング、
アッシング技術等とを用いて除去することにより、図１７に示す構造を形成することがで
きる。
以下、実施例１の場合と同様の操作を実施することにより、図４に示す本発明の実施例
２の構造を得ることができる。
なお、図４に示す通り、前記リセスチャネル構造を有するセルトランジスタ２０５中の
、前記Ｎ型不純物を含むポリシリコン層６２０、前記不純物濃度が１．０×１０２０／ｃ
ｍ３未満の第二のポリシリコン層６３０、前記第三のＮ型不純物を含むポリシリコン層６
４０および前記導電層７００とからなるゲート電極は、タングステンシリサイド、タング
ステン金属等が埋め込まれているため、配線抵抗が小さいという特徴がある。
ここで、前記リセスチャネル構造を有するセルトランジスタ２０８の前記Ｎ型ポリシリ
コン層６２０に含まれるＮ型不純物であるリンの濃度は、１．０×１０２０〜１．０×１
０２１／ｃｍ３の範囲であった。
この様にして得られた半導体装置１０３は、動作電圧の変動が少なく、正常に動作する
ことから、ＤＲＡＭ（Dynamic Random Access Memory）等の用途に好適に使用することが
できる。
実施例２の場合で得られた、図４に示す半導体装置１０３のリセスチャネル構造を有す
るセルトランジスタ２０８のゲート電極を、温度６５０〜８００℃の範囲で加熱処理する
ことにより、前記ゲート電極中の、前記Ｎ型不純物を含むポリシリコン層６２０、前記不
純物濃度が１．０×１０２０／ｃｍ３未満の第二のポリシリコン層６３０、および前記第
三のＮ型不純物を含むポリシリコン層６４０のそれぞれに含まれるリンは拡散し、それぞ
れの領域でリンの濃度を１．０×１０２０〜１．０×１０２１／ｃｍ３の範囲内で均一化
することができる。
前記温度が６５０℃未満の場合には、前記半導体シリコン基板１中のリンを活性化させ
ることができず、前記温度が８００℃を超える場合には、前記周辺トランジスタ２０７の
ゲート電極中のＰ型ポリシリコンに含まれるホウ素等のＰ型不純物が前記半導体シリコン
基板１中に拡散し、前記半導体装置の正常な動作を妨げる。
この様にして得られた半導体装置１０４（図示せず）は、動作電圧の変動が少なく、正
常に動作することから、ＤＲＡＭ（Dynamic Random Access memory）等の用途に好適に使
用することができる。
［比較例１］
実施例１の図５の構造に対し、不純物濃度が１．０×１０２０／ｃｍ３未満のポリシリ
コン層６３０を設けた後、さらに前記Ｎウエル３５０上の対応する部分を除く前記半導体
シリコン基板１の上にフォトレジスト層９００を設け、前記フォトレジスト層９００を保
護マスクとして、前記Ｎウエル３５０上の対応する位置にある、前記不純物濃度が１．０
×１０２０／ｃｍ３未満の第二のポリシリコン層６３０にホウ素等のＰ型不純物をイオン
注入法により導入することにより、図１８に示す様に前記Ｐ型ポリシリコン層６２１を形
成することができる。
次に前記フォトレジスト層９００を除去した後、図１９に示す様に、前記Ｐ型ポリシリ
コン層６２１の上にフォトレジスト層９００を設け、前記フォトレジスト層９００を保護
マスクとして、前記ポリシリコン層６３０に対し、今度はリン等のＮ型不純物をイオン注
入法により導入することにより、図１９に示す様に、前記Ｎ型ポリシリコン層６２０を形
成することができる。
このとき、前記リセス内部の最下部の前記ポリシリコン層６３０に含まれるリン等のＮ
型不純物濃度は、１．０×１０２０／ｃｍ３未満であった。
次に、前記フォトレジスト９００を除去した後、図２０に示す様に、ＰＶＤ法、ＣＶＤ
法等の方法により、導電層７００を形成することができる。
なお本比較例１に使用する導電層７００の構成は、実施例１の場合と同様である。
前記ポリシリコン層６２０、６２１および６３０ならびに前記導電層７００を、フォト
レジスト層（図示せず）を保護マスクとして、リソグラフィー技術とドライエッチング技
術とを用いて除去することにより、図２１に示す構造を形成することができる。
以下、実施例１の場合と同様の操作を実施することにより、図２２に示す半導体装置を
得ることができる。
図２３に示す半導体装置は、リセスチャネル構造を有するセルトランジスタのゲート電
極には空乏層が存在するため、動作電圧の変動が大きく、正常に動作しなかった。
従来の半導体装置を示す模式的要部断面図である。 従来の半導体装置を示す模式的要部断面図である。 本発明の半導体装置の第一の実施態様を例示する模式的要部断面図である。 本発明の半導体装置の第二の実施態様を例示する模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第一の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の半導体装置を例示する模式的要部断面図である（実施例１）。 本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 本発明の第二の実施例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 比較例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 比較例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 比較例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 比較例の製造方法の工程を説明するための半導体シリコン基板の模式的要部断面図である。 比較例の半導体装置を例示する模式的要部断面図である（比較例１）。
符号の説明
１、１ａ 半導体シリコン基板
１ｂ Ｎ型エピタキシャル層
２ 素子間分離構造
３、４、３０１〜３０６ ソース・ドレイン領域
５ ゲート絶縁膜
６ａ、６ｂ、６１１、６１２ ゲート電極
７ 金属シリサイド
８、９、８００、８０１ 絶縁膜
１００、１０１、１０２、１０３ 半導体装置
２００ ｎＭＯＳＦＥＴ構造を有するトランジスタ
２０１、２０２、２０４、 ２０７ ｐＭＯＳＦＥＴ構造を有するトランジスタ
２０３、２０６、２０９ ｎＭＯＳＦＥＴ構造を有するトランジスタ
２０５、２０８ リセスチャネル構造を有するセルトランジスタ
３１０、３３０ Ｐ型低濃度不純物層
３２０ Ｎ型低濃度不純物層
３４０ Ｐウエル領域
３４１ Ｎ型ボディ領域
３５０、３６０ Ｎウエル領域
３７０ Ｐ型埋め込み層
５００ 保護酸化シリコン層
６００、６２０ Ｎ型ポリシリコン層
６０１、６１０、６２１ Ｐ型ポリシリコン層
６３０ 不純物を含まないポリシリコン層
６４０ 第二のＮ型ポリシリコン層
７００ 導電層
９００ フォトレジスト層

Claims (6)

  1. 半導体シリコン基板と、
    前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
    前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    を備えた半導体装置であって、
    （Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
    （１）前記半導体シリコン基板の所定の位置に設けられたリセス
    （２）前記リセス内部に接して設けられたゲート絶縁膜
    （３）前記ゲート絶縁膜に接して設けられ、断面がＵ字のＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    を含むゲート電極
    （４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
    （５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極
    （７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
    （８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極、
    （１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
    かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
    前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
    前記ゲート絶縁膜に接して設けられ、断面がＵ字の前記Ｎ型ポリシリコン層、
    ならびに前記Ｎ型ポリシリコン層の前記Ｕ字の内部および前記Ｎ型ポリシリコン層の上部に接して設けられた前記導電層、
    からなることを特徴とする半導体装置。
  2. 半導体シリコン基板と、
    前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
    前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    を備えた半導体装置であって、
    （Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
    （１）前記半導体シリコン基板の所定の位置に設けられたリセス
    （２）前記リセス内部に接して設けられたゲート絶縁膜
    （３）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    を含むゲート電極
    （４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
    （５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極
    （７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
    （８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極、
    （１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
    かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
    前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
    前記ゲート絶縁膜に接して設けられた前記Ｎ型ポリシリコン層、
    前記Ｎ型ポリシリコン層内部に設けられた、不純物濃度が１．０×１０20／ｃｍ3未満の第二のポリシリコン層、
    ならびに前記Ｎ型ポリシリコン層に接して設けられた導電層、
    からなることを特徴とする半導体装置。
  3. 半導体シリコン基板と、
    前記半導体シリコン基板の所定の位置に設けられた素子間分離構造と、
    前記素子間分離構造により区画された前記半導体シリコン基板の第一の領域に設けられたリセスチャネル構造を有するセルトランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    前記素子間分離構造により区画された前記半導体シリコン基板の第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタと、
    を備えた半導体装置であって、
    （Ａ）前記リセスチャネル構造を有するセルトランジスタは、下記（１）〜（４）を有し、
    （１）前記半導体シリコン基板の所定の位置に設けられたリセス
    （２）前記リセス内部に接して設けられたゲート絶縁膜
    （３）前記ゲート絶縁膜に接して設けられ、断面がＵ字のＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    を含むゲート電極
    （４）前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｂ）前記第二の領域に設けられたｎＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（５）〜（７）を有し、
    （５）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （６）前記ゲート絶縁膜に接して設けられたＮ型ポリシリコン層および前記Ｎ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極
    （７）前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域
    （Ｃ）前記第三の領域に設けられたｐＭＯＳＦＥＴ構造を有する周辺トランジスタは、下記（８）〜（１０）を有し、
    （８）前記半導体シリコン基板上の所定の位置に設けられたゲート絶縁膜
    （９）前記ゲート絶縁膜に接して設けられたＰ型ポリシリコン層および前記Ｐ型ポリシリコン層に接して設けられた導電層、
    からなるゲート電極、
    （１０）前記シリコン基板内部に設けられたＮウエルの表面領域であって、前記ゲート電極の両側に設けられた一対のＰ型拡散層を含むソース・ドレイン領域
    かつ、上記に加えて前記セルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、略一定であり、
    前記リセスチャネル構造を有するセルトランジスタに含まれるゲート電極は、
    前記ゲート絶縁膜に接して設けられ、断面がＵ字の前記Ｎ型ポリシリコン層、
    前記Ｎ型ポリシリコン層の前記Ｕ字の内部に埋設された、不純物濃度が１．０×１０20／ｃｍ3未満の第二のポリシリコン層、
    前記Ｎ型ポリシリコン層および前記第二のポリシリコン層の上部に接して設けられた第三のＮ型ポリシリコン層、
    および前記第三のＮ型ポリシリコン層の上部に接して設けられた前記導電層、
    からなることを特徴とする半導体装置。
  4. 前記リセスチャネル構造を有するセルトランジスタ中のＮ型ポリシリコン層に含まれるＮ型不純物の濃度は、１．０×１０20〜１．０×１０21／ｃｍ3の範囲であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. （１）半導体シリコン基板の所定の領域に素子間分離構造を形成し、前記半導体シリコン基板に前記素子間分離構造により区画された第一ないし第三の領域を形成する工程と、
    （２）前記素子間分離構造により区画された前記半導体シリコン基板の前記第一の領域にリセスを形成する工程と、
    （３）前記素子間分離構造により区画された前記半導体シリコン基板の前記第三の位置にＮウエルを形成する工程と、
    （４）前記半導体シリコン基板上面および前記リセス内部表面にゲート絶縁膜を形成する工程と、
    （５）前記ゲート絶縁膜のうち、前記半導体シリコン基板上面に該当する部分および前記リセス内部表面に該当する部分の上面ならびに前記素子間分離構造上面に、不純物濃度が１．０×１０20／ｃｍ3未満のポリシリコン層を形成する工程と、
    （６）前記第一および第二のそれぞれの所定の位置にある前記不純物濃度が１．０×１０20／ｃｍ3未満のポリシリコン層に対し、気相拡散法および固相拡散法からなる群より選ばれる少なくとも一つの方法によりＮ型不純物を導入することによりＮ型ポリシリコン層を形成する工程と、
    （７）前記第三の所定の位置にある前記不純物濃度が１．０×１０20／ｃｍ3未満のポリシリコン層に対し、Ｐ型不純物を導入することにより、Ｐ型ポリシリコン層を形成する工程と、
    （８）上記（６）および（７）の工程後、前記Ｎ型ポリシリコン層およびＰ型ポリシリコン層の上に、金属シリサイド膜および金属膜からなる群より選ばれる少なくとも一つを形成する工程と、
    （９）エッチング工程により、前記第一および第二の領域に、それぞれＮ型ポリシリコン層を含むゲート電極を形成し、かつ前記第三の領域にＰ型ポリシリコン層を含むゲート電極を形成する工程と、
    （１０）前記第一および第二の領域にそれぞれ形成された前記ゲート電極の両側の半導体シリコン基板表面領域に対し、Ｎ型不純物を注入することにより、前記第一の領域にリセスチャネル構造を有するセルトランジスタおよび前記第二の領域にｎＭＯＳＦＥＴ構造を形成する工程と、
    （１１）前記第三の領域に形成された前記ゲート電極の両側の半導体シリコン基板表面領域に対し、Ｐ型不純物を注入することにより、前記第三の領域にｐＭＯＳＦＥＴ構造を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記工程（６）の前記Ｎ型ポリシリコン層を形成する方法は、ＰＨ3ガスを用いた気相拡散法およびリン含有ガラスを用いた固相拡散法からなる群より選ばれる少なくとも一つであることを特徴とする請求項５に記載の半導体装置の製造方法。
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