JP6102140B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば大電流のスイッチングなどに用いられる半導体装置に関する。
特許文献１には、ＭＯＳ構造を備えた半導体装置が開示されている。この半導体装置は、基板上にゲート絶縁層を介して低不純物密度のポリシリコンを備えている。ポリシリコンの上には金属シリサイドを備えている。つまり、ゲート電極としてポリシリコンと金属シリサイドを備えている。ポリシリコンの不純物密度を低くするのは、ゲート電圧を印加したときにポリシリコンに空乏層を広げて基板に印加される電圧を弱めるためである。
また、非特許文献１には、ゲート電極に空乏層が形成されることが開示されている。
特開平８−０７８５３４号公報 特開２０１０−１１８５４８号公報
IEEE Electron Device Letters EDL-10(5), p192(1989): Y. Lu, J. M. Sung, H. C. Kirsch, S. J. Hillenius, T. E. Smith, and. L. Manchanda, 「Anomalous CV characteristics of implanted poly. MOS structure in n+/p+ dual-gate CMOS technology」
半導体装置をオンするために所定のゲート電圧を印加したときには、飽和電流は予め定められた最大飽和電流と最小飽和電流の間の値とならなければならない。ここで、ゲート電圧は一定の範囲でばらつくものである。そのため、ゲート電圧のばらつきがあっても飽和電流が最大飽和電流と最小飽和電流の間の値となるように配慮しなければならない。つまり、ゲート電圧変動に対する飽和電流の感度を低下させることが好ましい。
特許文献１に開示の半導体装置は、ゲート電圧の一部がポリシリコンに印加されるのでゲート電圧変動に対する飽和電流の感度が低いといえる。しかしながら、特許文献１に開示の半導体装置では、ゲート電圧を印加すると常にポリシリコンに厚い（長い）空乏層ができるのでゲート絶縁層に十分な電圧を印加し難い問題があった。そこで、例えば、反転層が形成される部分であるチャネル層の不純物密度を低くすることで閾値電圧を低くするなどの措置を講じると、ラッチアップが生じる問題があった。
本発明は、上述のような課題を解決するためになされたもので、弊害なくゲート電圧変動に対する飽和電流の感度を低下させることができる半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、基板の上に形成されたチャネル層と、該チャネル層と接して形成された絶縁層と、該絶縁層の該チャネル層と反対側に形成された、不純物がドープされた第１半導体層と、該第１半導体層の該絶縁層と反対側に形成された、不純物がドープされた第２半導体層と、該第２半導体層の該第１半導体層と反対側に形成されたゲート電極とを備える。そして、該第１半導体層の不純物密度を該第１半導体層の比誘電率で除した値は、該第２半導体層の不純物密度を該第２半導体層の比誘電率で除した値より大きく、該第１半導体層の全体に空乏層が形成されるゲート電圧である遷移電圧より小さいゲート電圧では、該第１半導体層の一部に空乏層が形成され、該第２半導体層には空乏層が形成されず、該遷移電圧より大きいゲート電圧では、該第１半導体層全体、及び該第２半導体層の少なくとも一部に空乏層が形成されることを特徴とする。
本発明によれば、最小飽和電流を得るゲート電圧より低いゲート電圧では絶縁層の上の半導体層に空乏層が形成されづらく、所定の飽和電流を得るゲート電圧より高いゲート電圧では該半導体層の空乏層が伸びやすいため、弊害なくゲート電圧変動に対する飽和電流の感度を低下させることができる。
本発明の実施の形態１に係る半導体装置の断面図である。 ゲート電極に閾値電圧未満の電圧を印加したときの各層の空乏層の長さと電圧を示す図である。 ゲート電極に閾値電圧より高い電圧を印加したときの各層の空乏層の長さと電圧を示す図である。 図３の場合よりもさらにゲート電圧を高くしたときの各層の空乏層の長さと電圧を示す図である。 反転層が形成されないゲート電圧を印加したときに各層に印加される電圧を示すグラフである。 反転層が形成されるゲート電圧を印加したときに各層に印加される電圧を示すグラフである。 第１半導体層の不純物密度を高めたときに各層に印加される電圧を示すグラフである。 第１半導体層の不純物密度を低下させたときに各層に印加される電圧を示すグラフである。 第２半導体層の不純物密度を１Ｅ１５／ｃｍ３よりも高くしたときに各層に印加される電圧を示すグラフである。 第２半導体層の不純物密度を１Ｅ１５／ｃｍ３よりも高くしたときに各層に印加される電圧を示すグラフである。 ゲート電圧と飽和電流の関係を示すグラフである。 変形例の半導体装置における各層の空乏層の長さと電圧を示す図である。 本発明の実施の形態２に係る半導体装置の断面図である。 本発明の実施の形態３に係る半導体装置の断面図である。 本発明の実施の形態４に係る半導体装置の断面図である。 反転層が形成されないゲート電圧を印加したときに各層に印加される電圧を示すグラフである。 反転層が形成されるゲート電圧を印加したときに各層に印加される電圧を示すグラフである。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。なお、不純物密度との用語は、平均有効不純物密度のことである。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の断面図である。半導体装置は、ｎチャネルトレンチ型ＩＧＢＴで形成されている。この半導体装置は、不純物密度が非常に低くドリフト層として機能するｎ型の基板１０を備えている。基板１０の上面にはチャネル層１２が形成されている。チャネル層は、不純物密度が１．０Ｅ１７／ｃｍ３、比誘電率が１１．７のｐ型半導体で形成されている。チャネル層１２の上にはエミッタ層１４が形成されている。エミッタ層１４は、不純物密度の高いｎ型半導体で形成されている。
次にトレンチ構造について説明する。チャネル層１２と接して絶縁層２０が形成されている。絶縁層２０の層厚は１００ｎｍであり、比誘電率は３．９である。なお、絶縁層２０の層厚はチャネル層１２の不純物密度が高ければ薄くし、チャネル層１２の不純物密度が低ければ厚くする。
絶縁層２０のチャネル層１２と反対側には、不純物がドープされた第１半導体層２２が形成されている。第１半導体層２２は、不純物密度が１．０Ｅ１８／ｃｍ３、比誘電率が１１．７、層厚が１６．２〜２４．０ｎｍのいずれかのｎ型多結晶半導体で形成されている。
第１半導体層２２の絶縁層２０と反対側には、不純物がドープされた第２半導体層２４が形成されている。第２半導体層２４は、不純物密度１．０Ｅ１５／ｃｍ３、比誘電率が１１．７のｎ型多結晶半導体で形成されている。そして、第１半導体層２２の不純物密度を第１半導体層２２の比誘電率で除した値は、第２半導体層２４の不純物密度を第２半導体層２４の比誘電率で除した値より大きくなっている。なお、第１半導体層２２と第２半導体層２４をまとめて半導体層２５と称することがある。
第２半導体層２４の第１半導体層２２と反対側にはゲート電極２６が形成されている。ゲート電極２６は、ゲート配線抵抗を小さくするために低抵抗な高融点金属で形成することが好ましい。図１から分かるように、絶縁層２０、第１半導体層２２、第２半導体層２４、及びゲート電極２６は、チャネル層１２、及びエミッタ層１４を貫き基板１０に達するトレンチゲートを形成している。
基板１０の下面にはｎ型のバッファ層３０が形成されている。バッファ層３０の下面にはｐ型のコレクタ層３２が形成されている。従って、コレクタ層３２から基板１０へ注入されるホールの量はバッファ層３０によって調整される。コレクタ層３２の下面には金属でコレクタ電極３４が形成されている。コレクタ電極３４は、モジュールのパターニング基板等に半田等でダイボンドされる。
続いて本発明の実施の形態１に係る半導体装置の動作について説明する。図２は、ゲート電極に閾値電圧未満の電圧を印加したときの各層の空乏層の長さと電圧を示す図である。図２は、図１の破線部分を抽出した図である。チャネル層１２における破線はチャネル層１２に形成された空乏層（以後チャネル空乏層という）の端部を示す。また、第１半導体層２２における破線は第１半導体層２２に形成された空乏層（以後第１空乏層という）の端部を示す。チャネル空乏層の長さはＸＣＨであり、第１空乏層の長さはＸＧＡである。
図２の下段には、各層の電圧が示されている。ゲート電圧はほとんどがチャネル層１２と絶縁層２０に印加されることが分かる。チャネル層１２に発生する電荷Ｑ、チャネル空乏層による容量ＣＣＨ、半導体層２５による容量ＣＧＸ、絶縁層２０の容量ＣＩＮ、チャネル層１２に印加される電圧ＶＣＨ、半導体層２５に印加される電圧ＶＧＸ、絶縁層２０に印加される電圧ＶＩＮ、ゲート電極２６に印加する電圧ＶＧは、以下の式で算出される。
Ｑ＝ｑＮＣＨ・ＸＣＨ＝ｑＮＧＡ・ＸＧＡ
ＣＣＨ＝εＣＨ／ＸＣＨ
ＣＧＸ＝εＧＡ／ＸＧＡ
ＣＩＮ＝εＩＮ／ＴＩＮ
ＶＣＨ＝Ｑ／ＣＣＨ＝ｑ／εＣＨ・ＮＣＨ・ＸＣＨ ２
ＶＧＸ＝Ｑ／ＣＧＸ＝ｑ／εＧＡ・ＮＧＡ・ＸＧＡ ２
＝ｑ／εＧＡ・ＮＣＨ ２／ＮＧＡ・ＸＣＨ ２
ＶＩＮ＝Ｑ／ＣＩＮ＝ｑ／εＩＮ・ＮＣＨ・ｔＩＮ・ＸＩＮ
ＶＧ＝ＶＣＨ＋ＶＩＮ＋ＶＧＸ
＝ｑ・ＮＣＨ・（１／εＣＨ＋１／εＧＡ・ＮＣＨ／ＮＧＡ）・ＸＣＨ ２
＋ｑ／εＩＮ・ＮＣＨ・ｔＩＮ・ＸＣＨ
ここで、ｑは電子の素電荷、ｔＩＮは絶縁層２０の層厚である。ＮＣＨ、ＮＧＡ、ＮＧＢは、それぞれチャネル層１２、第１半導体層２２、第２半導体層２４の不純物密度を表す。また、ＶＣＨ，ＶＩＮ、ＶＧＡ、ＶＧＢは、それぞれチャネル層１２、絶縁層２０、第１半導体層２２、第２半導体層２４の電圧を表す。εＣＨ、εＩＮ、εＧＡ、εＧＢは、それぞれチャネル層１２、絶縁層２０、第１半導体層２２、第２半導体層２４の比誘電率を表す。
上記の式からＸＣＨとＸＧＡは以下のように表される。
Figure 0006102140
図３は、ゲート電極に閾値電圧より高い電圧を印加したときの各層の空乏層の長さと電圧を示す図である。チャネル層１２に反転層５０が形成されている。このとき、反転層５０はほぼ０Ｖとなる。図３の場合、ＶＣＨ、ＶＩＮ、及びＶＧが、図２の場合と相違するので以下に示す。
ＶＣＨ＝０
ＶＩＮ＝Ｑ／ＣＩＮ＝ｑ／εＩＮ・ＮＣＨ・ｔＩＮ・ＸＣＨ
ＶＧ＝ＶＣＨ＋ＶＩＮ＋ＶＧＸ
＝ｑ/εＧＡ・ＮＣＨ ２/ＮＧＡ・ＸＣＨ ２＋ｑ/εＩＮ・ＮＣＨ・ｔＩＮ・ＸＣＨ
図３の場合のＸＧＡは以下のように表される。
Figure 0006102140
図４は、図３の場合よりもさらにゲート電圧を高くしたときの各層の空乏層の長さと電圧を示す図である。第１空乏層の長さＸＧＡが第１半導体層２２の層厚と一致している。第２半導体層２４における破線は第２半導体層２４に形成された空乏層（以後第２空乏層という）の端部を示す。第２空乏層の長さはＸＧＢである。図４から、反転層５０が形成された状態でゲート電圧が高められると、チャネル層１２と絶縁層２０だけでなく第２半導体層２４にも高い電圧が印加されることが分かる。半導体装置の飽和電流を流すためのオン電圧をゲート電極２６に印加したときは、図４に示すように、第１半導体層２２全体、及び第２半導体層２４の一部に空乏層が形成される。
図４の場合、Ｑ、ＣＧＸ、ＶＣＨ、ＶＧＸ、ＶＩＮ、ＶＧが図２の場合と相違するので以下に示す。
Ｑ＝ｑＮＣＨ・ＸＣＨ＝ｑ（ＮＧＡ・ＸＧＡ＋ＮＧＢ・ＸＧＢ）
ＣＧＸ＝εＧＡ・εＧＡ／（εＧＢ・ＸＧＡ＋εＧＡ・ＸＧＢ）
ＶＣＨ＝０
ＶＧＸ＝Ｑ／ＣＣＸ＝ｑ・（ＮＧＡ・ＸＧＡ＋ＮＧＢ・ＸＧＢ）
×（εＧＢ・ＸＧＡ＋εＧＡ・ＸＧＢ）／（εＧＡ・εＧＢ）
ＶＩＮ＝Ｑ／ＣＩＮ＝ｑ／εＩＮ・ＮＣＨ・ｔＩＮ・ＸＣＨ
ＶＧ＝ＶＣＨ＋ＶＩＮ＋ＶＧＸ
＝ｑ・ＮＧＢ・／εＧＢＸＧＢ ２＋ｑ・ＮＧＡ・ＮＧＢ・Ｂ１・ＸＧＢ
＋ｑ・ＮＧＡ・ＸＧＡ・（Ｌ ＧＡ ／εＧＡ＋ｔＩＮ／εＩＮ）
第２空乏層の長さＸＧＢは以下のように表される。
Figure 0006102140
図５は、反転層が形成されない半導体装置にゲート電圧を印加したときに各層に印加される電圧を示すグラフである。ＶＧＭとは、第１半導体層２２の全体に空乏層が形成されるゲート電圧である。ゲート電圧がＶＧＭより小さいと第１半導体層２２にのみ空乏層が形成され、ＶＧＭより大きいと第２半導体層２４にまで空乏層が伸びる。ＶＧＭは半導体層２５の空乏層の伸び方が遷移する電圧であるので遷移電圧という。図５から分かるように、遷移電圧ＶＧＭ以下のゲート電圧ではＶＧＸはほぼ０である。他方、遷移電圧ＶＧＭより大きいゲート電圧の場合、遷移電圧ＶＧＭが大きいほどＶＧＸが増えるがＶＣＨとＶＩＮの増加は少ない。
図６は、反転層が形成される半導体装置にゲート電圧を印加したときに各層に印加される電圧を示すグラフである。反転層が形成されるとＶＣＨがほぼ０になる。遷移電圧ＶＧＭ前後でのＶＧＸとＶＩＮは図５と同じ傾向を示す。なお、ゲート電圧の増加にともない図５の分圧状態から図６の分圧状態へ徐々に変化する。図５の場合は、遷移電圧ＶＧＭ（１２Ｖ）でも、チャネル領域が全く形成されない場合の第１半導体層２２の層厚（Ｌ ＧＡ ）に設定されており、図６の場合は、遷移電圧ＶＧＭ（１２Ｖ）で、完全に形成された場合のＬ ＧＡ に設定されている。実際は、いずれかの状態または、その間のチャネルが不完全に形成された状態である。従って、チャネルの状態によってＬ ＧＡ を１６．２〜２４．０ｎｍの適切な値に設定すると、１２Ｖを超えてゲート電圧を増加させてもＶＩＮとＶＣＨの増加を抑制できるので飽和電流がほとんど増加しないようにすることが可能となる。
図７は、第１半導体層の不純物密度を高めたときに各層に印加される電圧を示すグラフである。第１半導体層２２の不純物密度は５Ｅ１８／ｃｍ３である。第１半導体層２２の不純物密度を高めると第１半導体層２２を極めて薄い層とする必要が生じるため、高精度のプロセスが必要となってしまう。そのため第１半導体層２２の不純物密度を高くし過ぎるとＶＧＭのばらつきが大きくなる。
図８は、第１半導体層の不純物密度を低下させたときに各層に印加される電圧を示すグラフである。第１半導体層の不純物密度は２Ｅ１７／ｃｍ３である。この場合遷移電圧ＶＧＭ以下のゲート電圧でＶＧＸが有意な値となっている。よってＶ ＧＭ 以下のゲート電圧でＶＩＮを高めづらくなってしまうため、第１半導体層２２の不純物密度を低くし過ぎるべきではない。
第１半導体層の層厚Ｌ ＧＡ は、以下の数式を満たすようにする。この数式はゲート電圧を遷移電圧ＶＧＭとしたときに第１半導体層全体に空乏層が形成されるＸＧＡを規定する。
Figure 0006102140
図９、１０は、第２半導体層の不純物密度を１Ｅ１５／ｃｍ３よりも高くしたときに各層に印加される電圧を示すグラフである。図９は、第２半導体層の不純物密度を１Ｅ１６／ｃｍ３とした半導体装置に関し、図１０は、第２半導体層の不純物密度を１Ｅ１７／ｃｍ３とした半導体装置に関する。どちらの場合も、ゲート電圧が遷移電圧ＶＧＭ（１２Ｖ）より大きくなるとＶＩＮの増加は鈍化するが、鈍化による効果は失われる。これは、第２半導体層２４の不純物密度が高いと第２半導体層２４内で空乏層が伸びづらくなり、半導体層２５に印加される電圧が増えにくくなることが原因である。ゲート電圧が遷移電圧ＶＧＭより大きい場合に、半導体層２５の電圧を増加させて絶縁層２０の電圧増加を抑制するためには、第２半導体層２４の不純物密度は可能な限り小さくし、できれば第１半導体層２２の不純物密度の１／１０以下にすることが好ましい。
ここで、第２半導体層２４の不純物密度を低くしすぎると第２空乏層が伸びすぎてゲート電極２６まで達してそれ以上広がらなくなる点に留意するとともに、第２半導体層２４が高抵抗化してしまい後述するようにゲート電極２６も含めて配線抵抗に影響を及ぼさないようにする点に留意し、第２半導体層２４をある程度の不純物密度にし、かつ段落００３０の数式３を参考にＸＧＢをある程度の厚みとする必要がある。
図１１は、ゲート電圧と飽和電流の関係を示すグラフである。半導体装置の飽和電流は、様々な要因によりばらつくことを想定する。従ってあるゲート電圧に対して、飽和電流はマージンを考慮して予め定められた最大飽和電流ＩｓａｔＭａｘと最小飽和電流ＩｓａｔＭｉｎの間の値とならなければならない。
最小飽和電流ＩｓａｔＭｉｎは、ゲートドライバ、又は寄生インダクタンスなどに起因してゲート電圧がＶＧ１にまで低下した場合に確保すべき飽和電流である。最大飽和電流ＩｓａｔＭａｘは、主電圧が印加された状態でゲート電圧がＶＧ２になってオンし短絡状態となってから保護がかかるまでに半導体装置が破壊しない最小の飽和電流である。つまり、最大飽和電流ＩｓａｔＭａｘは短絡耐量を確保するために規定される素子の最大飽和電流である。遷移電圧ＶＧＭは少なくともＶＧ１とＶＧ２の間で、飽和電流がＩｓａｔＭｉｎとＩｓａｔＭａｘの間になるように設定する。但し、これらの設定になっていなくても、空乏層によってゲート絶縁膜にかかる電圧は緩和されるため、ゲート破壊電圧を高くする効果は実現できる。
本発明の実施の形態１に係る半導体装置では、遷移電圧ＶＧＭでのＩｓａｔを最大飽和電流ＩｓａｔＭａｘと最小飽和電流ＩｓａｔＭｉｎの間の値となるようにする。そうすると、遷移電圧ＶＧＭより大きいゲート電圧において、ゲート電圧変動に対する飽和電流の感度を低下させることができる。換言すれば、ＩｓａｔＭａｘとＩｓａｔＭｉｎの差が小さくなっても、十分なマージンをもった伝達特性を得る事ができる。よって半導体装置の小型化及び低損失化ができる。なお、図１１には、比較例として、半導体層２５が高濃度で一様な不純物密度で形成された一般的なＩＧＢＴの伝達特性を示す。一般的なＩＧＢＴでは、図示するように飽和電流の変動に対しマージンが小さく、また、素子を小型化しＩｓａｔＭａｘとＩｓａｔＭｉｎの差が小さくなった場合に対応することができなくなる。
本発明の実施の形態１に係る半導体装置は、低ゲート電圧（ＶＧＭより小さなゲート電圧）では半導体層２５での空乏層の広がりが小さい為半導体層２５にはほとんど電圧が印加されず、チャネル層１２の電圧が効果的に上がる。よって、絶縁層を薄くし、チャネル層の不純物密度を高くしても、十分低い閾値電圧と高い電流駆動力を確保できるので、ショートチャネル効果とラッチアップを抑制できる。
一方、高ゲート電圧で（ＶＧＭより大きなゲート電圧）では、第２半導体層２４まで空乏層が広がることで半導体層２５への空乏層の広がりが大きくなり、半導体層２５に高い電圧が印加される。また、チャネル層１２と絶縁層２０の電圧増加は抑制される。従って絶縁層２０の耐圧を向上できる。このように、絶縁層２０の電圧を低く保つことで、ゲート電極２６にサージ電圧などが加わった場合の信頼性を高めることができる。
本発明の実施の形態１に係る半導体装置では、第２半導体層２４の不純物密度が低いので装置の抵抗値が大きくなってしまうことが懸念されるが、ゲート電極２６を高融点金属層などの低抵抗の材料としたので装置の抵抗値上昇を抑制できる。
ところで、本発明の実施の形態１に係る半導体装置は遷移電圧ＶＧＭより小さいゲート電圧で半導体層２５の空乏層が伸びづらく、遷移電圧ＶＧＭより大きいゲート電圧で半導体層２５の空乏層が伸びやすくしたことで上記効果を得るものである。そのため、第１半導体層２２の比誘電率を第２半導体層２４の比誘電率よりも小さくすることでも上記効果を得ることができる。すなわち、上記効果は第１半導体層２２と第２半導体層２４の不純物密度と比誘電率を調整することで得られるものである。換言すれば、第１半導体層２２の不純物密度を第１半導体層２２の比誘電率で除した値を、第２半導体層２４の不純物密度を第２半導体層２４の比誘電率で除した値より大きくすることで、上記効果を得ることができる。
本発明の実施の形態１に係る半導体装置は様々な変形が可能である。例えば、本発明はトレンチ型ＩＧＢＴに限定されずゲート電極に電圧を印加するＭＯＳデバイスに広く応用できる。また、エンハンスメント型のＭＯＳデバイスに限らず、ディプリーション型のＭＯＳデバイスにも応用可能である。また、各層の導電型と電圧の極性を変えることによって、ｐチャネル型ＭＯＳデバイスにも応用できる。ゲート電極に正電圧を印加する場合は第１半導体層と第２半導体層がＮ型となるように不純物をドープする。他方、ゲート電極に負電圧を印加する場合は第１半導体層と第２半導体層がＰ型となるように不純物をドープすればよい。この場合の不純物は例えばＢである。
本発明の実施の形態１に係る半導体装置では、Ｖｔｈよりも高いゲート電圧である遷移電圧ＶＧＭがゲートに印加されてはじめて空乏層が第２半導体層２４へ及ぶ。しかし、反転層が形成される前に空乏層が第２半導体層２４へ及ぶようにしてもよい。図１２は、変形例の半導体装置における各層の空乏層の長さと電圧を示す図である。
第1半導体層２２と第２半導体層２４の不純物密度は、各層の中で均一でなくてもよい。また、上記効果を得られる限りにおいて各層の不純物密度は変更可能である。
第２半導体層２４中の空乏層のストッパとして、第２半導体層２４とゲート電極２６の間に第２半導体層２４よりも抵抗値の低い低抵抗層を設置してもよい。この低抵抗層は、ゲート電極２６の一部とみなすこともできる。
基板１０は珪素によって形成されることが多いが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。
実施の形態２．
本発明の実施の形態２に係る半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。図１３は、本発明の実施の形態２に係る半導体装置の断面図である。第１半導体層２２と第２半導体層２４の間に、第２半導体層２４と比べて不純物の拡散係数が低いバリア層６０が形成されている。バリア層６０の材料は、半導体、絶縁体、又は金属のどれでもよい。しかし絶縁体の場合は、絶縁層２０の容量への影響、及び第１半導体層と第２半導体層の間の電荷の移動を考慮して実施の形態１と同等となるようにする必要がある。
バリア層６０によって、熱処理などに伴って第１半導体層２２の不純物が第２半導体層２４へ拡散することを防止できる。よって、プロセスの自由度を高めることができる。本発明の実施の形態２に係る半導体装置は少なくとも実施の形態１に係る半導体装置と同程度の変形が可能である。
実施の形態３．
本発明の実施の形態３に係る半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。図１４は、本発明の実施の形態３に係る半導体装置の断面図である。絶縁層２０は厚く形成された部分２０ａを有している。部分２０ａはエミッタ層１４と接する。つまり、絶縁層２０のうちエミッタ層１４と接する部分２０ａはチャネル層１２と接する部分よりも厚い。また、第１半導体層２２のうち、エミッタ層１４を貫く部分７０は、チャネル層１２を貫く部分よりも不純物密度が高い。
エミッタ層１４における電界はチャネルの電流駆動力との関係が小さいため、トレンチ構造のうちエミッタ層１４と接する部分でゲート電圧を消費するのは好ましくない。そこで、本発明の実施の形態３に係る半導体装置では、エミッタ層１４と接する絶縁層２０の部分２０ａを厚くし、かつ第１半導体層２２のうちエミッタ層を貫く部分７０の不純物密度を高くすることで、この部分に印加されるゲート電圧を低下させた。よって、トレンチ構造のうちチャネル層１２と接する部分に効果的にゲート電圧を印加することができる。
絶縁層２０の厚く形成された部分２０ａの形成か、不純物密度の高い部分７０の形成のいずれか一方でも上記効果を得ることができる。本発明の実施の形態３に係る半導体装置は少なくとも実施の形態１に係る半導体装置と同程度の変形が可能である。
実施の形態４．
本発明の実施の形態４に係る半導体装置は、実施の形態１で説明した絶縁層、第１半導体層、第２半導体層、及びゲート電極を備えた構造をＭＯＳトランジスタに応用したことを特徴とする。
図１５は、本発明の実施の形態４に係る半導体装置の断面図である。この半導体装置は、基板１０１の上に形成されたチャネル層１００を備えている。チャネル層１００は、不純物密度が１．０Ｅ１８／ｃｍ３、比誘電率が１１．７のｐ型半導体層で形成されている。チャネル層１００の上面側にはソース１０２、１０４、及びドレイン１０６、１０８が形成されている。なおソース１０２はソース１０４より不純物密度が低い。また、ドレイン１０６はドレイン１０８よりも不純物密度が低い。
チャネル層１００の上面には絶縁層１１０が形成されている。絶縁層１１０は、層厚が１０ｎｍ、比誘電率が３．９である。第１半導体層１１２は、不純物密度が１．０Ｅ１９／ｃｍ３、層厚が３．０５〜５．４７ｎｍのいずれか、比誘電率が１１．７のｎ型多結晶半導体層で形成されている。
第２半導体層１１４は、不純物密度が１．０Ｅ１６／ｃｍ３、比誘電率が１１．７のｎ型多結晶半導体層で形成されている。第２半導体層１１４の上のゲート電極１１６は低抵抗である高融点金属で形成されている。第１半導体層１１２と第２半導体層１１４の側面にはサイドウォール１１８が形成されている。
図１６の場合は、遷移電圧ＶＧＭ（３Ｖ）でも、チャネル領域が全く形成されない場合のＬ ＧＡ に設定されており、図１７の場合は、遷移電圧ＶＧＭ（３Ｖ）で、完全に形成された場合のＬ ＧＡ に設定されている。実際は、いずれかの状態または、その間のチャネルが不完全に形成された状態である。従って、チャネルの状態によってＬ ＧＡ を３．０５〜５．４７ｎｍの適切な値に設定すると、３Ｖを超えてゲート電圧を増加させても第２半導体層１１４に空乏層が形成され、ＶＩＮとＶＣＨの増加を抑制できるので飽和電流がほとんど増加しないようにすることが可能となる。よって、本発明の実施の形態４によれば、実施の形態１と同様の効果を得ることができる。このように、本発明は、ＩＧＢＴやパワーＭＯＳＦＥＴだけでなく、ＬＳＩに用いられるＭＯＳＦＥＴ等のＭＯＳ構造をもつデバイス全般に対して広く応用可能である。
本発明の実施の形態４に係る半導体装置は少なくとも実施の形態１に係る半導体装置と同程度の変形が可能である。また、ここまでの全ての実施の形態に係る半導体装置の特徴を適宜に組み合わせてもよい。
１０ 基板、 １２ チャネル層、 １４ エミッタ層、 ２０ 絶縁層、 ２２ 第１半導体層、 ２４ 第２半導体層、 ２５ 半導体層、 ２６ ゲート電極、 ３０ バッファ層、 ３２ コレクタ層、 ３４ コレクタ電極、 ５０ 反転層、 ６０ バリア層、 １１０ 絶縁層、 １１２ 第１半導体層、 １１４ 第２半導体層、 １１６ ゲート電極

Claims (12)

  1. 基板の上に形成されたチャネル層と、
    前記チャネル層と接して形成された絶縁層と、
    前記絶縁層の前記チャネル層と反対側に形成された、不純物がドープされた第１半導体層と、
    前記第１半導体層の前記絶縁層と反対側に形成された、不純物がドープされた第２半導体層と、
    前記第２半導体層の前記第１半導体層と反対側に形成されたゲート電極と、を備え、
    前記第１半導体層の不純物密度を前記第１半導体層の比誘電率で除した値は、前記第２半導体層の不純物密度を前記第２半導体層の比誘電率で除した値より大きく、
    前記第１半導体層の全体に空乏層が形成されるゲート電圧である遷移電圧より小さいゲート電圧では、前記第１半導体層の一部に空乏層が形成され、前記第２半導体層には空乏層が形成されず、
    前記遷移電圧より大きいゲート電圧では、前記第１半導体層全体、及び前記第２半導体層の少なくとも一部に空乏層が形成されることを特徴とする半導体装置。
  2. 前記第２半導体層の不純物密度は前記第１半導体層の不純物密度の１／１０以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体層と前記第２半導体層の間に形成された、前記第２半導体層と比べて不純物の拡散係数が低いバリア層を備えたことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記チャネル層の上に形成されたエミッタ層を備え、
    前記絶縁層、前記第１半導体層、前記第２半導体層、及び前記ゲート電極は、前記チャネル層、及び前記エミッタ層を貫き前記基板に達するトレンチゲートを形成しており、
    前記絶縁層のうち、前記エミッタ層と接する部分は、前記チャネル層と接する部分よりも厚く形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記チャネル層の上に形成されたエミッタ層を備え、
    前記絶縁層、前記第１半導体層、前記第２半導体層、及び前記ゲート電極は、前記チャネル層、及び前記エミッタ層を貫き前記基板に達するトレンチゲートを形成しており、
    前記第１半導体層のうち、前記エミッタ層を貫く部分は、前記チャネル層を貫く部分よりも不純物密度が高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  6. 前記第１半導体層の層厚は、以下の数式を満たすことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
    Figure 0006102140
  7. 前記第２半導体層と前記ゲート電極の間に形成された、前記第２半導体層よりも抵抗値の低い低抵抗層を備えたことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項８に記載の半導体装置。
  10. 前記ゲート電極は前記第２半導体層よりも低抵抗であることを特徴とする請求項１又は２に記載の半導体装置。
  11. 前記ゲート電極は高融点金属で形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  12. 前記ゲート電極に電圧を印加すると前記第１半導体層に空乏層が形成されることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
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