DE102013207740A1 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält eine Kanalschicht, die auf einem Substrat ausgebildet ist, eine Isolierschicht, die in Kontakt mit der Kanalschicht ausgebildet ist, eine Störstellen-dotierte erste Halbleiterschicht, die auf einer der Kanalschicht gegenüberliegenden Seite der Isolierschicht ausgebildet ist, eine Störstellen-dotierte zweite Halbleiterschicht, die auf einer der Isolierschicht gegenüberliegenden Seite der ersten Halbleiterschicht ausgebildet ist und eine Gateelektrode, die auf einer der ersten Halbleiterschicht gegenüberliegenden Seite der zweiten Halbleiterschicht ausgebildet ist. Ein Quotient einer Störstellendichte der ersten Halbleiterschicht dividiert durch eine relative Permittivität der ersten Halbleiterschicht ist größer als ein Quotient einer Störstellendichte der zweiten Halbleiterschicht dividiert durch eine relative Permittivität der zweiten Halbleiterschicht.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die beispielsweise zum Schalten von hohen Strömen verwendet wird.
  • Technologischer Hintergrund
  • Die japanische Patentoffenlegungsschrift Nr. H08-078534 offenbart eine Halbleitervorrichtung, die eine MOS-Struktur hat. Diese Halbleitervorrichtung hat Polysilizium mit geringer Störstellendichte auf seinem Substrat vorgesehen mit einer Gate-Isolierschicht dazwischen gelagert. Ein Metallsilicid ist auf dem Polysilizium vorgesehen. Das heißt, die Halbleitervorrichtung hat eine Gateelektrode, die aus Polysilizium und dem Metallsilicid hergestellt ist. Der Grund für die Verwendung solch eines Polysiliziums mit geringer Störstellendichte ist der, dass, wenn eine Gatespannung an das Gate angelegt wird, sich eine Verarmungsschicht bildet und sich in das Polysilizium erstreckt, so dass die Spannung, die an dem Substrat angelegt wird, reduziert wird.
  • Des Weiteren offenbart IEEE Electron Device Letters EDL-10(5), S. 192 (1989) "Anomalous CV characteristics of implanted poly-MOS structure in n+/p+ dual-gate CMOS technology" die Tatsache, dass sich eine Verarmungsschicht in Gateelektroden ausbildet.
  • Wenn eine Halbleitervorrichtung durch Anlegen einer Spannung an ihr Gate eingeschaltet wird, muss der resultierende Sättigungsstrom der Halbleitervorrichtung zwischen einem vorgegebenen erlaubbaren maximalen Sättigungsstrom und einem vorgegebenen erlaubbaren minimalen Sättigungsstrom sein. Es sei angemerkt, dass die Gatespannung dazu bestimmt ist, sich innerhalb eines bestimmten Bereichs zu verändern. Dazu muss die Halbleitervorrichtung so gestaltet sein, dass ihr Sättigungsstrom immer zwischen dem erlaubbaren maximalen Sättigungsstrom und dem erlaubbaren minimalen Sättigungsrom ist, selbst wenn sich die Gatespannung über diesen Bereich verändert. Das heißt, es ist wünschenswert, die Änderungsrate des Sättigungsstroms hinsichtlich von Änderungen in der Gatespannung zu reduzieren.
  • In dem Fall der Halbleitervorrichtung, die in der oben erwähnten japanischen Patentoffenlegungsschrift offenbart ist, ist die Änderungsrate von deren Sättigungsstrom hinsichtlich ihrer Gatespannung gering, da ein Teil der Gatespannung über dem Polysilizium abfällt. Diese Halbleitervorrichtung ist jedoch unvorteilhaft darin, dass sich eine dicke (oder lange) Verarmungsschicht immer in dem Polysilizium ausbildet, wenn eine Spannung an das Gate angelegt wird, was es schwierig macht, eine angemessene Spannung an die Gateisolierschicht anzulegen. Um dieses Problem zu vermeiden, kann beispielsweise die Störstellendichte der Kanalschicht, in der eine Inversionsschicht ausgebildet wird, reduziert werden, um die Schwellenspannung zu reduzieren. Dies kann jedoch in einem Latch-up resultieren.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde gemacht, um die obigen Probleme zu lösen. Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, deren Sättigungsstrom eine reduzierte Änderungsrate hinsichtlich der Änderungen in der Gatespannung ohne irgendein Problem zeigt.
  • Diese Aufgabe wird erfindungsgemäß mit einer Halbleitervorrichtung nach Anspruch 1 gelöst. Weitere vorteilhafte Ausführungen sind Gegenstand der Unteransprüche.
  • Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefasst werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Kanalschicht, die auf einem Substrat ausgebildet ist, eine Isolierschicht, die in Kontakt mit der Kanalschicht ausgebildet ist, eine Störstellen-dotierte erste Halbleiterschicht, die auf einer der Kanalschicht gegenüberliegenden Seite der Isolierschicht ausgebildet ist, eine Störstellen-dotierte zweite Halbleiterschicht, die auf einer der Isolierschicht gegenüberliegenden Seite der ersten Halbleiterschicht ausgebildet ist sowie eine Gateelektrode, die auf einer der ersten Halbleiterschicht gegenüberliegenden Seite der zweiten Halbleiterschicht ausgebildet ist. Ein Quotient einer Störstellendichte der ersten Halbleiterschicht dividiert durch eine relative Permittivität der ersten Halbleiterschicht ist größer als ein Quotient einer Störstellendichte der zweiten Halbleiterschicht dividiert durch eine relative Permittivität der zweiten Halbleiterschicht.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung deutlicher werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 ist ein Diagram, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn eine Spannung, die geringer ist als die Schwellenspannung, an der Gateelektrode angelegt wird;
  • 3 ist ein Diagramm, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn eine Spannung, die größer ist als die Schwellenspannung, an die Gateelektrode angelegt wird;
  • 4 ist ein Diagramm, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn die Spannung, die an die Gateelektrode angelegt wird, größer ist als die in 3;
  • 5 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht so ist, dass sich eine Inversionsschicht nicht in der Kanalschicht ausbildet;
  • 6 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht so ist, dass sich eine Inversionsschicht in der Kanalschicht ausbildet;
  • 7 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der ersten Halbleiterschicht erhöht wurde;
  • 8 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der ersten Halbleiterschicht verringert wurde;
  • 9 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der zweiten Halbleiterschicht größer ist als 1E15/cm3;
  • 10 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der zweiten Halbleiterschicht größer ist als 1E15/cm3;
  • 11 ist ein Graph, der die Beziehung zwischen der Gatespannung und dem Sättigungsstrom der Halbleitervorrichtung der ersten Ausführungsform zeigt;
  • 12 ist ein Diagramm, das die Spannungen über die Schichten einer Variation der Halbleitervorrichtung der ersten Ausführungsform und die Länge der Verarmungsschicht in jeder Schicht zeigt;
  • 13 ist eine Querschnittsansicht der Halbleitervorrichtung der zweiten Ausführungsform;
  • 14 ist eine Querschnittsansicht der Halbleitervorrichtung der dritten Ausführungsform;
  • 15 ist eine Querschnittsansicht der Halbleitervorrichtung der vierten Ausführungsform;
  • 16 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung der vierten Ausführungsform als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht so ist, dass sich ein Kanalbereich nicht in der Kanalschicht bei der Übergangspannung VGM ausbildet; und
  • 17 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung der vierten Ausführungsform als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht so ist, dass sich ein Kanalbereich vollständig in der Kanalschicht bei der Übergangspannung VGM ausbildet.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Halbleitervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die begleitenden Darstellungen beschrieben. Ähnliche Bezugszeichen werden verwendet, um ähnliche oder entsprechende Komponenten zu kennzeichnen, und deren Beschreibung muss nicht wiederholt sein. Es ist anzumerken, dass sich in der folgenden Beschreibung der Ausdruck ”Störstellendichte” auf die mittlere effektive Störstellendichte bezieht.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Diese Halbleitervorrichtung ist ein n-Kanal-Graben-IGBT. Die Halbleitervorrichtung enthält ein n-Typ-Substrat 10, das eine sehr geringe Störstellendichte hat und als Driftschicht funktioniert. Eine Kanalschicht 12 ist auf der oberen Oberfläche des Substrats 10 ausgebildet. Die Kanalschicht ist durch einen p-Typ-Halbleiter ausgebildet, der eine Störstellendichte von 1,0E17/cm3 und eine relative Permittiviät von 11,7 hat. Eine Emitterschicht 14 ist auf der Kanalschicht 12 ausgebildet. Die Emitterschicht 14 ist aus einem n-Typ-Halbleiter gebildet, der eine hohe Störstellendichte hat.
  • Die Grabenstruktur wird nun beschrieben. Eine Isolierschicht 20 ist in Kontakt mit der Kanalschicht 12 ausgebildet. Die Isolierschicht 20 hat eine Dicke von 100 nm und eine relative Permittivität von 3,9. Es ist zu bemerken, dass die Dicke der Isolierschicht 20 verringert ist, wenn die Störstellendichte der Kanalschicht 12 höher ist, und erhöht ist, wenn die Störstellendichte der Kanalschicht 12 niedriger ist.
  • Eine Störstellen-dotierte erste Halbleiterschicht 22 ist auf der der Kanalschicht 12 gegenüberliegenden Seite der Isolierschicht 20 ausgebildet. Die erste Halbleiterschicht 22 hat eine Dicke von 16,2–24,0 nm und ist aus einem n-Typ polykristallinen Halbleiter ausgebildet, der eine Störstellendichte von 1,0E18/cm3 und eine relative Permittivität von 11,7 hat.
  • Eine Störstellen-dotierte zweite Halbleiterschicht 24 ist auf der der Isolierschicht 20 gegenüberliegenden Seite der ersten Halbleiterschicht 22 ausgebildet. Die zweite Halbleiterschicht 24 ist aus einem n-Typ polykristallinen Halbleiter ausgebildet, der eine Störstellendichte von 1,0E15/cm3 und eine relative Permittivität von 11,7 hat. Der Quotient der Störstellendichte der ersten Halbleiterschicht 22 dividiert durch die relative Permittivität der ersten Halbleiterschicht 22 ist größer als der Quotient der Störstellendichte der zweiten Halbleiterschicht 24 dividiert durch die relative Permittivität der zweiten Halbleiterschicht 24. Es ist zu bemerken, dass die erste Halbleiterschicht 22 und die zweite Halbleiterschicht 24 hier im Folgenden manchmal gemeinsam als die Halbleiterschicht 25 bezeichnet werden.
  • Eine Gateelektrode 26 ist auf der der ersten Halbleiterschicht 22 gegenüberliegenden Seite der zweiten Halbleiterschicht 24 ausgebildet. Die Gateelektrode 26 ist vorzugsweise aus einem Metall mit hohem Schmelzpunkt mit geringem Widerstand ausgebildet, um den Gateverdrahtungswiderstand zu reduzieren. Wie aus
  • 1 ersichtlich ist, bilden die Isolierschicht 20, die erste Halbleiterschicht 22, die zweite Halbleiterschicht 24 und die Gateelektrode 26 ein Grabengate, das durch die Kanalschicht 12 und die Emitterschicht 14 zu dem Substrat 10 durchdringt.
  • Eine n-Typ-Pufferschicht 30 ist auf der unteren Oberfläche des Substrats 10 ausgebildet. Eine p-Typ-Kollektorschicht 32 ist auf der unteren Oberfläche der Pufferschicht 30 ausgebildet. Somit wird die Anzahl der Löcher, die von der Kollektorschicht 32 in das Substrat 10 injiziert werden, durch die Pufferschicht 30 reguliert. Eine Kollektorelektrode 34 aus Metall ist auf der unteren Oberfläche der Kollektorschicht 32 ausgebildet. Die Kollektorelektrode 34 ist durch Die-Bonden (Chip-Bonden) über Lot etc. mit dem strukturierten Substrat etc. eines Moduls befestigt.
  • Der Betrieb der Halbleitervorrichtung der ersten Ausführungsform wird nun beschrieben. 2 ist ein Diagramm, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn eine Spannung, die geringer ist als die Schwellenspannung, an die Gateelektrode gelegt wird. Es ist zu bemerken, dass 2 eine vergrößerte Ansicht des Bereichs ist, der in 1 durch die gestrichelte Linie eingeschlossen ist. Die gestrichelte Linie, die in der Kanalschicht 12 in 2 gezeigt ist, stellt die äußere Kante der Verarmungsschicht dar, die in der Kanalschicht 12 ausgebildet ist (diese Verarmungsschicht wird im Folgenden als die Kanalverarmungsschicht bezeichnet). Des Weiteren stellt die gestrichelte Linie, die in der ersten Halbleiterschicht 22 in 2 gezeigt ist, die äußere Kante der Verarmungsschicht dar, die in der ersten Halbleiterschicht 22 ausgebildet ist (diese Verarmungsschicht wird hier im Folgenden als die erste Verarmungsschicht bezeichnet). Die Länge der Kanalverarmungsschicht wird mit XCH gekennzeichnet, und die Länge der ersten Verarmungsschicht wird mit XGA gekennzeichnet.
  • Das untere Diagramm aus 2 zeigt die Spannung über jede Schicht. Wie aus diesem Diagramm zu sehen ist, ist das meiste der Gatespannung an der Kanalschicht 12 und der Isolierschicht 20 angelegt. Die folgenden Gleichungen können verwendet werden, um die elektrische Ladung Q, die in der Kanalschicht 12 erzeugt wird, die Kapazität CCH der Kanalverarmungsschicht, die Kapazität CGX der Halbleiterschicht 25, die Kapazität CIN der Isolierschicht 20, die Spannung VCH über die Kanalschicht 12, die Spannung VGX über die Halbleiterschicht 25, die Spannung VIN über die Isolierschicht 20 und die Spannung VG, die an die Gateelektrode 26 angelegt wird, zu berechnen. Q = qNCH·XCH = qNGA·XGA CCH = εCH/XCH CGX = εGA/XGA CIN = εIN/TIN VCH = Q/CCH = q/εCH·NCH·XCH 2 VGX = Q/CGX = q/εGA·NGA·XGA 2 = q/εGA·NCH 2/NGA·XCH 2 VIN = Q/CIN = q/εIN·NCH·tIN·XIN VG = VCH + VIN + VGX = q·NCH·(1/εCH + 1/εGA·NCH/NGA)·XCH 2 + q/εIN·NCH·tIN·XCH wobei q die Elementarladung des Elektrons und tIN die Dicke der Isolierschicht 20 ist. Die Symbole NCH, NGA und NGB stellen die Störstellendichte der Kanalschicht 12, der ersten Halbleiterschicht 22 bzw. der zweiten Halbleiterschicht 24 dar. Des Weiteren stellen die Symbole VCH, VIN, VGA und VGB die Spannungen über die Kanalschicht 12, die Isolierschicht 20, die erste Halbleiterschicht 22 bzw. die zweite Halbleiterschicht 24 dar. Die Symbole εCH, εIN, εGA und εGB stellen die relativen Permittivitäten der Kanalschicht 12, der Isolierschicht 20, der ersten Halbleiterschicht 22 bzw. der zweiten Halbleiterschicht 24 dar.
  • Die Länge XCH der Kanalverarmungsschicht und die Länge XGA der ersten Verarmungsschicht werden durch die folgenden Gleichungen dargestellt, die aus den oben erwähnten Gleichungen hergeleitet sind.
  • Figure DE102013207740A1_0002
  • 3 ist ein Diagramm, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn eine Spannung, die höher ist als die Schwellenspannung, an die Gateelektrode angelegt wird. Wie gezeigt, bildet sich eine Inversionsschicht 50 in der Kanalschicht 12 aus. Die Inversionsschicht 50 ist im Wesentlichen bei 0 V. In dem Fall, der in 3 gezeigt ist, werden die Spannungen VCH und VIN über der Kanalschicht 12 bzw. der Isolierschicht 20 und die Gatespannung VG durch die folgenden Gleichungen bestimmt, die sich von denen, welche in Verbindung mit 2 angegeben sind, unterscheiden. VCH = 0 VIN = Q/CIN = q/εIN·NCH·tIN·XCH VG = VCH + VIN + VGX = q/εGA·NCH 2/NGA·XCH 2 + q/εIN·NCH·tIN·XCH
  • In dem in 3 gezeigten Fall wird die Länge XGA der ersten Verarmungsschicht durch die folgende Gleichung dargestellt:
    Figure DE102013207740A1_0003
  • 4 ist ein Diagramm, das die Längen der Verarmungsschichten in Schichten der Halbleitervorrichtung und die Spannungen über die Schichten der Halbleitervorrichtung zeigt, wenn die Spannung, die an die Gateelektrode angelegt ist, höher ist als die in 3. Wie gezeigt, ist die Länge XGA der ersten Verarmungsschicht gleich der Dicke der ersten Halbleiterschicht 22. Die gestrichelte Linie, die in der zweiten Halbleiterschicht 24 in 4 gezeigt ist, stellt die äußere Kante der Verarmungsschicht dar, die in der zweiten Halbleiterschicht 24 ausgebildet ist (diese Verarmungsschicht wird hier im Folgenden als die zweite Verarmungsschicht bezeichnet). Die Länge der zweiten Verarmungsschicht wird mit XGB bezeichnet. Wie aus 4 zu sehen ist, wird eine hohe Spannung über die zweite Halbleiterschicht 24 wie auch über die Kanalschicht 12 und die Isolierschicht 20 angelegt, wenn die Gatespannung über die Spannung erhöht wird, bei der sich die Inversionsschicht 50 in der Kanalschicht 12 ausbildet. Wie in 4 gezeigt ist, bildet sich eine Verarmungsschicht aus, die die gesamte erste Halbleiterschicht 22 und einen Teil der zweiten Halbleiterschicht 24 besetzt, wenn eine AN-Spannung so an die Gateelektrode 26 angelegt wird, dass ein Sättigungsstrom durch die Halbleitervorrichtung fließt.
  • In dem Fall, der in 4 gezeigt ist, werden Q, CGX, VCH, VGX, VIN und VG durch die folgenden Gleichungen bestimmt, die sich von denen unterscheiden, die in Verbindung mit 2 angegeben sind. Q = qNCH·XCH = q(NGA·XGA + NGB·XGB) CGX = εGA·εGA/(εGB·XGA + εGA·XGB) VCH = 0 VGX = Q/CCX = q·(NGA·XGA + NGB·XGB) × (εGB·XGA + εGA·XGB)/(εGA·εGB) VIN = Q/CIN = q/εIN·NCH·tIN·XCH VG = VCH + VIN + VGX = q·NGB·/εGBXGB 2 + q·NGA·NGB·BI·XGB + q·NGA·XGA·(LGA/εGA + tIN/εIN)
  • Die Länge XGB der zweiten Verarmungsschicht wird durch die folgenden Gleichungen dargestellt:
    Figure DE102013207740A1_0004
  • 5 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht 22 derart ist, dass sich eine Inversionsschicht nicht in der Kanalschicht 12 ausbildet. In diesem Graph kennzeichnet VGM die Gatespannung, bei der sich eine Verarmungsschicht ausbildet, die die gesamte erste Halbleiterschicht 22 besetzt. Wenn die Gatespannung geringer ist als VGM, bildet sich eine Verarmungsschicht nur in einem Bereich der ersten Halbleiterschicht 22; und wenn die Gatespannung größer ist als VGM, erstreckt sich eine Verarmungsschicht durch die gesamte erste Halbleiterschicht 22 in die zweite Halbleiterschicht 24. Die Gatespannung VGM wird als die Übergangspannung bezeichnet, da sich die Verarmungsschicht in der Halbleiterschicht 25 über die erste Halbleiterschicht 22 in die zweite Halbleiterschicht 24 erstreckt, wenn die Gatespannung größer ist als die Übergangspannung VGM. Wie aus 5 zu sehen ist, ist die Spannung VGX über der Halbleiterschicht 25 im wesentlichen Null, wenn die Gatespannung gleich VGM oder weniger ist. Wenn die Gatespannung VG über die Übergangspannung VGM hinaus erhöht wird, wächst die Spannung VGX wesentlich an, aber die Spannungen VCH und VIN über der Kanalschicht 12 bzw. der Isolierschicht 20 erhöhen sich nur leicht.
  • 6 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht 22 derart ist, dass sich eine Inversionsschicht in der Kanalschicht 12 ausbildet. Die Spannung VCH über die Kanalschicht 12 ist im wesentlichen 0 V als ein Resultat der Bildung der Inversionsschicht. Mit Erhöhen der Gatespannung VG bis zu der und über die Übergangspannung VGM hinaus, erhöhen sich auf dieselbe Weise die Spannungen VGX und VIN wie die in 5 gezeigte. Es ist zu bemerken, dass die Dicke der ersten Halbleiterschicht 22 in der tatsächlichen Umsetzung der Halbleitervorrichtung der ersten Ausführungsform so ist, dass: wenn die Gatespannung VG relativ niedrig ist, ist sie über die Kanalschicht 12, die Isolierschicht 20 und die Halbleiterschicht 25 auf dieselbe Weise verteilt, wie die in 5 gezeigte; und wenn die Gatespannung VG relativ hoch ist, ist sie über die Isolierschicht 20 und die Halbleiterschicht 25 auf dieselbe Weise verteilt, wie die in 6 gezeigte. Wie oben in der Halbleitervorrichtung, die in 5 gezeigt ist, beschrieben, ist die Dicke der ersten Halbleiterschicht 22 ”LGA” derart, dass sich ein Kanalbereich nicht in der Kanalschicht 12 bei der Übergangspannung VGM (12 V) ausbildet, während in der Halbleitervorrichtung, die in 6 gezeigt ist, die Dicke der ersten Halbleiterschicht 22 ”LGA” derart ist, dass sich ein Kanalbereich vollständig in der Kanalschicht 12 bei der Übergangspannung VGM (12 V) ausbildet. Das heißt, in der tatsächlichen Umsetzung kann die Dicke der ersten Halbleiterschicht 22 derart sein, dass sich kein Kanalbereich in der Kanalschicht 12 bei der Übergangspannung VGM ausbildet, oder derart, dass sich ein Kanalbereich vollständig oder teilweise in der Kanalschicht 12 bei VGM ausbildet. Das bedeutet, dass die erste Halbleiterschicht 22 eine Dicke im Bereich von 16,2 bis 24,0 nm haben kann, so dass es möglich ist, die Anstiege von VIN und VCH zu minimieren und dadurch im wesentlichen einen Anstieg im Sättigungsstrom zu verhindern, wenn die Gatespannung VG bis zu und über 12 V hinaus erhöht wird.
  • 7 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der ersten Halbleiterschicht 22 erhöht wurde. Insbesondere ist die Störstellendichte der ersten Halbleiterschicht 22 5E18/cm3. Es ist zu bemerken, dass, wenn die Störstellendichte der ersten Halbleiterschicht 22 erhöht ist, es notwendig ist, ihre Dicke zu reduzieren. Das Resultat ist, dass die erste Halbleiterschicht 22 eine sehr dünne Schicht ist und hohe Verarbeitungspräzision notwendig ist, um die erste Halbleiterschicht 22 auszubilden. Das bedeutet, dass eine exzessive Erhöhung der Störstellendichte der ersten Halbleiterschicht 22 in erhöhten Veränderungen in der Übergangspannung VGM resultiert.
  • 8 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigt, wobei die Störstellendichte der ersten Halbleiterschicht 22 verringert wurde. Insbesondere ist die Störstellendichte der ersten Halbleiterschicht 22 2E17/cm3. In dieser Halbleitervorrichtung ist die Spannung VGX über die Halbleiterschicht 25 signifikant, wenn die Gatespannung gleich oder niedriger ist als die Übergangspannung VGM. Das bedeutet, dass es schwierig ist, die Spannung VIN über die Isolierschicht 20 bei Gatespannungen, die VGM nicht überschreiten, zu erhöhen. Daher sollte die Störstellendichte der ersten Halbleiterschicht 22 nicht ausgesprochen niedrig sein.
  • In der tatsächlichen Umsetzung der Halbleitervorrichtung der ersten Ausführungsform ist die Dicke der ersten Halbleiterschicht 22 ”LGA” gewählt, um die folgenden Gleichungen zu erfüllen, um sicherzustellen, dass, wenn die Gatespannung gleich der Übergangspannung VGM ist, sich eine Verarmungsschicht bildet, die die gesamte erste Halbleiterschicht 22 besetzt:
    Figure DE102013207740A1_0005
    worin
    • LGA
    = die Dicke der ersten Halbleiterschicht
    εIN
    = die relative Permittivität des Gateisolierfilms
    εCH
    = die relative Permittivität der Kanalschicht
    εGA
    = die relative Permittivität der ersten Halbleiterschicht
    tIN
    = die Dicke des Gatesisolierfilms
    NCH
    = die Störstellendichte der Verarmungsschicht in der Kanalschicht
    NGA
    = die Störstellendichte der ersten Halbleiterschicht
    VGM
    = die Gatespannung, bei der sich eine Verarmungsschicht ausbildet, die die gesamte erste Halbleiterschicht besetzt.
  • 9 und 10 sind Graphen, die die Spannungen über Schichten der Halbleitervorrichtung aus 6 zeigen, wobei die Störstellendichte der zweiten Halbleiterschicht 24 größer ist als 1E15/cm3.
  • Insbesondere hat die zweite Halbleiterschicht der Halbleitervorrichtung, die in 9 gezeigt ist, eine Störstellendichte von 1E16/cm3, und die zweite Halbleiterschicht der Halbleitervorrichtung, die in 10 gezeigt ist, hat eine Störstellendichte von 1E17/cm3. In jeder der Halbleitervorrichtungen schwächt sich die Anstiegsrate der Spannung VIN über die Isolierschicht 20 relativ zu der Gatespannung VG ab, wenn die Gatespannung VG die Übergangspannung VGM (12 V) überschreitet, ist jedoch immer noch schneller als die, die von der Halbleitervorrichtung aufgezeigt wird, die oben unter Bezugnahme auf 6 beschrieben ist. Der Grund hierfür ist, dass, wenn die Störstellendichte der zweiten Halbleiterschicht 24 relativ hoch ist, sich die Verarmungsschicht, die darin ausgebildet ist, nicht signifikant zu der Gateelektrode erstreckt, was in einem Versagen des Ansteigens der Spannung VGX über die Halbleiterschicht 25 resultiert. Um die Spannung VGX über die Halbleiterschicht 25 zu erhöhen und dadurch die Spannung VIN über die Isolierschicht 20 zu reduzieren, wenn die Gatespannung größer ist als die Übergangspannung VGM, ist es bevorzugt, die Störstellendichte der zweiten Halbleiterschicht 24 zu minimieren; insbesondere soll die Störstellendichte der zweiten Halbleiterschicht 24 vorzugsweise ein Zehntel oder weniger der der ersten Halbleiterschicht 22 sein.
  • Es ist zu bemerken, dass exzessives Verringern der Störstellendichte der zweiten Halbleiterschicht 24 darin resultiert, dass die zweite Verarmungsschicht die Gateelektrode 26 erreicht, worüber hinaus sich die Verarmungsschicht nicht erstreckt, selbst wenn die Gatespannung erhöht wird. Dies resultiert auch in erhöhtem Widerstand der zweiten Halbleiterschicht 24, wodurch der Verdrahtungswiderstand, der von der Gateelektrode 26, der zweiten Halbleiterschicht 24, etc. ausgebildet wird, erhöht wird. Um diese Probleme zu vermeiden, ist es notwendig, dass die zweite Halbleiterschicht 24 eine geeignete Störstellendichte und eine geeignete Dicke hat, die entsprechend der Gleichungen 3 bestimmt werden.
  • 11 ist ein Graph, der die Beziehung zwischen der Gatespannung und dem Sättigungsstrom der Halbleitervorrichtung der ersten Ausführungsform zeigt. Es ist zu bemerken, dass der Sättigungsstrom einer Halbleitervorrichtung aufgrund verschiedener Faktoren variiert. Daher muss der Sättigungsstrom der Halbleitervorrichtung innerhalb des Bereichs zwischen dem erlaubbaren maximalen Sättigungsstrom IsatMax und dem erlaubbaren minimalen Sättigungsstrom IsatMin sein, die unter Berücksichtigung eines Spielraums bestimmt werden, wenn ein bestimmter Bereich von Gateespannungen an das Gate angelegt werden.
  • Der erlaubbare minimale Sättigungsstrom IsatMin ist der minimale Sättigungsstrom, der aufrechterhalten werden muss, selbst wenn die Gatespannung VG auf eine Spannung VG1 (s. 11) gefallen ist aufgrund von Faktoren, die mit dem Gatetreiber oder Parasitärinduktivität verbunden sind. Der erlaubbare maximale Sättigungsstrom IsatMax ist der maximale Sättigungsstrom, der keine Beschädigung der Halbleitervorrichtung während der Periode, nachdem die Halbleitervorrichtung angeschaltet wurde (das heißt, in einen Kurzschlusszustand versetzt wurde), verursacht durch Anlagen einer Gatespannung VG2 (s. 11) an die Halbleitervorrichtung mit der daran anliegenden Hauptspannung, bis der Schutzmechanismus in Kraft tritt. Das heißt, der erlaubbare maximale Sättigungsstrom IsatMax ist der maximale Sättigungsstrom, der durch die Halbleitervorrichtung in den obigen Zuständen zu fließen erlaubt ist und hängt von der Kurzschlusskapazität der Halbleitervorrichtung ab. In Übereinstimmung mit der ersten Ausführungsform ist die Übergangspannung VGM so eingestellt, dass sie zwischen VG1 und VG2 liegt, so dass der Sättigungsstrom Isat bei der Übergangspannung VGM zwischen IsatMin und IsatMax liegt. Es ist jedoch zu beachten, dass die Übergangspannung VGM unterschiedlich von der oben beschriebenen Einstellung eingestellt sein kann, da es immer noch möglich ist, die Spannung über dem Gateisolierfilm zu reduzieren und die Gatedurchbruchspannung durch Ausbilden einer Verarmungsschicht in der Halbleiterschicht des Gates zu erhöhen.
  • In der Halbleitervorrichtung der ersten Ausführungsform ist der Sättigungsstrom Isat bei der Gateübergangspannung VGM so eingestellt, dass er zwischen dem erlaubbaren maximalen Sättigungsstrom IsatMax und dem erlaubbaren minimalen Sättigungsstrom IsatMin liegt. Dies macht es möglich, die Änderungsrate des Sättigungsstroms hinsichtlich der Veränderungen in der Gatespannung zu verlangsamen, wenn die Gatespannung höher ist als die Übergangspannung VGM. In anderen Worten kann die Halbleitervorrichtung die benötigte Transferkennlinie mit einem angemessenen Spielraum aufzeigen, selbst wenn die Differenz zwischen IsatMax und IsatMin klein ist. Als ein Resultat ist es möglich, den Leistungsverlust in der Halbleitervorrichtung zu reduzieren, wie auch dessen Größe zu reduzieren. Es ist zu bemerken, dass 11 auch als ein Vergleichsbeispiel die Transferkennlinie eines typischen IGBT zeigt, in dem die Halbleiterschicht 25 eine hohe gleichmäßige Störstellendichte hat. Wie gezeigt ist, ist die Änderungsrate des Sättigungsstroms dieses typischen IBGTs relativ zu dessen Gatespannung hoch, was bedeutet, dass der Sättigungsstrom des IGBT bis über IsatMax hinaus ansteigen oder bis über IsatMin hinaus abfallen kann, wenn der IGBT eine reduzierte Größe hat und somit die Differenz zwischen IsatMax und IsatMin klein ist.
  • In der Halbleitervorrichtung der ersten Ausführungsform erstreckt sich die Verarmungsschicht, die in der Halbleiterschicht 25 ausgebildet ist, nur leicht zu der Gateelektrode, wenn die Gatespannung geringer ist als die Übergangspannung VGM, so dass keine wesentliche Spannung über der Halbleiterschicht 25 angelegt ist, was die Spannung über der Kanalschicht 12 somit erhöht. Dies stellt sicher, dass die Halbleitervorrichtung eine angemessen geringe Schwellenspannung und hohe Stromsteuerfähigkeit hat, selbst wenn die Isolierschicht dünn ist und die Störstellendichte der Kanalschicht hoch ist, was es ermöglicht, einen Kurzkanaleffekt und Latch-up zu verhindern.
  • Wenn die Gatespannung höher ist als die Übergangspannung VGM, erstreckt sich andererseits die Verarmungsschicht, die in der ersten Halbleiterschicht 22 ausgebildet ist, in die zweite Halbleiterschicht 24 und als ein Resultat liegt eine hohe Spannung über der Halbleiterschicht 25 (die aus der ersten Halbleiterschicht 22 und der zweiten Halbleiterschicht 24 besteht) an. Dies reduziert die Spannungen, die über der Kanalschicht 12 und der Isolierschicht 20 anliegen, was es ermöglicht, die Verhinderung eines Durchbruchs der Isolierschicht 20 zu verbessern. Da die Spannung über der Isolierschicht 20 niedrig aufrechterhalten wird, hat die Halbleitervorrichtung verbesserte Zuverlässigkeit hinsichtlich des Unempfindlichseins gegenüber einem Spannungsstoß, der an dem Gateelektrode 26 anliegt.
  • Die geringe Störstellendichte der zweiten Halbleiterschicht 24 der Halbleitervorrichtung der ersten Ausführungsform dient dem Erhöhen des Widerstands der Vorrichtung. Dieser Widerstand erhöhende Effekt kann jedoch reduziert oder kompensiert werden durch die Tatsache, dass die Gateelektrode 26 aus Niederwiderstandsmaterial, wie einer Metallschicht mit hohem Schmelzpunkt, ausgebildet ist.
  • Die Vorteile der Halbleitervorrichtung gemäß der ersten Ausführungsform, die oben beschrieben wurden, resultieren aus der Tatsache, dass die Verarmungsschicht, die in der Halbleiterschicht 25 ausgebildet ist, sich nicht in die zweite Halbleiterschicht 24 erstreckt, wenn die Gatespannung geringer ist als die Übergangspannung VGM und sich in die zweite Halbleiterschicht 24 erstreckt, wenn die Gatespannung höher ist als die Übergangspannung VGM. Das bedeutet, dass die obigen Vorteile auch erhalten werden können, wenn die relative Permittivität der ersten Halbleiterschicht 22 geringer ist als die der zweiten Halbleiterschicht 24. Das bedeutet, dass die obigen Vorteile der Halbleitervorrichtung der ersten Ausführungsform durch Einstellen der Störstellendichte und relativen Permittivitäten der ersten Halbleiterschicht 22 und der zweiten Halbleiterschicht 24 erhalten werden können. Spezieller können die obigen Vorteile erhalten werden, wenn der Quotient der Störstellendichte der ersten Halbleiterschicht 22 dividiert durch die relative Permittivität der ersten Halbleiterschicht 22 größer ist als der Quotient der Störstellendichte der zweiten Halbleiterschicht 24 dividiert durch die relative Permittivität der zweiten Halbleiterschicht 24.
  • Verschiedene Änderungen können an der Halbleitervorrichtung der ersten Ausführungsform vorgenommen werden. Beispielsweise ist die vorliegende Erfindung nicht auf Graben-IBGTs beschränkt, sondern kann auf eine Vielzahl von MOS-Vorrichtungen angewendet werden, die eine Gateelektrode haben, an die eine Spannung angelegt wird. Des Weiteren ist die vorliegende Erfindung nicht auf MOS-Vorrichtungen des Anreicherungstyps beschränkt, sondern kann auf MOS-Vorrichtungen vom Verarmungstyp angewendet werden. Des Weiteren kann die Halbleitervorrichtung der ersten Ausführungsform als eine p-Kanal-MOS-Vorrichtung konfiguriert werden durch Umkehren des Leitungstyps von jeder Schicht der Vorrichtung und der Polarität der Spannung, die an der Schicht angelegt ist. Wenn die Halbleitervorrichtung, auf die die vorliegende Erfindung angewendet wird, von dem Typ ist, in dem eine positive Spannung an die Gateelektrode angelegt wird, sind die erste und zweite Halbleiterschicht mit Störstellen so dotiert, dass diese Halbleiterschichten N-Typ-Leitfähigkeit aufzeigen. Wenn eine negative Spannung an die Gateelektrode angelegt ist, sind die erste und zweite Halbleiterschicht andererseits mit Störstellen so dotiert, dass diese Halbleiterschichten P-Typ-Leitfähigkeit aufzeigen. Beispiele solcher Störstellen enthalten B.
  • In der Halbleitervorrichtung der ersten Ausführungsform erstreckt sich die Verarmungsschicht, die in der ersten Halbleiterschicht 22 ausgebildet ist, in die zweite Halbleiterschicht 24, wenn eine Spannung, die größer ist als die Übergangspannung VGM (die ihrerseits größer ist als die Schwellenspannung Vth), an dem Gate angelegt wird. In anderen Ausführungsformen kann die Halbleitervorrichtung jedoch so konfiguriert sein, dass sich die Verarmungsschicht, die in der ersten Halbleiterschicht 22 ausgebildet ist, in die zweite Halbleiterschicht 24 selbst dann erstreckt, wenn die Spannung, die an dem Gate anliegt, geringer ist als die Spannung, bei der sich eine Isolierschicht in der Kanalschicht 12 ausbildet. 12 ist ein Diagramm, das die Spannungen über den Schichten einer Variante der Halbleitervorrichtung der ersten Ausführungsform und die Länge der Verarmungsschicht in jeder Schicht zeigt.
  • Die Störstellendichte der ersten Halbleiterschicht 22 und der zweiten Halbleiterschicht 24 müssen nicht über die Schichten gleichmäßig sein. Des Weiteren können die Störstellendichten der Kanalschicht und der ersten und zweiten Halbleiterschichten verändert werden, solange die Vorteile der ersten Ausführungsform, die oben beschrieben sind, erhalten bleiben.
  • Eine Schicht geringen Widerstands, die einen geringeren Widerstand hat als die zweite Halbleiterschicht 24 und als ein Stopper für die Verarmungsschicht in der zweiten Halbleiterschicht 24 dient, kann zwischen der zweiten Halbleiterschicht 24 und der Gateelektrode 26 ausgebildet sein. Diese Schicht geringen Widerstands kann als Teil der Gateelektrode 26 angesehen werden.
  • Obwohl das Substrat 10 typischerweise aus Silizium gebildet ist, kann es aus einem Halbleiter mit breiter Bandlücke ausgebildet sein, der eine weitere Bandlücke hat als Silizium. Beispiele von Halbleitern mit breiter Bandlücke enthalten Siliziumkarbid, Galliumnitrid-basierende Materialen und Diamant.
  • Zweite Ausführungsform
  • Eine zweite Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung zur Verfügung, die viele Merkmale mit der Halbleitervorrichtung der ersten Ausführungsform gemeinsam hat. Daher wird die folgende Beschreibung der zweiten Ausführungsform primär auf die Unterschiede zu der ersten Ausführungsform beschränkt. 13 ist eine Querschnittsansicht der Halbleitervorrichtung der zweiten Ausführungsform. Eine Barriereschicht 60, die einen geringeren Störstellendiffusionskoeffizienten hat als die zweite Halbleiterschicht 24, ist zwischen der ersten Halbleiterschicht 22 und der zweiten Halbleiterschicht 24 ausgebildet. Das Material dieser Barriereschicht 60 kann jedes aus den Materialien Halbleiter, Isolator und Metall sein. Wenn die Barriereschicht 60 aus Isolator hergestellt ist, muss jedoch Sorge getragen werden, dass die Halbleitervorrichtung dieselben Vorteile hat wie die, die in Verbindung mit der Halbleitervorrichtung der ersten Ausführungsform beschrieben wurden, da die Barriereschicht 60 die Kapazität der Isolierschicht 20 und die Ladungsbewegung zwischen den ersten und zweiten Halbleiterschichten beeinflussen kann.
  • Die Barriereschicht 60 dient zum Verhindern, dass Störstellen von der ersten Halbleiterschicht 22 in die zweite Halbleiterschicht 24 aufgrund von thermischer Behandlung, etc., diffundieren. Dies stellt einen zusätzlichen Verfahrensfreiheitsgrad dar. Die Halbleitervorrichtung der zweiten Ausführungsform ist anwendbar auf Veränderungen, die denen zumindest ähnlich sind, die für die Halbleitervorrichtung der ersten Ausführungsform vorgenommen werden können.
  • Dritte Ausführungsform
  • Eine dritte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung zur Verfügung, die viele Merkmale mit der Halbleitervorrichtung der ersten Ausführungsform gemeinsam hat. Daher wird die folgende Beschreibung der dritten Ausführungsform primär auf die Unterschiede zu der ersten Ausführungsform beschränkt. 14 ist eine Querschnittsansicht der Halbleitervorrichtung der dritten Ausführungsform. Die Isolierschicht 20 hat einen dicken Abschnitt 20a. Dieser Abschnitt 20a ist in Kontakt mit der Emitterschicht 14. Das heißt, der Abschnitt 20a der Isolierschicht 20, der in Kontakt mit der Emitterschicht 14 ist, ist dicker als der Abschnitt der Isolierschicht 20, der in Kontakt mit der Kanalschicht 12 ist. Des Weiteren hat der Abschnitt 70 der ersten Halbleiterschicht 22, der die Emitterschicht 14 durchdringt, eine höhere Störstellendichte als der Abschnitt der ersten Halbleiterschicht 22, der die Kanalschicht 12 durchdringt.
  • Da das elektrische Feld in der Emitterschicht 14 nicht viel zu der Stromsteuerfähigkeit des Kanals beiträgt, ist es nicht wünschenswert, dass viel der Gatespannung über dem Abschnitt der Grabenstruktur abfällt, der in Kontakt mit der Emitterschicht 14 ist. Daher ist in der Halbleitervorrichtung der dritten Ausführungsform der Abschnitt 20a der Isolierschicht 20, der in Kontakt mit der Emitterschicht 14 ist, dicker ausgebildet als der andere Abschnitt der Isolierschicht 20, und der Abschnitt 70 der ersten Halbleiterschicht 22, der die Emitterschicht 14 durchdringt, ist so ausgebildet, dass er eine höhere Störstellendichte hat als der andere Abschnitt der ersten Halbleiterschicht 22, wodurch der Gatespannungsabfall über dem Abschnitt der Grabenstruktur, der in Kontakt mit der Emitterschicht 14 ist, reduziert wird. Dies erhöht die Gatespannung, die über dem Abschnitt der Gatestruktur angelegt ist, der in Kontakt mit der Kanalschicht 12 ist.
  • Die obigen Vorteile der dritten Ausführungsform können erreicht werden, schlicht durch Ausbilden des dicken Abschnitts 20a der Isolierschicht 20 oder durch Erhöhen der Störstellendichte des Abschnitts 70 der ersten Halbleiterschicht 22. Die Halbleitervorrichtung der dritten Ausführungsform ist anwendbar auf Änderungen, die denen zumindest ähnlich sind, die für die Halbleitervorrichtung der ersten Ausführungsform gemacht werden können.
  • Vierte Ausführungsform
  • Eine Halbleitervorrichtung in Übereinstimmung mit einer vierten Ausführungsform der vorliegenden Erfindung ist als ein MOS-Transistor konfiguriert, der eine Struktur hat, die eine Isolierschicht, eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine Gateelektrode enthält, die ähnlich denen sind, die in Verbindung mit der ersten Ausführungsform beschrieben wurden.
  • 15 ist eine Querschnittsansicht der Halbleitervorrichtung der vierten Ausführungsform. Diese Halbleitervorrichtung enthält eine Kanalschicht 100, die auf einem Substrat 101 ausgebildet ist. Die Kanalschicht 100 ist aus einer p-Typ-Halbleiterschicht ausgebildet, die eine Störstellendichte von 1,0E18/cm3 und eine relative Permittivität von 11,7 hat. Sourcen 102 und 104 und Drains 106 und 108 sind auf der Seite der oberen Oberfläche der Kanalschicht 100 ausgebildet. Es ist zu bemerken, dass die Source 102 eine geringere Störstellendichte hat als die Source 104. Des Weiteren hat der Drain 106 eine geringere Störstellendichte als der Drain 108.
  • Eine Isolierschicht 110 ist auf der oberen Oberfläche der Kanalschicht 100 ausgebildet. Die Isolierschicht 110 hat eine Dicke von 10 nm und eine relative Permittivität von 3,9. Eine erste Halbleiterschicht 112 auf der Isolierschicht 110 ist aus einer polykristallinen n-Typ Halbleiterschicht ausgebildet, die eine Störstellendichte von 1,0E19/cm3, eine Dicke von 3,05 bis 5,47 nm und eine relative Permittivität von 11,7 hat.
  • Eine zweite Halbleiterschicht 114 auf der ersten Halbleiterschicht 112 ist aus einer n-Typ polykristallinen Halbleiterschicht ausgebildet, die eine Störstellendichte von 1,0E16/cm3 und eine relative Permittivität von 11,7 hat. Eine Gateelektrode 116 auf der zweiten Halbleiterschicht 114 ist aus einem Metall mit hohem Schmelzpunkt mit niedrigem Widerstand ausgebildet. Seitenwände 118 sind auf den seitlichen Oberflächen der ersten Halbleiterschicht 112 und der zweiten Halbleiterschicht 114 ausgebildet.
  • 16 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung der vierten Ausführungsform als eine Funktion von der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht 112 derart ist, dass sich ein Kanalbereich nicht in der Kanalschicht 100 bei der Übergangspannung VGM (3 V) ausbildet. 17 ist ein Graph, der die Spannungen über Schichten der Halbleitervorrichtung der vierten Ausführungsform als eine Funktion der Gatespannung VG zeigt, wobei die Dicke der ersten Halbleiterschicht 112 derart ist, dass sich ein Kanalbereich vollständig in der Kanalschicht 100 bei der Übergangspannung VGM (3 V) ausbildet. Das heißt, in der tatsächlichen Umsetzung der Halbleitervorrichtung der vierten Ausführungsform kann die Dicke der ersten Halbleiterschicht 112 derart sein, dass sich kein Kanal in der Kanalschicht 100 bei der Übergangspannung VGM ausbildet oder derart, dass sich ein Kanal vollständig oder teilweise in der Kanalschicht 100 bei der Übergangspannung VGM ausbildet. Das bedeutet, dass die erste Halbleiterschicht 112 eine Dicke in dem Bereich von 3,05 bis 5,47 nm haben kann, derart, dass sich eine Verarmungsschicht in der zweiten Halbleiterschicht 114 ausbildet, wenn die Gatespannung VG 3 V überschreitet. Dies macht es möglich, die Anstiege der Spannung VIN über die Isolierschicht 110 und der Spannung VCH über die Kanalschicht 100 zu minimieren und damit im wesentlichen einen Anstieg in dem Sättigungsstrom zu verhindern, wenn die Gatespannung VG bis zu und über 3 V hinaus erhöht wird. Das heißt, die vierte Ausführungsform stellt dieselben Vorteile wie die erste Ausführungsform zur Verfügung. Somit kann die vorliegende Erfindung nicht nur auf IGBTs und Leistungs-MOSFETs angewendet werden, sondern auch auf alle Typen von Vorrichtungen, die MOS-Struktur haben, wie MOSFETs, die in LSIs verwendet werden.
  • Die Halbleitervorrichtung der vierten Ausführungsform ist anwendbar auf Veränderungen, die denen zumindest ähnlich sind, die für die Halbleitervorrichtung der ersten Ausführungsform gemacht werden können. Des Weiteren können Merkmale der Halbleitervorrichtungen der Ausführungsformen, die oben beschrieben wurden, kombiniert werden, wo dies angebracht ist.
  • In der oben beschriebenen Halbleitervorrichtung der vorliegenden Erfindung bildet sich eine Verarmungsschicht nicht in der Halbleiterschicht auf der Isolierschicht, wenn die Gatespannung der Halbleitervorrichtung geringer ist als die, bei der die Halbleitervorrichtung den erlaubbaren minimalen Sättigungsstrom aufzeigt und eine Verarmungsschicht bildet sich aus und erstreckt sich in die Halbleiterschicht, wenn die Gatespannung höher ist als die, bei der die Halbleitervorrichtung einen vorbestimmten Sättigungsstrom zeigt. Dies macht es möglich, die Änderungsrate des Sättigungsstroms bezüglich von Veränderungen in der Gatespannung problemlos zu reduzieren.
  • Offensichtlich sind viele Modifikationen und Veränderungen der vorliegenden Erfindung im Lichte der obigen Lehre möglich. Es versteht sich somit, dass innerhalb des Rahmens der beigefügten Ansprüche die Erfindung anders ausgeführt werden kann als im Speziellen beschrieben ist.
  • Die gesamte Offenbarung einer japanischen Patentanmeldung Nr. 2012-207393 , die am 20. September 2012 eingereicht wurde, inklusive Beschreibung, Ansprüche, Zeichnungen und Zusammenfassung, auf der die Priorität der vorliegenden Erfindung basiert, wird hiermit durch Bezugnahme in ihrer Gänze mit aufgenommen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 08-078534 [0002]
    • JP 2012-207393 [0077]
  • Zitierte Nicht-Patentliteratur
    • IEEE Electron Device Letters EDL-10(5), S. 192 (1989) ”Anomalous CV characteristics of implanted poly-MOS structure in n+/p+ dual-gate CMOS technology” [0003]

Claims (10)

  1. Halbleitervorrichtung aufweisend: eine Kanalschicht (12), die auf einem Substrat (10) ausgebildet ist; eine Isolierschicht (20), die in Kontakt mit der Kanalschicht (12) ausgebildet ist; eine Störstellen-dotierte erste Halbleiterschicht (22), die auf einer der Kanalschicht (12) gegenüberliegenden Seite der Isolierschicht (20) ausgebildet ist; eine Störstellen-dotierte zweite Halbleiterschicht (24), die auf einer der Isolierschicht (20) gegenüberliegenden Seite der ersten Halbleiterschicht (22) ausgebildet ist; und eine Gateelektrode (26), die auf einer der ersten Halbleiterschicht (22) gegenüberliegenden Seite der zweiten Halbleiterschicht (24) ausgebildet ist, wobei ein Quotient einer Störstellendichte der ersten Halbleiterschicht (22) dividiert durch eine relative Permittivität der ersten Halbleiterschicht (22) größer ist als ein Quotient einer Störstellendichte der zweiten Halbleiterschicht (24) dividiert durch eine relative Permittivität der zweiten Halbleiterschicht (24).
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei eine AN-Spannung an die Gateelektrode (26) angelegt ist, so dass ein Sättigungsstrom durch die Halbleitervorrichtung fließt, und sich eine Verarmungsschicht ausbildet, um die gesamte erste Halbleiterschicht (22) und einen Teil der zweiten Halbleiterschicht (24) zu besetzen.
  3. Halbleitervorrichtung gemäß Anspruch 2, wobei die Störstellendichte der zweiten Halbleiterschicht (24) ein Zehntel oder weniger derjenigen der ersten Halbleiterschicht (22) ist.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, des weiteren aufweisend eine Barriereschicht (60), die zwischen der ersten Halbleiterschicht (22) und der zweiten Halbleiterschicht (24) ausgebildet ist, wobei die Barriereschicht (60) einen geringeren Störstellendiffusionskoeffizienten hat als die zweite Halbleiterschicht (24).
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, des weiteren aufweisend eine Emitterschicht (14), die auf der Kanalschicht (12) ausgebildet ist, wobei die Isolierschicht (20), die erste Halbleiterschicht (22), die zweite Halbleiterschicht (24) und die Gateelektrode (26) ein Grabengate bilden, das die Kanalschicht (12) und die Emitterschicht (14) zu dem Substrat (10) durchdringt und wobei ein Abschnitt (20a) der Isolierschicht (20), der in Kontakt mit der Emitterschicht (14) ist, dicker ist als ein Abschnitt der Isolierschicht (20), der in Kontakt mit der Kanalschicht (12) ist.
  6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, des weiteren aufweisend eine Emitterschicht (14), die auf der Kanalschicht (12) ausgebildet ist, wobei die Isolierschicht (20), die erste Halbleiterschicht (22), die zweite Halbleiterschicht (24) und die Gateelektrode (26) ein Grabengate bilden, das die Kanalschicht (12) und die Emitterschicht (14) zu dem Substrat (10) durchdringt und wobei ein Abschnitt (70) der ersten Halbleiterschicht (22), der die Emitterschicht (14) durchdringt, eine höhere Störstellendichte hat als ein Abschnitt der ersten Halbleiterschicht (22), der die Kanalschicht (12) durchdringt.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei eine Dicke der ersten Halbleiterschicht (22) so gewählt ist, dass die folgenden Ungleichungen erfüllt sind:
    Figure DE102013207740A1_0006
    wobei LGA = Dicke der ersten Halbleiterschicht εIN = relative Permittivität eines Gateisolierfilms εCH = relative Permittivität der Kanalschicht εGA = relative Permittivität der ersten Halbleiterschicht tIN = Dicke des Gateisolierfilms NCH = Störstellendichte einer Verarmungsschicht in der Kanalschicht NGA = Störstellendichte der ersten Halbleiterschicht VGM = Gatespannung, bei der sich eine Verarmungsschicht bildet, um die gesamte erste Halbleiterschicht zu besetzen.
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, des weiteren aufweisend eine Schicht geringen Widerstands, die einen geringeren Widerstand hat als die zweite Halbleiterschicht (24) und zwischen der zweiten Halbleiterschicht (24) und der Gateelektrode (26) ausgebildet ist.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 8, wobei das Substrat (10) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
  10. Halbleitervorrichtung gemäß Anspruch 9, wobei der Halbleiter mit breiter Bandlücke Siliziumkarbid, Galliumnitrid-basiertes Material oder Diamant ist.
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