KR20140038293A - 반도체장치 - Google Patents

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Abstract

본 발명은, 폐해가 없게 게이트 전압 변동에 대한 포화 전류의 감도를 저하시킬 수 있는 반도체장치를 제공하는 것을 목적으로 한다. 본원의 발명에 관한 반도체장치는, 기판 위에 형성된 채널층(12)과, 이 채널층(12)과 접해서 형성된 절연층(20)과, 이 절연층(20)의 이 채널층(12)과 반대측에 형성된, 불순물이 도프된 제1반도체층(22)과, 이 제1반도체층(22)의 이 절연층(20)과 반대측에 형성된, 불순물이 도프된 제2반도체층(24)과, 이 제2반도체층(24)의 이 제1반도체층(22)과 반대측에 형성된 게이트 전극(26)을 구비한다. 그리고, 이 제1반도체층(22)의 불순물 밀도를 이 제1반도체층(22)의 비유전율로 나눈 값은, 이 제2반도체층(24)의 불순물 밀도를 이 제2반도체층(24)의 비유전율로 나눈 값보다 크다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면 대전류의 스위칭 등에 사용되는 반도체장치에 관한 것이다.
특허문헌 1에는, MOS 구조를 구비한 반도체장치가 개시되어 있다. 이 반도체장치는, 기판 위에 게이트 절연층을 개재하여 저불순물 밀도의 폴리실리콘을 구비하고 있다. 폴리실리콘 위에는 금속 실리사이드를 구비하고 있다. 즉, 게이트 전극으로서 폴리실리콘과 금속 실리사이드를 구비하고 있다. 폴리실리콘의 불순물 밀도를 낮게 하는 것은, 게이트 전압을 인가했을 때에 폴리실리콘에 공핍층을 넓혀 기판에 인가되는 전압을 약화시키기 위해서이다.
또한, 비특허문헌 1에는, 게이트 전극에 공핍층이 형성되는 것이 개시되어 있다.
일본국 특개평 8-078534호 공보 일본국 특개 2010-118548호 공보
IEEE Electron Device Letters EDL-10(5), p192(1989): C-Y. Lu, J. M. Sung, H. C. Kirsch, S. J. Hillenius, T. E. Smith, and. L. Manchanda, 「Anomalous CV characteristics of implanted poly. MOS structure in n+/p+ dual-gate CMOS technology」
반도체장치를 온하기 위해 소정의 게이트 전압을 인가했을 때에는, 포화 전류는 미리 정해진 최대 포화 전류와 최소 포화 전류의 사이의 값이 되지 않으면 안된다. 여기에서, 게이트 전압은 일정한 범위에서 변동하는 것이다. 그 때문에, 게이트 전압의 격차가 있어도 포화 전류가 최대 포화 전류와 최소 포화 전류 사이의 값이 되도록 배려하지 않으면 안된다. 즉, 게이트 전압 변동에 대한 포화 전류의 감도를 저하시키는 것이 바람직하다.
특허문헌 1에 개시된 반도체장치는, 게이트 전압의 일부가 폴리실리콘에 인가되므로 게이트 전압 변동에 대한 포화 전류의 감도가 낮다고 할 수 있다. 그렇지만, 특허문헌 1에 개시된 반도체 장치에서는, 게이트 전압을 인가하면 항상 폴리실리콘에 두꺼운(길이가 긴) 공핍층이 생기므로 게이트 절연층에 충분한 전압을 인가하기 어려운 문제가 있었다. 따라서, 예를 들면, 반전층이 형성되는 부분인 채널층의 불순물 밀도를 낮게 함으로써 임계전압을 낮게 하는 것 등의 조치를 강구하면, 래치업(latch-up)이 생기는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 폐해가 없게 게이트 전압 변동에 대한 포화 전류의 감도를 저하시킬 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본원의 발명에 관한 반도체장치는, 기판 위에 형성된 채널층과, 이 채널층과 접해서 형성된 절연층과, 이 절연층의 상기 채널층과 반대측에 형성된, 불순물이 도프된 제1반도체층과, 이 제1반도체층의 상기 절연층과 반대측에 형성된, 불순물이 도프된 제2반도체층과, 이 제2반도체층의 상기 제1반도체층과 반대측에 형성된 게이트 전극을 구비한다. 그리고, 상기 제1반도체층의 불순물 밀도를 상기 제1반도체층의 비유전율로 나눈 값은, 상기 제2반도체층의 불순물 밀도를 상기 제2반도체층의 비유전율로 나눈 값보다 큰 것을 특징으로 한다.
본 발명에 따르면, 최소 포화 전류를 얻는 게이트 전압보다 낮은 게이트 전압에서는 절연층 위의 반도체층에 공핍층이 형성되기 어렵고, 소정의 포화 전류를 얻는 게이트 전압보다 높은 게이트 전압에서는 상기 반도체층의 공핍층이 신장하기 쉽기 때문에, 폐해가 없게 게이트 전압 변동에 대한 포화 전류의 감도를 저하시킬 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치의 단면도다.
도 2는 게이트 전극에 임계전압 미만의 전압을 인가했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다.
도 3은 게이트 전극에 임계전압보다 높은 전압을 인가했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다.
도 4는 도 3의 경우보다도 더 게이트 전압을 높게 했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다.
도 5는 반전층이 형성되지 않는 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 6은 반전층이 형성되는 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 7은 제1반도체층의 불순물 밀도를 높였을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 8은 제1반도체층의 불순물 밀도를 저하시켰을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 9는 제2반도체층의 불순물 밀도를 1E15/㎤보다도 높게 했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 10은 제2반도체층의 불순물 밀도를 1E15/㎤보다도 높게 했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 11은 게이트 전압과 포화 전류의 관계를 나타낸 그래프다.
도 12는 변형예의 반도체장치에 있어서의 각 층의 공핍층의 길이와 전압을 도시한 도면이다.
도 13은 본 발명의 실시형태 2에 관한 반도체장치의 단면도다.
도 14는 본 발명의 실시형태 3에 관한 반도체장치의 단면도다.
도 15는 본 발명의 실시형태 4에 관한 반도체장치의 단면도다.
도 16은 반전층이 형성되지 않는 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
도 17은 반전층이 형성되는 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다.
본 발명의 실시형태에 관한 반도체장치에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다. 이때, 불순물 밀도라는 용어는, 평균 유효 불순물 밀도이다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치의 단면도다. 반도체장치는, n채널 트렌치형 IGBT로 형성되어 있다. 이 반도체장치는, 불순물 밀도가 매우 낮고 드리프트층으로서 기능하는 n형의 기판(10)을 구비하고 있다. 기판(10)의 윗면에는 채널층(12)이 형성되어 있다. 채널층은, 불순물 밀도가 1.0E17/㎤, 비유전율이 11.7인 p형 반도체로 형성되어 있다. 채널층(12) 위에는 에미터층(14)이 형성되어 있다. 에미터층(14)은, 불순물 밀도가 높은 n형 반도체로 형성되어 있다.
다음에 트렌치 구조에 대해 설명한다. 채널층(12)과 접해서 절연층(20)이 형성되어 있다. 절연층(20)의 층 두께는 100nm이고 비유전율은 3.9이다. 이때, 절연층(20)의 층 두께는 채널층(12)의 불순물 밀도가 높으면 얇게 하고, 채널층(12)의 불순물 밀도가 낮으면 두껍게 한다.
절연층(20)의 채널층(12)과 반대측에는, 불순물이 도프된 제1반도체층(22)이 형성되어 있다. 제1반도체층(22)은, 불순물 밀도가 1.0E18/㎤, 비유전율이 11.7, 층 두께가 16.2∼24.0nm의 어느 한 개의 n형 다결정 반도체로 형성되어 있다.
제1반도체층(22)의 절연층(20)과 반대측에는, 불순물이 도프된 제2반도체층(24)이 형성되어 있다. 제2반도체층(24)은, 불순물 밀도 1.0E15/㎤, 비유전율이 11.7인 n형 다결정 반도체로 형성되어 있다. 그리고, 제1반도체층(22)의 불순물 밀도를 제1반도체층(22)의 비유전율로 나눈 값은, 제2반도체층(24)의 불순물 밀도를 제2반도체층(24)의 비유전율로 나눈 값보다 커져 있다. 이때, 제1반도체층(22)과 제2반도체층(24)을 합쳐서 반도체층(25)으로 부르는 일이 있다.
제2반도체층(24)의 제1반도체층(22)과 반대측에는 게이트 전극(26)이 형성되어 있다. 게이트 전극(26)은, 게이트 배선 저항을 작게 하기 위해 저저항의 고융점 금속으로 형성하는 것이 바람직하다. 도 1에서 알 수 있는 것과 같이, 절연층(20), 제1반도체층(22), 제2반도체층(24), 및 게이트 전극(26)은, 채널층(12) 및 에미터층(14)을 뚫고 기판(10)에 이르는 트렌치 게이트를 형성하고 있다.
기판(10)의 밑면에는 n형의 버퍼층(30)이 형성되어 있다. 버퍼층(30)의 밑면에는 p형의 콜렉터층(32)이 형성되어 있다. 따라서, 콜렉터층(32)으로부터 기판(10)에 주입되는 홀의 양은 버퍼층(30)에 의해 조정된다. 콜렉터층(32)의 밑면에는 금속으로 콜렉터 전극(34)이 형성되어 있다. 콜렉터 전극(34)은, 모듈의 패터닝 기판 등에 땜납 등으로 다이본드된다.
이어서 본 발명의 실시형태 1에 관한 반도체장치의 동작에 대해 설명한다. 도 2는, 게이트 전극에 임계전압 미만의 전압을 인가했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다. 도 2는, 도 1의 파선 부분을 추출한 도면이다. 채널층(12)에 있어서의 파선은 채널층(12)에 형성된 공핍층(이후 채널 공핍층이라고 한다)의 단부를 나타낸다. 또한, 제1반도체층(22)에 있어서의 파선은 제1반도체층(22)에 형성된 공핍층(이후 제1공핍층이라고 한다)의 단부를 나타낸다. 채널 공핍층의 길이는 XCH이며, 제1공핍층의 길이는 XGA다.
도 2의 하단에는, 각 층의 전압이 표시되어 있다. 게이트 전압은 대부분이 채널층(12)과 절연층(20)에 인가되는 것을 알 수 있다. 채널층(12)에 발생하는 전하 Q, 채널 공핍층에 의한 용량 CCH, 반도체층(25)에 의한 용량 CGX, 절연층(20)의 용량 CIN, 채널층(12)에 인가되는 전압 VCH, 반도체층(25)에 인가되는 전압 VGX, 절연층(20)에 인가되는 전압 VIN, 게이트 전극(26)에 인가하는 전압 VG은, 이하의 식에서 산출된다.
Figure pat00001
여기에서, q는 전자의 소전하(elementary charge), tIN은 절연층(20)의 층 두께다. NCH, NGA, NGB은, 각각 채널층(12), 제1반도체층(22), 제2반도체층(24)의 불순물 밀도를 나타낸다. 또한, VCH, VIN, VGA, VGB은, 각각 채널층(12), 절연층(20), 제1반도체층(22), 제2반도체층(24)의 전압을 표시한다. εCH, εIN, εGA, εGB은, 각각 채널층(12), 절연층(20), 제1반도체층(22), 제2반도체층(24)의 비유전율을 나타낸다.
상기한 식으로부터 XCH와 XGA는 이하와 같이 표시된다.
[수학식 1]
Figure pat00002

도 3은, 게이트 전극에 임계전압보다 높은 전압을 인가했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다. 채널층(12)에 반전층(50)이 형성되어 있다. 이때, 반전층(50)은 거의 0V가 된다. 도 3의 경우, VCH, VIN,및 VG가, 도 2의 경우와 상이하므로 이하에 나타낸다.
Figure pat00003
도 3의 경우의 XGA는 이하와 같이 표시된다.
[수학식 2]
Figure pat00004
도 4는, 도 3의 경우보다도 더 게이트 전압을 높게 했을 때의 각 층의 공핍층의 길이와 전압을 도시한 도면이다. 제1공핍층의 길이 XGA가 제1반도체층(22)의 층 두께와 일치하고 있다. 제2반도체층(24)에 있어서의 파선은 제2반도체층(24)에 형성된 공핍층(이후 제2공핍층이라고 한다)의 단부를 나타낸다. 제2공핍층의 길이는 XGB이다. 도 4로부터, 반전층(50)이 형성된 상태에서 게이트 전압이 높아지면, 채널층(12)과 절연층(20) 뿐만 아니라 제2반도체층(24)에도 높은 전압이 인가되는 것을 알 수 있다. 반도체장치의 포화 전류를 흘리기 위한 온 전압을 게이트 전극(26)에 인가했을 때는, 도 4에 나타낸 것과 같이, 제1반도체층(22) 전체, 및 제2반도체층(24)의 일부에 공핍층이 형성된다.
도 4의 경우, Q, CGX, VCH, VGX, VIN, VG가 도 2의 경우와 상이하므로 이하에 나타낸다.
Figure pat00005
제2공핍층의 길이 XGB은 이하와 같이 표시된다.
[수학식 3]
Figure pat00006
도 5는, 반전층이 형성되지 않는 반도체장치에 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다. VGM이란, 제1반도체층(22)의 전체에 공핍층이 형성되는 게이트 전압이다. 게이트 전압이 VGM보다 작으면 제1반도체층(22)에만 공핍층이 형성되고, VGM보다 크면 제2반도체층(24)까지 공핍층이 신장한다. VGM은 반도체층(25)의 공핍층의 신장 방식이 천이하는 전압이므로 천이전압이라고 한다. 도 5에서 알 수 있는 것과 같이, 천이전압 VGM 이하의 게이트 전압에서는 VGX는 거의 0이다. 한편, 천이전압 VGM보다 큰 게이트 전압인 경우, 천이전압 VGM이 클수록 VGX가 증가하지만 VCH와 VIN의 증가는 적다.
도 6은, 반전층이 형성되는 반도체장치에 게이트 전압을 인가했을 때에 각 층에 인가되는 전압을 나타낸 그래프다. 반전층이 형성되면 VCH가 거의 0이 된다. 천이전압 VGM 전후에서의 VGX와 VIN은 도 5와 동일한 경향을 나타낸다. 이때, 게이트 전압의 증가에 따라 도 5의 분압 상태로부터 도 6의 분압 상태로 서서히 변화한다. 도 5의 경우에는, 천이전압 VGM(12V)에서도, 채널 영역이 전혀 형성되지 않는 경우의 제1반도체층(22)의 층 두께(LGA)로 설정되어 있고, 도 6의 경우에는, 천이전압 VGM(12V)에서, 완전하게 형성된 경우의 LGA로 설정되고 있다. 실제로는, 어느쪽의 상태 또는, 그 사이의 채널이 불완전하게 형성된 상태이다. 따라서, 채널의 상태에 따라서 LGA를 16.2∼24.0nm의 적절한 값으로 설정하면, 12V를 넘어 게이트 전압을 증가시켜도 VIN과 VCH의 증가를 억제할 수 있으므로 포화 전류가 거의 증가하지 않도록 하는 것이 가능해진다.
도 7은, 제1반도체층의 불순물 밀도를 높였을 때에 각 층에 인가되는 전압을 나타낸 그래프다. 제1반도체층(22)의 불순물 밀도는 5E18/㎤이다. 제1반도체층(22)의 불순물 밀도를 높이면 제1반도체층(22)을 극히 박층으로 할 필요가 생기기 때문에, 고정밀도의 프로세스가 필요하게 되어 버린다. 그 때문에 제1반도체층(22)의 불순물 밀도를 지나치게 높게 하면 VGM의 격차가 커진다.
도 8은, 제1반도체층의 불순물 밀도를 저하시켰을 때에 각 층에 인가되는 전압을 나타낸 그래프다. 제1반도체층의 불순물 밀도는 2E17/㎤이다. 이 경우 천이전압 VGM 이하의 게이트 전압에서 VGX가 유의한 값으로 되어 있다. 따라서 VGM 이하의 게이트 전압에서 VIN을 높이기 어려워져 버리기 때문에, 제1반도체층(22)의 불순물 밀도를 지나치게 낮게 해서는 안된다.
제1반도체층의 층 두께 LGA는, 이하의 수식을 만족시키도록 한다. 이 수식은 게이트 전압을 천이전압 VGM으로 했을 때에 제1반도체층 전체에 공핍층이 형성되는 XGA를 규정한다.
[수학식 4]
Figure pat00007
LGA: 제 1 반도체층의 층 두께
εIN: 게이트 절연막의 비유전율
εCH: 채널층의 비유전율
εGA: 제 1 반도체층의 비유전율
tIN: 게이트 절연막의 막두께
NCH: 채널층의 공핍층 내부의 불순물 밀도
NGA: 제 1 반도체층의 불순물 밀도
VGM: 제 1 반도체층 전체에 공핍층이 형성되는 게이트 전압
도 9 및 도 10은, 제2반도체층의 불순물 밀도를 1E15/㎤보다도 높게 했을 때에 각 층에 인가되는 전압을 나타낸 그래프다. 도 9는, 제2반도체층의 불순물 밀도를 1E16/㎤로 한 반도체장치에 관한 것이고, 도 10은, 제2반도체층의 불순물 밀도를 1E17/㎤로 한 반도체장치에 관한 것이다. 어느쪽의 경우도, 게이트 전압이 천이전압 VGM(12V)보다 커지면 VIN의 증가는 둔화하지만, 둔화에 의한 효과는 잃어버린다. 이것은, 제2반도체층(24)의 불순물 밀도가 높으면 제2반도체층(24) 내부에서 공핍층이 신장하기 어려워져, 반도체층(25)에 인가되는 전압이 증가하기 어려워지는 것이 원인이다. 게이트 전압이 천이전압 VGM보다 큰 경우에, 반도체층(25)의 전압을 증가시켜 절연층(20)의 전압 증가를 억제하기 위해서는, 제2반도체층(24)의 불순물 밀도는 가능한 한 작게 하고, 가능하다면 제1반도체층(22)의 불순물 밀도의 1/10 이하로 하는 것이 바람직하다.
여기에서, 제2반도체층(24)의 불순물 밀도를 지나치게 낮게 하면 제2공핍층이 지나치게 신장하여 게이트 전극(26)까지 이르러 그 이상 넓혀지지 않게 되는 점에 유의하는 동시에, 제2반도체층(24)이 고저항화해 버려 후술하는 것과 같이 게이트 전극(26)도 포함하여 배선 저항에 영향을 미치지 않도록 하는 점에 유의하여, 제2반도체층(24)을 어느 정도의 불순물 밀도로 하고, 또한 상기한 수학식 3을 참고로 하여 XGB을 어느 정도의 두께로 할 필요가 있다.
도 11은, 게이트 전압과 포화 전류의 관계를 나타낸 그래프다. 반도체장치의 포화 전류는, 다양한 요인에 의해 변동하는 것을 상정한다. 따라서 어떤 게이트 전압에 대해, 포화 전류는 마진을 고려해서 미리 정해진 최대 포화 전류 IsatMax와 최소 포화 전류 IsatMin의 사이의 값으로 되지 않으면 안된다.
최소 포화 전류 IsatMin은, 게이트 드라이버, 또는 기생 인덕턴스 등에 기인해서 게이트 전압이 VG1까지 저하한 경우에 확보해야 할 포화 전류이다. 최대 포화 전류 IsatMax는, 주전압이 인가된 상태에서 게이트 전압이 VG2가 되어 온되어 단락 상태가 되고 나서 보호가 행해질 때까지 반도체장치가 파괴하지 않는 최소의 포화 전류이다. 즉, 최대 포화 전류 IsatMax는 단락 내량을 확보하기 위해 규정되는 소자의 최대 포화 전류이다. 천이전압 VGM은 적어도 VG1과 VG2 사이에서, 포화 전류가 IsatMin과 IsatMax의 사이가 되도록 설정한다. 단, 이들 설정으로 되어 있지 않아도, 공핍층에 의해 게이트 절연막에 걸리는 전압은 완화되기 때문에, 게이트 파괴 전압을 높게 하는 효과는 실현가능하다.
본 발명의 실시형태 1에 관한 반도체 장치에서는, 천이전압 VGM에서의 Isat를 최대 포화 전류 IsatMax와 최소 포화 전류 IsatMin 사이의 값이 되도록 한다. 그렇게 하면, 천이전압 VGM보다 큰 게이트 전압에 있어서, 게이트 전압 변동에 대한 포화 전류의 감도를 저하시킬 수 있다. 바꿔 말하면, IsatMax와 IsatMin의 차이가 작아져도, 충분한 마진을 갖는 전달 특성을 얻을 수 있다. 따라서 반도체장치의 소형화 및 저손실화가 가능하다. 이때, 도 11에는, 비교예로서, 반도체층(25)이 고농도이고 한결같은 불순물 밀도로 형성된 일반적인 IGBT의 전달 특성을 나타낸다. 일반적인 IGBT에서는, 도시한 것과 같이 포화 전류의 변동에 대해 마진이 작고, 또한, 소자를 소형화하여 IsatMax와 IsatMin의 차이가 작아진 경우에 대응할 수 없어진다.
본 발명의 실시형태 1에 관한 반도체장치는, 낮은 게이트 전압(VGM보다 작은 게이트 전압)에서는 반도체층(25)에서의 공핍층의 확장이 작기 때문에 반도체층(25)에는 거의 전압이 인가되지 않아, 채널층(12)의 전압이 효과적으로 상승한다. 따라서, 절연층을 얇게 하고, 채널층의 불순물 밀도를 높게 해도, 충분히 낮은 임계전압과 높은 전류 구동력을 확보할 수 있으므로, 쇼트 채널 효과와 래치업을 억제할 수 있다.
한편, 고게이트 전압(VGM보다 큰 게이트 전압)에서는, 제2반도체층(24)까지 공핍층이 넓혀짐으로써 반도체층(25)에의 공핍층의 확장이 커져, 반도체층(25)에 높은 전압이 인가된다. 또한, 채널층(12)과 절연층(20)의 전압 증가는 억제된다. 따라서 절연층(20)의 내압을 향상할 수 있다. 이와 같이, 절연층(20)의 전압을 낮게 유지함으로써, 게이트 전극(26)에 서지 전압 등이 가해진 경우의 신뢰성을 높일 수 있다.
본 발명의 실시형태 1에 관한 반도체 장치로는, 제2반도체층(24)의 불순물 밀도가 낮으므로 장치의 저항값이 커져 버리는 것이 염려되지만, 게이트 전극(26)을 고융점 금속층 등의 저저항의 재료로 했으므로 장치의 저항값 상승을 억제할 수 있다.
그런데, 본 발명의 실시형태 1에 관한 반도체장치는 천이전압 VGM보다 작은 게이트 전압에서 반도체층(25)의 공핍층이 신장하기 어렵고, 천이전압 VGM보다 큰 게이트 전압에서 반도체층(25)의 공핍층이 신장하기 쉽게 함으로써 상기 효과를 얻는 것이다. 그 때문에, 제1반도체층(22)의 비유전율을 제2반도체층(24)의 비유전율보다도 작게 함으로써도 상기 효과를 얻을 수 있다. 즉, 상기 효과는 제1반도체층(22)과 제2반도체층(24)의 불순물 밀도와 비유전율을 조정함으로써 얻어지는 것이다. 바꿔 말하면, 제1반도체층(22)의 불순물 밀도를 제1반도체층(22)의 비유전율로 나눈 값을, 제2반도체층(24)의 불순물 밀도를 제2반도체층(24)의 비유전율로 나눈 값보다 크게 함으로써, 상기 효과를 얻을 수 있다.
본 발명의 실시형태 1에 관한 반도체장치는 다양한 변형이 가능하다. 예를 들면, 본 발명은 트렌치형 IGBT에 한정되지 않고 게이트 전극에 전압을 인가하는 MOS 디바이스에 널리 응용할 수 있다. 또한, 인핸스먼트형의 MOS 디바이스에 한정되지 않고, 디플리션형의 MOS 디바이스에도 응용가능하다. 또한, 각 층의 도전형과 전압의 극성을 바꿈으로써, p채널형 MOS 디바이스에도 응용할 수 있다. 게이트 전극에 양 전압을 인가하는 경우에는 제1반도체층과 제2반도체층이 N형이 되도록 불순물을 도프한다. 한편, 게이트 전극에 음전압을 인가하는 경우에는 제1반도체층과 제2반도체층이 P형이 되도록 불순물을 도프하면 된다. 이 경우의 불순물은 예를 들면 B이다.
본 발명의 실시형태 1에 관한 반도체 장치에서는, Vth보다도 높은 게이트 전압인 천이전압 VGM이 게이트에 인가되어 처음으로 공핍층이 제2반도체층(24)으로 뻗는다. 그러나, 반전층이 형성되는 전에 공핍층이 제2반도체층(24)으로 뻗도록 하여도 된다. 도 12는, 변형예의 반도체장치에 있어서의 각 층의 공핍층의 길이와 전압을 도시한 도면이다.
제1반도체층(22)과 제2반도체층(24)의 불순물 밀도는, 각 층 중에서 균일하지 않아도 된다. 또한, 상기 효과를 얻을 수 있는 한 각 층의 불순물 밀도는 변경가능하다.
제2반도체층(24) 내부의 공핍층의 스톱퍼로서, 제2반도체층(24)과 게이트 전극(26) 사이에 제2반도체층(24)보다도 저항값이 낮은 저저항층을 설치해도 된다. 이 저저항층은, 게이트 전극(26)의 일부로 간주할 수도 있다.
기판(10)은 규소에 의해 형성되는 일이 많지만, 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체에 의해 형성해도 된다. 와이드 밴드갭 반도체로서는, 탄화 규소, 질화 갈륨계 재료, 또는 다이아몬드가 있다.
실시형태 2.
본 발명의 실시형태 2에 관한 반도체장치는, 실시형태 1과 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 13은, 본 발명의 실시형태 2에 관한 반도체장치의 단면도다. 제1반도체층(22)과 제2반도체층(24) 사이에, 제2반도체층(24)과 비교해서 불순물의 확산계수가 낮은 배리어층(60)이 형성되어 있다. 배리어층(60)의 재료는, 반도체, 절연체, 또는 금속의 어느 것이어도 된다. 그러나 절연체인 경우에는, 절연층(20)의 용량에의 영향, 및 제1반도체층과 제2반도체층 사이의 전하의 이동을 고려해서 실시형태 1과 동등하게 되도록 할 필요가 있다.
배리어층(60)에 의해, 열처리 등에 따라 제1반도체층(22)의 불순물이 제2반도체층(24)으로 확산하는 것을 방지할 수 있다. 따라서, 프로세스의 자유도를 높일 수 있다. 본 발명의 실시형태 2에 관한 반도체장치는 적어도 실시형태 1에 관한 반도체장치와 동일한 정도의 변형이 가능하다.
실시형태 3.
본 발명의 실시형태 3에 관한 반도체장치는, 실시형태 1과 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 14는, 본 발명의 실시형태 3에 관한 반도체장치의 단면도다. 절연층(20)은 두껍게 형성된 부분 20a를 갖고 있다. 부분 20a는 에미터층(14)과 접한다. 즉, 절연층(20) 중에서 에미터층(14)과 접하는 부분 20a는 채널층(12)과 접하는 부분보다도 두껍다. 또한, 제1반도체층(22) 중에서, 에미터층(14)을 관통하는 부분 70은, 채널층(12)을 관통하는 부분보다도 불순물 밀도가 높다.
에미터층(14)에 있어서의 전계는 채널의 전류 구동력과의 관계가 작기 때문에, 트렌치 구조 중 에미터층(14)과 접하는 부분에서 게이트 전압을 소비하는 것은 바람직하지 않다. 따라서, 본 발명의 실시형태 3에 관한 반도체 장치에서는, 에미터층(14)과 접하는 절연층(20)의 부분 20a를 두껍게 하고, 또한 제1반도체층(22) 중에서 에미터층을 관통하는 부분 70의 불순물 밀도를 높게 함으로써, 이 부분에 인가되는 게이트 전압을 저하시켰다. 따라서, 트렌치 구조 중에서 채널층(12)과 접하는 부분에 효과적으로 게이트 전압을 인가할 수 있다.
절연층(20)이 두껍게 형성된 부분 20a의 형성이나, 불순물 밀도가 높은 부분 70의 형성의 어느 한쪽으로도 상기 효과를 얻을 수 있다. 본 발명의 실시형태 3에 관한 반도체장치는 적어도 실시형태 1에 관한 반도체장치와 동일한 정도의 변형이 가능하다.
실시형태 4.
본 발명의 실시형태 4에 관한 반도체장치는, 실시형태 1에서 설명한 절연층, 제1반도체층, 제2반도체층, 및 게이트 전극을 구비한 구조를 MOS 트랜지스터에 응용한 것을 특징으로 한다.
도 15는, 본 발명의 실시형태 4에 관한 반도체장치의 단면도다. 이 반도체장치는, 기판(101) 위에 형성된 채널층(100)을 구비하고 있다. 채널층(100)은, 불순물 밀도가 1.0E18/㎤, 비유전율이 11.7인 p형 반도체층으로 형성되어 있다. 채널층(100)의 상면측에는 소스 102, 104, 및 드레인 106, 108이 형성되어 있다. 이때, 소스 102는 소스 104보다 불순물 밀도가 낮다. 또한, 드레인 106은 드레인 108보다도 불순물 밀도가 낮다.
채널층(100)의 윗면에는 절연층(110)이 형성되어 있다. 절연층(110)은, 층 두께가 10nm, 비유전율이 3.9이다. 제1반도체층(112)은, 불순물 밀도가 1.0E19/㎤, 층 두께가 3.05∼5.47nm의 어느 한 개, 비유전율이 11.7인 n형 다결정 반도체층으로 형성되어 있다.
제2반도체층(114)은, 불순물 밀도가 1.0E16/㎤, 비유전율이 11.7인 n형 다결정 반도체층으로 형성되어 있다. 제2반도체층(114) 위의 게이트 전극(116)은 저저항인 고융점 금속으로 형성되어 있다. 제1반도체층(112)과 제2반도체층(114)의 측면에는 사이드월(118)이 형성되어 있다.
도 16의 경우에는, 천이전압 VGM(3V)에서도, 채널 영역이 전혀 형성되지 않는 경우의 LGA로 설정되어 있고, 도 17의 경우에는, 천이전압 VGM(3V)에서, 완전히 형성된 경우의 LGA로 설정되어 있다. 실제로는, 어느 한쪽의 상태 또는, 그 사이의 채널이 불완전하게 형성된 상태이다. 따라서, 채널의 상태에 따라 적절한 LGA를 3.05∼5.47nm의 적절한 값으로 설정하면, 3V를 초과하여 게이트 전압을 증가시켜도 제2반도체층(114)에 공핍층이 형성되어, VIN과 VCH의 증가를 억제할 수 있으므로 포화 전류가 거의 증가하지 않도록 하는 것이 가능해진다. 따라서, 본 발명의 실시형태 4에 따르면, 실시형태 1과 동일한 효과를 얻을 수 있다. 이와 같이, 본 발명은, IGBT나 파워 MOSFET 뿐만 아니라, LSI에 사용되는 MOSFET 등의 MOS 구조를 갖는 디바이스 전반에 대해 널리 응용가능하다.
본 발명의 실시형태 4에 관한 반도체장치는 적어도 실시형태 1에 관한 반도체장치와 동일한 정도의 변형이 가능하다. 또한, 지금까지의 모든 실시형태에 관한 반도체장치의 특징을 적절히 조합하여도 된다.
10 기판, 12 채널층, 14 에미터층, 20 절연층, 22 제1반도체층, 24 제2반도체층, 25 반도체층, 26 게이트 전극, 30 버퍼층, 32 콜렉터층, 34 콜렉터 전극, 50 반전층, 60 배리어층, 110 절연층, 112 제1반도체층, 114 제2반도체층, 116 게이트 전극

Claims (10)

  1. 기판 위에 형성된 채널층과,
    상기 채널층과 접해서 형성된 절연층과,
    상기 절연층의 상기 채널층과 반대측에 형성된, 불순물이 도프된 제1반도체층과,
    상기 제1반도체층의 상기 절연층과 반대측에 형성된, 불순물이 도프된 제2반도체층과,
    상기 제2반도체층의 상기 제1반도체층과 반대측에 형성된 게이트 전극을 구비하고,
    상기 제1반도체층의 불순물 밀도를 상기 제1반도체층의 비유전율로 나눈 값은, 상기 제2반도체층의 불순물 밀도를 상기 제2반도체층의 비유전율로 나눈 값보다 큰 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    포화 전류를 흘리기 위한 온 전압을 상기 게이트 전극에 인가했을 때, 상기 제1반도체층 전체, 및 상기 제2반도체층의 일부에 공핍층이 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제2반도체층의 불순물 밀도는 상기 제1반도체층의 불순물 밀도의 1/10 이하인 것을 특징으로 하는 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제1반도체층과 상기 제2반도체층 사이에 형성되고, 상기 제2반도체층과 비교해서 불순물의 확산계수가 낮은 배리어층을 구비한 것을 특징으로 하는 반도체장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널층 위에 형성된 에미터층을 구비하고,
    상기 절연층, 상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 전극은, 상기 채널층 및 상기 에미터층을 관통하여 상기 기판에 이르는 트렌치 게이트를 형성하고 있고,
    상기 절연층 중에서, 상기 에미터층과 접하는 부분은, 상기 채널층과 접하는 부분보다도 두껍게 형성된 것을 특징으로 하는 반도체장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 채널층 위에 형성된 에미터층을 구비하고,
    상기 절연층, 상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 전극은, 상기 채널층 및 상기 에미터층을 관통하여 상기 기판에 이르는 트렌치 게이트를 형성하고 잇고,
    상기 제1반도체층 중에서, 상기 에미터층을 관통하는 부분은, 상기 채널층을 관통하는 부분보다도 불순물 밀도가 높은 것을 특징으로 하는 반도체장치.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제1반도체층의 층 두께는, 이하의 수식을 만족하는 것을 특징으로 하는 반도체장치.
    [수학식 1]
    Figure pat00008

    LGA: 제 1 반도체층의 층 두께
    εIN: 게이트 절연막의 비유전율
    εCH: 채널층의 비유전율
    εGA: 제 1 반도체층의 비유전율
    tIN: 게이트 절연막의 막두께
    NCH: 채널층의 공핍층 내부의 불순물 밀도
    NGA: 제 1 반도체층의 불순물 밀도
    VGM: 제 1 반도체층 전체에 공핍층이 형성되는 게이트 전압
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제2반도체층과 상기 게이트 전극 사이에 형성되고, 상기 제2반도체층보다도 저항값이 낮은 저저항층을 구비한 것을 특징으로 하는 반도체장치.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 기판은 와이드 밴드갭 반도체에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 와이드 밴드갭 반도체는, 탄화 규소, 질화 갈륨계 재료, 또는 다이아몬드인 것을 특징으로 하는 반도체장치.
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