CN102396070A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明的半导体装置包括：第一导电型的半导体层，其由SiC构成；第二导电型的主体区域，其形成于所述半导体层的表层部；栅沟道，其通过从所述半导体层的表面下挖而形成，且底面形成于所述半导体层的所述主体区域的下方的部分；第一导电型的源区域，其在所述主体区域的表层部与所述栅沟道的侧面相邻而形成；栅绝缘膜，其形成于所述栅沟道的所述底面及所述侧面上，且所述底面上的部分的厚度大于所述侧面上的部分的厚度；栅电极，其经由所述栅绝缘膜埋设于所述栅沟道；注入层，其通过第二导电型杂质的注入而形成于所述半导体层的从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及使用了SiC的半导体装置及其制造方法。
背景技术
近年，作为用于实现高耐压、低通态电阻的下一代的功率设备材料，一直所研讨的是使用SiC(硅碳化物：碳化硅)的使用。
另外，作为用于功率设备的微细化及降低通态电阻的结构，公知的是沟道栅结构。例如，在功率MOSFET中，主流是采用沟道栅结构的功率MOSFET。
图12是现有的具有沟道栅型VDMOSFET的SiC半导体装置的示意剖面图。
半导体装置101具有构成半导体装置101的基体的N+型的SiC基板102。在SiC基板102的Si面(硅面)上层叠有由与SiC基板102相比低浓度地掺杂了N型杂质的SiC(硅碳化物：碳化硅)构成的N-型的外延层103。外延层103的基层部构成维持了外延成长后的状态的N-型的漏区域104。另外，在外延层103的漏区域104上，P型的主体区域105与漏区域104相接而形成。
在外延层103上从其表面117(Si面)下挖而形成栅沟道106。栅沟道106在层厚方向上贯通主体区域105，其最深部(底面116)到达漏区域104。
在栅沟道106内，通过使栅沟道106的侧面114及底面116热氧化，由SiO2构成的栅绝缘膜107形成于栅沟道106的内面整个区域。
而且，通过利用高浓度地掺杂了N型杂质的多晶硅完全填埋栅绝缘膜107的内侧，而在栅沟道106内埋设栅电极108。
在外延层103的表层部，在相对于栅沟道106与栅宽度正交的方向(图12的左右方向)的两侧形成有N+型的源区域109。源区域109沿着栅沟道106在沿着栅宽度的方向上延伸，其底部与主体区域105相接。
另外，在外延层103形成有从其表面117贯通与栅宽度正交的方向上的源区域109的中央部且与主体区域105连接的P+型的主体接触区域110。
在外延层103上层叠有由SiO2构成的层间绝缘膜111。在层间绝缘膜111上形成有源配线112。源配线112接地。而且，源配线112经由在层间绝缘膜111上形成的接触孔113而与源区域109及主体接触区域110电连接。
在SiC基板102的背面(碳面：C面)形成有漏配线115。
以在源配线112和漏配线115之间(源-漏间)产生了规定的电位差的状态，对栅电极108施加规定的电压(栅阈值电压以上的电压)，由此利用来自栅电极108的电场在主体区域105的与栅绝缘膜107之间的界面附近形成沟道。由此，在源配线112和漏配线115之间流动电流，VDMOSFET成为导通状态。
现有技术文献
专利文献1：特开2008-294210号公报
SiC的各结晶面的氧化率在Si面最小。因此，栅沟道106的内面的氧化以与外延层103的表面117平行的底面116(Si面)的氧化率及侧面114的氧化率满足关系式：底面116的氧化率/侧面114的氧化率＜1的条件进行。其结果是，在栅绝缘膜107中，底面116上的部分的厚度小于侧面114上的部分的厚度。
另一方面，在半导体装置101中，当VDMOSFET关断时，在栅电极108和漏配线115之间(栅-漏间)产生高电位差，从而电场集中于栅沟道106的底面116。如上所述在底面116上的部分的厚度小的栅绝缘膜107中，容易引起电场集中所导致的绝缘破坏。
对于这种不良情况，所研究的对策是通过延长栅绝缘膜107形成时的氧化时间来增大底面116上的部分的厚度。但是，由于侧面114的氧化与底面116的氧化并行进行，因此上述氧化率的差导致侧面114上的部分的厚度变得非常大。
发明内容
本发明的目的在于提供一种能够抑制栅绝缘膜中的栅沟道侧面上的部分的厚度的增大且同时抑制栅沟道底面上的部分的绝缘破坏的半导体装置及其制造方法。
为了实现所述的目，本发明提供一种半导体装置，包括：第一导电型的半导体层，其由SiC构成；第二导电型的主体区域，其形成于所述半导体层的表层部；栅沟道，其通过从所述半导体层的表面下挖而形成，且底面形成于所述半导体层的所述主体区域的下方的部分；第一导电型的源区域，其在所述主体区域的表层部与所述栅沟道的侧面相邻而形成；栅绝缘膜，其形成于所述栅沟道的所述底面及所述侧面上，且所述底面上的部分的厚度大于所述侧面上的部分的厚度；栅电极，其经由所述栅绝缘膜埋设于所述栅沟道；注入层，其通过第二导电型杂质的注入而形成于所述半导体层的从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分。
根据该构成，在由SiC构成的第一导电型的半导体层的表层部形成有第二导电型的主体区域。另外，在半导体层形成有通过从其表面下挖而形成、且底面形成于半导体层的主体区域的下方的部分的栅沟道。在主体区域的表层部与栅沟道的侧面相邻而形成有第一导电型的源区域。另外，在栅沟道的底面及侧面上形成有栅绝缘膜。在栅沟道经由栅绝缘膜而埋设有栅电极。另外，在半导体层的从栅沟道的底面至其厚度方向中途部的部分利用第二导电型杂质的注入而形成有注入层。
由此，在该半导体装置中形成有具有如下MOS(Metal OxideSemiconductor)结构的沟道栅型MOSFET：栅电极(Metal)经由栅绝缘膜的栅沟道的侧面上的部分(Oxide)与主体区域(Semiconductor)对置。在该MOSFET中，主体区域的与栅绝缘膜之间的界面附近的部分是利用来自栅电极的电场形成沟道的沟道部分。
在该半导体装置中，栅绝缘膜的底面上的部分的厚度大于侧面上的部分的厚度。因此，通过适当设计栅绝缘膜的底面上的部分的厚度，能够抑制侧面上的部分的厚度的增大且同时抑制底面上的部分的绝缘破坏。
而且，所述半导体装置例如能够利用本发明的半导体装置的制造方法来制作。也就是说，能够利用包括如下工序的半导体装置的制造方法来制作：在由SiC构成的第一导电型的半导体层的表层部通过从所述半导体层的表面注入第二导电型杂质而形成第二导电型区域的工序；在所述第二导电型区域的表层部通过从所述第二导电型区域的表面注入第一导电型杂质而形成第一导电型区域的工序；利用热处理使所述第二导电型区域及所述第一导电型区域活性化，从而形成主体区域及源区域的工序；在所述半导体层形成从其表面下挖而成的栅沟道的工序；由掩模将所述栅沟道的侧面覆盖的工序；在形成所述掩模后，从所述栅沟道的底面向所述半导体层注入第二导电型杂质，由此在从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分形成注入层的工序；在形成所述注入层后，除去所述掩模，并使所述栅沟道的底面及侧面氧化，由此在所述底面及所述侧面上形成栅绝缘膜的工序；在所述栅绝缘膜上以完全填埋所述栅沟道的方式形成栅电极的工序。
根据该方法，在半导体层通过注入第二导电型杂质来形成第二导电型区域。另外，在半导体层通过注入第一导电型杂质来形成第一导电型区域。所述第二导电型杂质区域及第一导电型杂质区域通过热处理而活性化，第二导电型杂质区域成为主体区域，第一导电型杂质区域成为源区域。
另一方面，在半导体层以从其表面下挖的方式形成栅沟道。栅沟道的侧面由掩模覆盖，在侧面被覆盖的状态下从栅沟道的底面向半导体层注入第二导电型杂质。由此，在半导体层形成注入层。在形成注入层后，除去掩模，对栅沟道的底面及侧面进行氧化，由此形成栅绝缘膜。栅电极以完全填埋栅沟道的方式形成于栅绝缘膜上。
由于在栅沟道的底面及侧面的氧化之前形成注入层，因此注入层形成后的栅沟道的底面及侧面的氧化以栅沟道的底面的氧化率及侧面的氧化率满足关系式：底面的氧化率/侧面的氧化率＞1的条件进行。其结果是，能够形成底面上的部分的厚度大于侧面上的部分的厚度的栅绝缘膜。
另外，由于在形成注入层时，栅沟道的侧面被掩模覆盖，因此能够抑制第二导电型杂质从栅沟道的侧面向半导体层注入。
另外，优选，所述注入层是由所述第二导电型杂质的活性化赋予了导电性的活性层。由此，由于能够增大在注入层和半导体层之间形成的能量垒，因此能够使电流更难以在注入层中流动。
另外，所述注入层可以是注入后的所述第二导电型杂质的非活性状态被维持的绝缘层。
另外，优选，在所述栅沟道的所述侧面上的所述栅绝缘膜中，与所述源区域相邻的部分的厚度T1是其剩余的部分的厚度T2以上。
作为表示沟道栅型MOSFET的开关性能的指标，例如使用MOSFET的通态电阻Ron和栅电荷量Q之积Ron·Q。由于Ron·Q越小，开关性能越优越，因此优选栅电荷量尽可能小。还有，所谓栅电荷量是指在寄生形成于栅中的电容(例如，由栅绝缘膜的栅电极及源区域夹着的部分(栅电极和源区域之间的部分)的电容等)中蓄积的电荷量。
若T1是T2以上，则能够增大栅电极和源区域的距离，因此能够降低栅绝缘膜的栅电极和源区域之间的部分的电容。其结果是，由于能够降低在栅的寄生电容中蓄积的栅电荷量，因此能够提高MOSFET的开关性能。
而且，与所述源区域相邻的部分的厚度T1相对于所述栅绝缘膜的所述剩余的部分的厚度T2之比(T1/T2)例如可以是1～3。另外，所述栅绝缘膜的与所述源区域相邻的部分可以相对于所述栅沟道的所述侧面向所述栅沟道的内侧及外侧的两方突出。
另外，所述栅沟道的所述底面上的所述栅绝缘膜的厚度T3相对于所述栅绝缘膜的所述剩余的部分的厚度T2之比(T3/T2)例如可以是1～2。
另外，优选，所述半导体层的表面是Si面。此时，能够使栅沟道的底面为Si面。而且，由于在SiC半导体结晶中，Si面的氧化率快于C面的氧化率，因此若栅沟道的底面是Si面，则能够进一步提高栅沟道的底面的氧化率。因此，当在栅沟道的底面形成了所希望的厚度的栅绝缘膜的时刻，能够防止栅沟道的侧面上的栅绝缘膜的厚度超过必要量。另一方面，若栅沟道的底面是C面，则当在栅沟道的底面形成了所希望的厚度的栅绝缘膜的时刻，有时栅沟道的侧面上的栅绝缘膜的厚度会超过必要量。其结果是，即使对栅电极施加栅阈值电压，也由于栅绝缘膜过厚而无法形成沟道。
另外，所述栅沟道的所述底面可以形成于所述栅沟道的相互对置的所述侧面的对置方向上的两端部，包括从该侧面的各下端相对于所述半导体层的所述表面倾斜的倾斜部和连接设置该倾斜部的下端彼此且相对于所述半导体层的所述表面平行的平行部。由此，在半导体装置的关断时，能够抑制电场向栅沟道的底面的两端部集中。在栅沟道的底面具有平行部时，优选，注入层与平行部的整个区域相接而形成。由此，能够将栅绝缘膜的平行部上的部分整体地加厚。
另外，所述栅沟道的所述底面可以在所述栅沟道的相互对置的所述侧面的对置方向上的两端部形成为具有朝向所述半导体层侧弯曲的弯曲面的剖视圆弧状。此时，与栅沟道的底面在两端部具有倾斜部的情况相同，在半导体装置的关断时，能够抑制电场向栅沟道的底面的两端部集中。
另外，注入层的深度可以是0.1μm～0.5μm，注入层的第二导电型杂质浓度可以是1×1016cm-3～1×1021cm-3。
另外，在所述半导体装置的制造方法中，形成所述栅沟道的工序包括在所述半导体层的表面上形成第一掩模的工序和经由该第一掩模蚀刻所述半导体层的工序，由所述掩模覆盖所述侧面的工序包括在所述底面和所述侧面上以及所述第一掩模上形成由与所述第一掩模不同的材料构成的第二掩模的工序和利用蚀刻除去该第二掩模的所述底面上的部分的工序。
在该方法中，由于第一掩模和第二掩模是相互不同的材料，因此第一掩模及第二掩模相对于腐蚀剂或蚀刻气体的蚀刻率相互不同。
因此，通过以第一掩模和第二掩模的选择比成为适当值的方式适当选择第一掩模及第二掩模的材料，能够将第一掩模利用为蚀刻第二掩模时的蚀刻阻挡件。
因而，在利用蚀刻除去第二掩模的底面上的部分的工序中，在将其底面上的部分以及半导体层的表面上的第二掩模除去的时刻，能够利用第一掩模停止进行第一掩模上的蚀刻。其结果是，能够防止半导体层的表面被侵蚀。
另外，在所述半导体装置的制造方法中，所述半导体层的表面是Si面，由所述掩模覆盖所述侧面的工序是通过使所述底面及所述侧面氧化而在所述底面及所述侧面上形成硅氧化膜的工序。
在该方法中，由于半导体层的表面是Si面，因此从该Si面下挖而成的栅沟道的底面是Si面。
因此，注入层形成前的栅沟道的底面及侧面的氧化以栅沟道的底面的氧化率及侧面的氧化率满足关系式：底面的氧化率/侧面的氧化率＜1的条件进行。其结果是，能够形成底面上的部分的厚度小于侧面上的部分的厚度的硅氧化膜。因而，通过以适当的氧化条件形成硅氧化膜，在形成注入层时，能够从栅沟道的底面注入第二导电型杂质，且同时能够有效地抑制从栅沟道的侧面注入第二导电型杂质。
另外，在所述半导体装置的制造方法中，形成所述注入层的工序在形成所述主体区域及所述源区域的工序前执行。
在该方法中，由于注入层在形成主体区域及源区域的工序前形成，因此在形成主体区域及源区域的工序中的热处理时，能够使注入层中的第二导电型杂质活性化。由此，能够将注入层形成为被赋予了导电性的活性层。
另外，在所述半导体装置的制造方法中，形成所述注入层的工序在形成所述主体区域及所述源区域的工序后执行。
在该方法中，由于注入层在形成主体区域及源区域的工序后形成，因此注入层不暴露于形成主体区域及源区域的工序中的热处理。因此，能够将注入层的状态维持为注入后的第二导电型杂质的非活性状态。由此，能够将注入层形成为绝缘层。进而例如是在形成栅沟道的工序于形成主体区域及源区域的工序后执行的情况下，栅沟道不暴露于形成主体区域及源区域的工序中的热处理。因此，也能够防止热处理所导致的栅沟道的变形。
附图说明
图1是本发明的第一实施方式的半导体装置的示意俯视图。
图2是由图1的虚线圆II围住的部分的主要部分放大图。
图3是本发明的第一实施方式的半导体装置的示意剖面图，是图2的切断线III-III的切断面。
图4A是用于说明图3所示的半导体装置的制造方法的示意剖面图。
图4B是表示接着图4A的工序的图。
图4C是表示接着图4B的工序的图。
图4D是表示接着图4C的工序的图。
图4E是表示接着图4D的工序的图。
图4F是表示接着图4E的工序的图。
图4G是表示接着图4F的工序的图。
图4H是表示接着图4G的工序的图。
图4I是表示接着图4H的工序的图。
图4J是表示接着图4I的工序的图。
图4K是表示接着图4J的工序的图。
图4L是表示接着图4K的工序的图。
图4M是表示接着图4L的工序的图。
图4N是表示接着图4M的工序的图。
图4O是表示接着图4N的工序的图。
图4P是表示接着图4O的工序的图。
图4Q是表示接着图4P的工序的图。
图5是本发明的第二实施方式的半导体装置的示意剖面图。
图6A是用于说明图5所示的半导体装置的制造方法的示意剖面图。
图6B是表示接着图6A的工序的图。
图6C是表示接着图6B的工序的图。
图6D是表示接着图6C的工序的图。
图6E是表示接着图6D的工序的图。
图6F是表示接着图6E的工序的图。
图6G是表示接着图6F的工序的图。
图6H是表示接着图6G的工序的图。
图6I是表示接着图6H的工序的图。
图6J是表示接着图6I的工序的图。
图6K是表示接着图6J的工序的图。
图6L是表示接着图6K的工序的图。
图6M是表示接着图6L的工序的图。
图6N是表示接着图6M的工序的图。
图6O是表示接着图6N的工序的图。
图7是本发明的第三实施方式的半导体装置的示意剖面图。
图8A是用于说明图7所示的半导体装置的制造方法的示意剖面图。
图8B是表示接着图8A的工序的图。
图8C是表示接着图8B的工序的图。
图8D是表示接着图8C的工序的图。
图8E是表示接着图8D的工序的图。
图8F是表示接着图8E的工序的图。
图8G是表示接着图8F的工序的图。
图8H是表示接着图8G的工序的图。
图8I是表示接着图8H的工序的图。
图8J是表示接着图8I的工序的图。
图8K是表示接着图8J的工序的图。
图8L是表示接着图8K的工序的图。
图8M是表示接着图8L的工序的图。
图8N是表示接着图8M的工序的图。
图8O是表示接着图8N的工序的图。
图8P是表示接着图8O的工序的图。
图8Q是表示接着图8P的工序的图。
图9是本发明的第四实施方式的半导体装置的示意剖面图。
图10A是用于说明图9所示的半导体装置的制造方法的示意剖面图。
图10B是表示接着图10A的工序的图。
图10C是表示接着图10B的工序的图。
图10D是表示接着图10C的工序的图。
图10E是表示接着图10D的工序的图。
图10F是表示接着图10E的工序的图。
图10G是表示接着图10F的工序的图。
图10H是表示接着图10G的工序的图。
图10I是表示接着图10H的工序的图。
图10J是表示接着图10I的工序的图。
图10K是表示接着图10J的工序的图。
图10L是表示接着图10K的工序的图。
图10M是表示接着图10L的工序的图。
图10N是表示接着图10M的工序的图。
图10O是表示接着图10N的工序的图。
图11是表示本发明的第一实施方式的半导体装置的变形例的示意剖面图。
图12是现有的具有沟道栅型VDMOSFET的SiC半导体装置的示意剖面图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。
图1是本发明的第一实施方式的半导体装置的示意的俯视图。
半导体装置1在俯视下形成为正方形状，在其表面侧形成有层间绝缘膜2。
在层间绝缘膜2上形成有源电极3、栅极焊盘4及栅梳5。
源电极3在俯视下形成为正方形状，该正方形状在其中央部分具有从第一侧缘6向与该第一侧缘6对置的第二侧缘7侧在俯视下被凹状除去的区域(除去区域10)，各侧缘配置为与半导体装置1的侧缘分别平行。
栅极焊盘4在俯视下形成为正方形状，在源电极3的凹状的除去区域10的开放部分附近相对于源电极3空开间隔而非接触地设置。
在该实施方式中，3根栅梳5与栅极焊盘4一体地形成。3根栅梳5从源电极3的除去区域10的开放侧朝向其相反侧，在除去区域10内及与源电极3的第一侧缘6正交的第三侧缘8及第四侧缘9的外侧，各1根地相互平行延伸，相对于源电极3空开间隔而非接触地设置。
栅极焊盘4及栅梳5由相同的金属材料构成。优选，栅极焊盘4及栅梳5由与源电极3相同的金属材料构成。在源电极3、栅极焊盘4及栅梳5由相同的金属材料构成的情况下，在层间绝缘膜2的表面整个区域上形成由该金属材料构成的膜，并对该膜进行构图，由此能够形成源电极3、栅极焊盘4及栅梳5。
在源电极3的下方，多个由以下说明的各部构成的沟道栅型VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor FieldEffect Transistor)的单位单元C在俯视下排列设为矩阵状(行列状)。
图2是由图1的虚线圆II围住的部分的主要部分放大图。图3是本发明的第一实施方式的半导体装置的示意剖面图，是图2的切断线III-III的切断面。
半导体装置1具有构成半导体装置1的基体的SiC基板11。在SiC基板11中高浓度地掺杂有N型杂质(例如，1×1018cm-3～1×1021cm-3)。SiC基板11的表面12(上表面)是Si面，背面13(下表面)是C面。
在SiC基板11的表面12上层叠有由与SiC基板11相比低浓度地掺杂了N型杂质的SiC(硅碳化物：碳化硅)构成的N-型的外延层14。在Si面即表面12上形成的作为半导体层的外延层14将Si面作为成长主面而成长。因而，外延层14的表面15是Si面。
外延层14的与Si面侧的部分(表层部)相反侧的C面侧的部分(基层部)构成为其整个区域维持了外延成长后的状态的N-型的漏区域16。漏区域16的N型杂质浓度例如是1×1015cm-3～1×1017cm-3。
另一方面，在外延层14的表层部，多个主体区域17在各单位单元C各设置1个，在俯视下排列形成为矩阵状(行列状)。各主体区域17在俯视下是正方形状。另外，各主体区域17呈P型导电型，在从外延层14的表面15至深度方向的中途部的区域相对于其他主体区域17在与外延层14的厚度方向正交的方向上空开间隔而形成，其最深部与漏区域16相接。主体区域17的P型杂质浓度例如是1×1015cm-3～1×1019cm-3。
在外延层14上从表面15下挖而形成栅沟道18。栅沟道18呈以一定的间距将排列为行列状的单位单元C(主体区域17)划分的一定宽度的格子状。在各单位单元C，主体区域17的深度方向是栅长度方向，与该栅长度方向正交的主体区域17的周向是栅宽度方向。
栅沟道18具有相互空开间隔而对置的侧面19和将侧面19的下端连接设置的底面20。
各侧面19是相对于外延层14的表面15大致正交的平面。
底面20形成于漏区域16。也就是说，栅沟道18在层厚方向上贯通主体区域17，其最深部(底面20)到达漏区域16。底面20具有从各侧面19的下端相对于表面15向栅沟道18的深度方向倾斜的倾斜部21和连接设置倾斜部21的下端且相对于表面15平行的平行部22。
另外，栅沟道18的与栅宽度正交的方向上的距离(一对侧面19间的距离)例如是0.5μm～1.0μm。
在漏区域16中，在从栅沟道18的底面20至漏区域16的厚度方向中途部的部分形成有利用P型杂质的注入而形成的注入活性层23。注入活性层23设置为与底面20的平行部22的大致整个区域相接，其深度例如是0.1μm～0.5μm，优选是0.2μm～0.3μm。还有，在本实施方式中，注入活性层23的深度是0.3μm。
注入活性层23是利用P型杂质的活性化而被活性化的层(活性层)，是电阻值比外延层14的周围的区域(例如，漏区域16)高的高电阻层。注入活性层23的电阻值例如是数十kΩ/□～数百kΩ/□。另外，注入活性层23的P型杂质浓度例如是1×1016cm-3～1×1021cm-3，优选是1×1018cm-3～1×1019cm-3。还有，在本实施方式中，注入活性层23所含有的P型杂质是B(硼)，其浓度是1×1019cm-3。
在栅沟道18内以将栅沟道18的内面(侧面19及底面20)整个区域覆盖的方式形成有由SiO2构成的栅绝缘膜24。
在栅绝缘膜24中的侧面19上的部分(绝缘膜侧部25)中，与源区域30相邻的部分(源相邻部27)相对于侧面19向栅沟道18的内侧及外侧的两方突出，由此源相邻部27的厚度T1比与其剩余部分(主体区域17及漏区域16)相邻的部分(主体相邻部28)的厚度T2大。源相邻部27的厚度T1相对于主体相邻部28的厚度T2之比(源相邻部27的厚度T1/主体相邻部28的厚度T2)例如是1～3，优选是2～3。另外，双方的厚度的具体的大小例如是源相邻部27的厚度T1为
Figure BDA0000098359730000121
主体相邻部28的厚度T2为
Figure BDA0000098359730000122
另一方面，栅绝缘膜24中的底面20上的部分(绝缘膜底部26)在底面20的平行部22上的部分具有厚度比主体相邻部28的厚度T2大的部分。绝缘膜底部26中的厚度大的部分的厚度T3(以下，有时将该厚度称为绝缘膜底部26的厚度T3)相对于主体相邻部28的厚度T2之比(绝缘膜底部26的厚度T3/主体相邻部28的厚度T2)例如是1～2，优选是2。另外，绝缘膜底部26的具体的厚度例如是
而且，利用高浓度地掺杂了N型杂质的多晶硅材料完全填埋栅绝缘膜24的内侧，由此在栅沟道18内埋设栅电极29。
在各主体区域17的表层部形成有N+型的源区域30。源区域30是比漏区域16的N型杂质浓度高、高浓度地掺杂了N型杂质的区域。源区域30的N型杂质浓度例如是1×1018cm-3～1×1021cm-3。源区域30在与栅沟道18相邻的位置在沿着栅宽度的方向上延伸，其底部从外延层14的表面15侧与主体区域17相接。
在各源区域30的内侧，P+型的主体接触区域31将源区域30的中央部沿深度方向贯通而形成。主体接触区域31是比主体区域17的P型杂质浓度高、高浓度地掺杂了P型杂质的区域。主体接触区域31的P型杂质浓度例如是1×1018cm-3～1×1021cm-3。
在外延层14的表面15上层叠有由SiO2构成的层间绝缘膜2。在层间绝缘膜2的与各主体接触区域31对置的位置形成有接触孔32。各接触孔32贯通层间绝缘膜2，在各接触孔32内，主体接触区域31的整个区域及源区域30的主体接触区域31的周围的部分相面对。
在层间绝缘膜2上形成有源电极3。源电极3经由接触孔32与源区域30及主体接触区域31接触(电连接)。源电极3在源区域30及主体接触区域31的接触部分具有镍硅化物层33，在镍硅化物层33上具有金属层34。
金属层34例如使用铝(Al)、金(Au)、银(Ag)、铜(Cu)、它们的合金及含有它们的金属材料而形成。金属层34形成源电极3的最表层，例如连接(结合)金属缆线等。另外，金属层34的厚度例如是1μm～5μm。
在SiC基板11的背面13形成有漏电极35。漏电极35与SiC基板11接触(电连接)。漏电极35在与SiC基板11接触的接触部分具有镍硅化物层36，在镍硅化物层36上具有金属层37。
金属层37可以使用与构成上述金属层34的材料相同的材料而形成。金属层37形成漏电极35的最表层，例如在SiC基板11与引线框的焊盘结合时，与焊盘接合。另外，金属层37的厚度例如是1μm～5μm。
栅电极29经由在层间绝缘膜2形成的接触孔(未图示)与栅配线38接触(电连接)。另外，栅配线38与栅极焊盘4电连接。
以在源电极3和漏电极35之间(源-漏间)产生了规定的电位差的状态，向栅极焊盘4施加规定的电压(栅阈值电压以上的电压)，由此利用来自栅电极29的电场在主体区域17的与栅绝缘膜24的界面附近形成沟道。由此，在源电极3和漏电极35之间流动电流，VDMOSFET成为导通状态。
图4A～图4Q是用于说明图3所示的半导体装置的制造方法的示意剖面图。
首先，如图4A所示，利用CVD(Metal Organic Chemical VaporDeposition：有机金属气相成长)法、LPE(Liquid Phase Epitaxy：液相外延)法、MBE(Molecular Beam Epitaxy：分子线外延)法等外延成长法，在SiC基板11的表面12(Si面)上掺杂杂质且同时使SiC结晶成长。由此，在SiC基板11上形成N-型的外延层14。接着，将P型杂质从外延层14的表面15注入(implantation)外延层14的内部。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为300kEV～400kEV。
由此，如图4B所示，在外延层14的表层部形成注入有P型杂质的作为第二导电型区域的P型注入区域39。通过形成P型注入区域39，在外延层14的基层部形成与P型注入区域39分离且维持外延成长后的状态的漏区域16。
接着，如图4C所示，利用CVD法在外延层14上形成由SiO2构成的掩模40。接着，经由光致抗蚀剂(未图示)蚀刻掩模40，由此构图为在需要形成主体接触区域31的区域具有开口41的图案。在形成开口41后，将P型杂质从外延层14的表面15注入(灌入)外延层14的内部。由此，在P型注入区域39的表层部形成注入有P型杂质的P+型注入区域42。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。在形成P+型注入区域42后，除去掩模40。
接着，如图4D所示，利用CVD法，在外延层14上形成由SiO2构成的掩模43。接着，经由光致抗蚀剂(未图示)蚀刻掩模43，由此构图为在需要形成源区域30的区域具有开口44的图案。在形成开口44后，将N型杂质从外延层14的表面15注入(灌入)外延层14的内部。由此，在P型注入区域39的表层部形成注入有N型杂质的作为第一导电型区域的N+型注入区域45。此时的注入条件因N型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。在注入N型杂质后，除去掩模43。
接着，如图4E所示，利用CVD法、热氧化法等，在外延层14的表面15整个区域形成由SiO2构成的作为第一掩模的沟道形成掩模46。还有，沟道形成掩模46也可以利用CVD法并由SiN等形成。
接着，如图4F所示，经由光致抗蚀剂(未图示)蚀刻沟道形成掩模46，由此构图为在需要形成栅沟道18的区域具有开口47的图案。
接着，如图4G所示，包含SF6(六氟化硫)、O2(氧)及HBr(溴化氢)的混合气体(SF6/O2/HBr气体)经由开口47向外延层14的表面15入射。由此，外延层14从表面15(Si面)被干蚀刻，形成栅沟道18。
接着，如图4H所示，利用使用了O2气体的热氧化法(Dry氧化)，氧化栅沟道18的内面(侧面19及底面20)。O2气体例如是1200℃，供给0.5小时～1.0小时。而且，由于栅沟道18形成于由SiC构成的外延层14上，因此栅沟道18的内面的氧化在Si面即平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。由此，形成底面20(平行部22)上的部分(阻挡膜底部50)的厚度小于侧面19上的部分(阻挡膜侧部49)的厚度的阻挡膜48。
接着，如图4I所示，利用CVD法，将与沟道形成掩模46的材料(SiO2)不同的材料即多晶硅材料堆积在外延层14上直至将阻挡膜48的表面整个区域及沟道形成掩模46的表面整个区域完全覆盖为止。由此，在阻挡膜48上及沟道形成掩模46上形成作为第二掩模的沟道保护掩模51。沟道保护掩模51的厚度例如控制为0.1μm～0.5μm。
接着，如图4J所示，从外延层14的上方深腐蚀沟道保护掩模51。深腐蚀持续到利用阻挡膜48的阻挡膜底部50使蚀刻停止为止。由此，利用蚀刻除去沟道保护掩模51的阻挡膜底部50及沟道形成掩模46上的部分，沟道保护掩模51的阻挡膜侧部49上的部分残存。
接着，如图4K所示，将P型杂质经由阻挡膜底部50从栅沟道18的底面20注入(灌入)外延层14的内部。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。由此，在外延层14中，在从栅沟道18的底面20至外延层14的厚度方向中途部的部分形成注入层52。
接着，如图4L所示，利用湿蚀刻，除去由多晶硅构成的沟道保护掩模51，接着，除去由SiO2构成的沟道形成掩模46及阻挡膜48。
接着，如图4M所示，例如在1400℃～1900℃对外延层14进行热处理。由此，被注入的P型及N型杂质活性化，在栅沟道18的侧方形成主体区域17，并且在主体区域17的表层部形成源区域30及主体接触区域31。另外，利用该热处理，注入层52中的P型杂质活性化，成为注入层52被赋予导电性的注入活性层23。
接着，如图4N所示，利用使用了O2气体的热氧化法(Dry氧化)，氧化栅沟道18的内面(侧面19及底面20)。由于从栅沟道18的底面20形成有规定的深度的注入活性层23，因此栅沟道18的内面的氧化在注入活性层23露出的平行部22的氧化率及维持外延成长后的状态的区域露出的侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝1.5～2.0＞1的条件下进行。由此，形成绝缘膜底部26的厚度大于绝缘膜侧部25的厚度的栅绝缘膜24。
另一方面，由于从栅沟道18的侧面19露出杂质浓度不同的主体区域17及源区域30，因此栅沟道18的侧面19的氧化在源区域30露出的部分的氧化率及外延层14的剩余部分露出的部分的氧化率例如满足关系式：源区域30部分的氧化率/剩余部分的氧化率＝1.0～3.0＞1的条件下进行。由此，形成源相邻部27的厚度大于主体相邻部28的厚度的绝缘膜侧部25。
接着，如图4O所示，利用CVD法，将掺杂的多晶硅材料堆积在外延层14上。被堆积的多晶硅材料被深腐蚀直至深腐蚀面与外延层的表面15成为同一面为止。由此，除去多晶硅材料中的栅沟道18外的部分，形成由在栅沟道18内残存的多晶硅材料构成的栅电极29。
接着，如图4P所示，利用CVD法，在外延层14上层叠由SiO2构成的层间绝缘膜2。然后，对层间绝缘膜2进行构图，由此在层间绝缘膜2上形成使源区域30及主体接触区域31露出的接触孔32。
接着，如图4Q所示，利用溅射法，在外延层14上堆积Ni。然后，将除去了源区域30及主体接触区域31上的部分以外的部分提离后，例如进行1000℃的RTA(Rapid Thermal Annealing)退火处理。由此，使SiC中的Si和Ni反应而将Ni硅化物化，从而形成镍硅化物层33。然后，利用溅射法，在镍硅化物层33上堆积金属(Al等)。由此，形成金属层34，形成源电极3。
接着，形成与栅电极29连接的栅配线38。然后，利用与源电极3相同的方法，在SiC基板11的背面13形成具有镍硅化物层36及金属层37的漏电极35。
经过以上的工序，获得图3所示的半导体装置1。
于是，根据上述的制造方法，在栅沟道18的内面(侧面19及底面20)的氧化之前，形成在底面20的平行部22露出的注入活性层23(参照图4M)。因此，注入活性层23形成后的栅沟道18的内面的氧化在平行部22的氧化率及维持了外延成长后的状态的区域所露出的侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝1.5～2.0＞1的条件下进行。其结果是，能够形成绝缘膜底部26的厚度T3大于主体相邻部28的厚度T2的栅绝缘膜24。
因而，在半导体装置1中，通过适当地设计栅绝缘膜24的绝缘膜底部26的厚度T3，能够抑制绝缘膜侧部25的厚度T1及T2的增大，且抑制绝缘膜底部26的绝缘破坏。
作为表示沟道栅型MOSFET的开关性能的指标，例如使用MOSFET的通态电阻Ron和栅电荷量Q之积Ron·Q。由于Ron·Q越小，开关性能越优越，因此优选栅电荷量尽可能小。还有，所谓栅电荷量是在寄生形成于栅中的电容(例如，栅绝缘膜24的源相邻部27等)中蓄积的电荷量。
在半导体装置1中，由于源相邻部27的厚度T1大于主体相邻部28的厚度T2，因此能够增大栅电极29和源区域30的距离。因此，能够降低源相邻部27的电容。其结果是，由于能够降低在栅的寄生电容中蓄积的栅电荷量，因此能够提高MOSFET的开关性能。
另外，在栅沟道18的侧面19由沟道保护掩模51覆盖的状态下，将P型杂质从栅沟道18的底面20注入(灌入)外延层14的内部(参照图4K)。因此，能够抑制P型杂质从栅沟道18的侧面19向外延层14的沟道部分注入。
另外，经由由SiO2构成的沟道形成掩模46形成栅沟道18，在使该沟道形成掩模46残存的状态下，形成由多晶硅构成的沟道保护掩模51(参照图4I)。SiO2及多晶硅相对于腐蚀剂或蚀刻气体的蚀刻率相互不同。因此，能够将沟道形成掩模46利用为在蚀刻沟道保护掩模51时的蚀刻阻挡件。
因而，在对沟道保护掩模51的底面20上的部分(阻挡膜底部50上的部分)进行深腐蚀的工序(参照图4J)中，在蚀刻了该底面20上的部分以及外延层14的表面15上的沟道保护掩模51的时刻，能够利用沟道形成掩模46使沟道形成掩模46上的蚀刻停止进行。其结果是，能够防止外延层14的表面15被侵蚀。
另外，由于注入层52在利用热处理形成主体区域17、源区域30及主体接触区域31的工序前形成，因此能够在热处理时使注入层52中的P型杂质活性化。由此，能够将注入层52形成为被赋予了导电性的注入活性层23。
而且，由于是注入活性层23，因此能够增大在注入活性层23和漏区域16之间形成的能量垒。其结果是，能够使电流难以流向注入活性层23。
另外，由于外延层14的表面15是Si面，因此能够使栅沟道18的底面20(平行部22)为Si面。而且，由于在SiC半导体结晶中，Si面的氧化率快于C面的氧化率，因此若栅沟道18的底面20(平行部22)是Si面，则能够进一步提高栅沟道18的底面20(平行部22)的氧化率。因此，当在栅沟道18的底面20(平行部22)形成了所希望的厚度的栅绝缘膜24(绝缘膜底部26)的时刻，能够防止栅沟道18的侧面19上的栅绝缘膜24(绝缘膜侧部25)的厚度超过必要量。另一方面，若栅沟道18的底面20(平行部22)是C面，则当在栅沟道18的底面20(平行部22)形成了所希望的厚度的栅绝缘膜的时刻，有时栅沟道18的侧面19上的栅绝缘膜的厚度会超过必要量。其结果是，即使对栅电极29施加栅阈值电压，也由于栅绝缘膜过厚而无法形成沟道。
另外，由于栅沟道18的底面20在相互空开间隔而对置的侧面19的对置方向上的两端部具有倾斜部21，因此在半导体装置1的关断时，能够抑制电场向栅沟道18的底面20的两端部集中。
图5是本发明的第二实施方式的半导体装置的示意剖面图。在图5中，对与图3所示的各部对应部分标注与所述各部相同的参照符号。另外，以下，对于标注了相同的参照符号的部分省略详细的说明。
在半导体装置53中，由于其制造方法与半导体装置1的制造方法不同，因此栅沟道18的与栅宽度正交的方向上的距离(一对侧面19间的距离)与半导体装置1的该距离不同，例如是0.8μm～1.3μm。
其他构成与所述的第一实施方式的情况相同，动作也相同。
图6A～图6O是用于说明图5所示的半导体装置的制造方法的示意剖面图。
首先，图6A～图6G所示，进行与图4A～图4G相同的工序，在外延层14形成栅沟道18。
接着，如图6H所示，利用使用了O2气体的热氧化法(Dry氧化)，氧化栅沟道18的内面(侧面19及底面20)。O2气体的供给时间比第一实施方式的形成阻挡膜48时的供给时间长，例如在1200℃供给3小时～5小时。
而且，由于栅沟道18形成于由SiC构成的外延层14上，因此栅沟道18的内面的氧化在Si面即平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。由此，形成底面20(平行部22)上的部分(保护膜底部56)的厚度小于侧面19上的部分(保护膜侧部55)的厚度的沟道保护膜54(硅氧化膜)。
如此形成的保护膜底部56的厚度相对于保护膜侧部55的厚度之比(保护膜底部56的厚度/保护膜侧部55的厚度)例如是0.1～0.2。双方的厚度的具体的大小例如为，保护膜侧部55的厚度是0.1μm～0.5μm，保护膜底部56的厚度是0.02μm～0.1μm。
接着，如图6I所示，将P型杂质经由保护膜底部56从栅沟道18的底面20注入(灌入)外延层14的内部。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。由此，在外延层14中，在从栅沟道18的底面20至外延层14的厚度方向中途部的部分形成注入层52。
接着，如图6J所示，利用湿蚀刻，除去由SiO2构成的沟道形成掩模46及沟道保护膜54。
然后，如图6K～图6O所示，进行与图4M～图4Q相同的工序，从而获得图5所示的半导体装置53。
于是，栅沟道18的底面20具有相对于外延层14的表面15(Si面)平行的平行部22(Si面)。因此，注入层52形成前的栅沟道18的内面的氧化在平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。其结果是，能够形成平行部22上的部分(保护膜底部56)的厚度小于侧面19上的部分(保护膜侧部55)的厚度的沟道保护膜54。
因而，通过以适当的氧化条件形成沟道保护膜54，能够在用于形成注入层52的P型杂质的注入时从栅沟道18的底面20注入P型杂质，且有效地抑制从栅沟道18的侧面19注入P型杂质。
此外，对于与第一实施方式相同的作用及效果，省略记载。
图7是本发明的第三实施方式的半导体装置的示意剖面图。
在半导体装置57中，在漏区域16中，在从栅沟道18的底面20至漏区域16的厚度方向中途部的部分形成有利用P型杂质的注入形成的注入层58。注入层58设置为与底面20的平行部22的大致整个区域相接，其深度例如是0.1μm～0.5μm，优选是0.2μm～0.3μm。还有，在本实施方式中，注入层58的深度是0.3μm。
注入层58是注入后的P型杂质的非活性状态被维持的绝缘层，是电阻值比图3的注入活性层23高的高电阻层。注入层58的电阻值例如是数kΩ/□～数T(太拉)Ω/□。另外，注入层58的P型杂质浓度例如是1×1018cm-3～1×1021cm-3，优选是1×1019cm-3～1×1020cm-3。还有，在本实施方式中，注入层58所含有的P型杂质是B(硼)，其浓度是1×1020cm- 3。
其他构成与所述的第一实施方式的情况相同，动作也相同。
图8A～图8Q是用于说明图7所示的半导体装置的制造方法的示意剖面图。
首先，如图8A～图8D所示，进行与图4A～图4D相同的工序，在P型注入区域39的表层部形成N+型注入区域45。
接着，如图8E所示，例如在1400℃～1900℃对外延层14进行热处理。由此，被注入的P型及N型杂质活性化，在栅沟道18的侧方形成主体区域17，并且在主体区域17的表层部形成源区域30及主体接触区域31。
接着，如图8F所示，利用CVD法、热氧化法等，在外延层14的表面15整个区域形成由SiO2构成的作为第一掩模的沟道形成掩模46。还有，沟道形成掩模46也可以通过利用CVD法并由SiN等形成。
接着，如图8G所示，经由光致抗蚀剂(未图示)蚀刻沟道形成掩模46，由此构图为在需要形成栅沟道18的区域具有开口47的图案。
接着，如图8H所示，包含SF6(六氟化硫)、O2(氧)及HBr(溴化氢)的混合气体(SF6/O2/HBr气体)经由开口47向外延层14的表面15入射。由此，外延层14从表面15(Si面)被干蚀刻，形成栅沟道18。
接着，如图8I所示，利用使用了O2气体的热氧化法(Dry氧化)，氧化栅沟道18的内面(侧面19及底面20)。O2气体例如是在1200℃供给0.5小时～1.0小时。而且，由于栅沟道18形成于由SiC构成的外延层14上，因此栅沟道18的内面的氧化在Si面即平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。由此，形成底面20(平行部22)上的部分(阻挡膜底部50)的厚度小于侧面19上的部分(阻挡膜侧部49)的厚度的阻挡膜48。
接着，如图8J所示，利用CVD法，将与沟道形成掩模46的材料(SiO2)不同的材料即多晶硅材料堆积在外延层14上直至将阻挡膜48的表面整个区域及沟道形成掩模46的表面整个区域完全覆盖为止。由此，在阻挡膜48上及沟道形成掩模46上形成作为第二掩模的沟道保护掩模51。沟道保护掩模51的厚度例如控制为0.1μm～0.5μm。
接着，如图8K所示，从外延层14的上方深腐蚀沟道保护掩模51。深腐蚀持续到利用阻挡膜48的阻挡膜底部50使蚀刻停止为止。由此，利用蚀刻除去沟道保护掩模51的阻挡膜底部50及沟道形成掩模46上的部分，沟道保护掩模51的阻挡膜侧部49上的部分残存。
接着，如图8L所示，将P型杂质经由阻挡膜底部50从栅沟道18的底面20注入(灌入)外延层14的内部。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。由此，在外延层14中，在从栅沟道18的底面20至外延层14的厚度方向中途部的部分形成注入层58。
接着，如图8M所示，利用湿蚀刻，除去由多晶硅构成的沟道保护掩模51，接着，除去由SiO2构成的沟道形成掩模46及阻挡膜48。
然后，如图8N～图8Q所示，进行与图4N～图4Q相同的工序，获得图7所示的半导体装置57。
如上所述，由于注入层58在利用热处理形成主体区域17、源区域30及主体接触区域31的工序后形成，因此注入层58不会暴露于形成它们的工序中的热处理。因此，能够将注入层58的状态维持为注入后的P型杂质的非活性状态。由此，能够将注入层58形成为绝缘层。
进而，形成栅沟道18的工序(参照图8H)在利用热处理形成主体区域17、源区域30及主体接触区域31的工序(参照图8E)后执行。因此，栅沟道18不会暴露于形成它们的工序中的热处理。因此，能够防止热处理导致的栅沟道18的变形等。其结果是，通过适当调节蚀刻条件，能够简单地控制栅沟道18的形状。
此外，对于与第一实施方式相同的作用及效果，省略记载。
图9是本发明的第四实施方式的半导体装置的示意剖面图。在图9中，对于与图3及图7所示的各部对应的部分，标注了与所述各部相同的参照符号。另外，以下，对标注了相同的参照符号的部分省略详细的说明。
在半导体装置59中，由于其制造方法与半导体装置57的制造方法不同，因此栅沟道18的与栅宽度正交的方向上的距离(一对侧面19间的距离)与半导体装置57的该距离不同，例如是0.8μm～1.3μm。
其他构成与所述的第一及第三实施方式的情况相同，动作也相同。
图10A～图10O是用于说明图9所示的半导体装置的制造方法的示意剖面图。
首先，如图10A～图10H所示，进行与图8A～图8H相同的工序，在外延层14上形成栅沟道18。
接着，如图10I所示，利用使用了O2气体的热氧化法(Dry氧化)，氧化栅沟道18的内面(侧面19及底面20)。O2气体的供给时间比第三实施方式的形成阻挡膜48时的供给时间长，例如在1200℃供给3小时～5小时。而且，由于栅沟道18形成于由SiC构成的外延层14上，因此栅沟道18的内面的氧化在Si面即平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。由此，形成底面20(平行部22)上的部分(保护膜底部56)的厚度小于侧面19上的部分(保护膜侧部55)的厚度的沟道保护膜54(硅氧化膜)。如此形成的保护膜底部56的厚度相对于保护膜侧部55的厚度之比(保护膜底部56的厚度/保护膜侧部55的厚度)例如是0.1～0.2。双方的厚度的具体的大小例如为，保护膜侧部55的厚度是0.1μm～0.5μm，保护膜底部56的厚度是0.02μm～0.1μm。
接着，如图10J所示，将P型杂质经由保护膜底部56从栅沟道18的底面20注入(灌入)外延层14的内部。此时的注入条件因P型杂质的种类不同而不同，但是例如是加速能为30kEV～180kEV。由此，在外延层14中，在从栅沟道18的底面20至外延层14的厚度方向中途部的部分形成注入层58。
接着，如图10K所示，利用湿蚀刻，除去由SiO2构成的沟道形成掩模46及沟道保护膜54。
然后，如图10L～图10O所示，进行与图8N～图8Q相同的工序，获得图9所示的半导体装置59。
于是，栅沟道18的底面20具有相对于外延层14的表面15(Si面)平行的平行部22(Si面)。因此，注入层52形成前的栅沟道18的内面的氧化在平行部22的氧化率及与Si面正交的面即侧面19的氧化率例如满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行。其结果是，能够形成平行部22上的部分(保护膜底部56)的厚度小于侧面19上的部分(保护膜侧部55)的厚度的沟道保护膜54。
此外，对于与第一及第三实施方式相同的作用及效果，省略记载。
以上，说明了本发明的实施方式，不过本发明也可以以其它方式实施。
例如，也可以采用使半导体装置1、53、57、59的各半导体部分的导电型反转的构成。也就是说，在半导体装置1、53、57、59中，P型的部分是N型，N型的部分是P型。
另外，也可以采用沟道形成掩模46的材料和沟道保护掩模51的材料反转的构成。也就是说，沟道形成掩模46由多晶硅构成，沟道保护掩模51由SiO2构成。
另外，如图11所示，栅沟道18的底面20也可以是具有弯曲面60和平行部61的剖视圆弧状，所述弯曲面60在相互空开间隔而对置的侧面19的对置方向上的两端部朝向漏区域16侧弯曲，所述平行部61将弯曲面60的下端连接。这样的弯曲面60例如可以通过适当调节图4H所示的工序中的热氧化的条件而与阻挡膜48一起形成。圆弧状的底面20，也与栅沟道18的底面20具有倾斜部21的情况同样地，在半导体装置1的关断时，能够抑制电场向栅沟道18的底面20的端部集中。
另外，SiC基板11的表面12并不需要是Si面，例如在对栅沟道18的内面进行了氧化时，只要是在满足关系式：平行部22的氧化率/侧面19的氧化率＝0.1～0.2＜1的条件下进行氧化的面方位即可。
另外，源电极3及漏电极35也可以是对镍(Ni)、钛(Ti)进行了硅化物化的层和上述金属层的层叠结构。
详细地说明了本发明的实施方式，不过这些实施方式只不过是用于使本发明的技术内容明确化的具体例，本发明并不限定于所述具体例而进行解释，本发明的精神及范围仅由添附的权利要求书限定。
另外，本发明的各实施方式中表示的构成要素可以在本发明的范围内进行组合。
本申请对应于2009年4月13日向日本国专利局提交的特愿2009-097336号，该申请的所有内容被引用于此。
符号说明
1…半导体装置、14…外延层、15…(外延层的)表面、17…主体区域、18…栅沟道、19…(栅沟道的)侧面、20…(栅沟道的)底面、23…注入活性层、24…栅绝缘膜、25…绝缘膜侧部、26…绝缘膜底部、27…源相邻部、28…主体相邻部、29…栅电极、30…源区域、39…P型注入区域、45…N+型注入区域、46…沟道形成掩模、51…沟道保护掩模、52…注入层、53…半导体装置、54…沟道保护膜、57…半导体装置、58…注入层、59…半导体装置、60…弯曲面。

Claims (18)

1.一种半导体装置，包括：
第一导电型的半导体层，其由SiC构成；
第二导电型的主体区域，其形成于所述半导体层的表层部；
栅沟道，其通过从所述半导体层的表面下挖而形成，且底面形成于所述半导体层的所述主体区域的下方的部分；
第一导电型的源区域，其在所述主体区域的表层部与所述栅沟道的侧面相邻地形成；
栅绝缘膜，其形成于所述栅沟道的所述底面及所述侧面上，且所述底面上的部分的厚度大于所述侧面上的部分的厚度；
栅电极，其隔着所述栅绝缘膜埋设于所述栅沟道；
注入层，其通过第二导电型杂质的注入而形成于所述半导体层的从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分。
2.如权利要求1所述的半导体装置，其中，
所述注入层是由于所述第二导电型杂质的活性化而赋予了导电性的活性层。
3.如权利要求1所述的半导体装置，其中，
所述注入层是维持注入后的所述第二导电型杂质的非活性状态的绝缘层。
4.如权利要求1～3中任意一项所述的半导体装置，其中，
在所述栅沟道的所述侧面上的所述栅绝缘膜中，与所述源区域相邻的部分的厚度T1是所述栅绝缘膜的剩余的部分的厚度T2以上。
5.如权利要求4所述的半导体装置，其中，
与所述源区域相邻的部分的厚度T1相对于所述栅绝缘膜的所述剩余的部分的厚度T2之比(T1/T2)是1～3。
6.如权利要求4或5所述的半导体装置，其中，
所述栅绝缘膜的与所述源区域相邻的部分相对于所述栅沟道的所述侧面向所述栅沟道的内侧及外侧的两方突出。
7.如权利要求4～6中任意一项所述的半导体装置，其中，
所述栅沟道的所述底面上的所述栅绝缘膜的厚度T3相对于所述栅绝缘膜的所述剩余的部分的厚度T2之比(T3/T2)是1～2。
8.如权利要求1～7中任意一项所述的半导体装置，其中，
所述半导体层的表面是Si面。
9.如权利要求1～8中任意一项所述的半导体装置，其中，
所述栅沟道的所述底面形成于所述栅沟道的相互对置的所述侧面的对置方向上的两端部，包括从该侧面的各下端相对于所述半导体层的所述表面倾斜的倾斜部和连接设置该倾斜部的下端彼此且相对于所述半导体层的所述表面平行的平行部。
10.如权利要求9所述的半导体装置，其中，
所述注入层与所述平行部的整个区域相接而形成。
11.如权利要求1～8中任意一项所述的半导体装置，其中，
所述栅沟道的所述底面在所述栅沟道的相互对置的所述侧面的对置方向上的两端部形成为具有朝向所述半导体层侧弯曲的弯曲面的剖视圆弧状。
12.如权利要求1～11中任意一项所述的半导体装置，其中，
所述注入层的深度是0.1μm～0.5μm。
13.如权利要求1～12中任意一项所述的半导体装置，其中，
所述注入层的第二导电型杂质浓度是1×1016cm-3～1×1021cm-3。
14.一种半导体装置的制造方法，包括：
在由SiC构成的第一导电型的半导体层的表层部通过从所述半导体层的表面注入第二导电型杂质而形成第二导电型区域的工序；
在所述第二导电型区域的表层部通过从所述第二导电型区域的表面注入第一导电型杂质而形成第一导电型区域的工序；
利用热处理使所述第二导电型区域及所述第一导电型区域活性化，从而形成主体区域及源区域的工序；
在所述半导体层形成从其表面下挖而成的栅沟道的工序；
由掩模覆盖所述栅沟道的侧面的工序；
在形成所述掩模后，从所述栅沟道的底面向所述半导体层注入第二导电型杂质，由此在从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分形成注入层的工序；
在形成所述注入层后，除去所述掩模，并使所述栅沟道的底面及侧面氧化，由此在所述底面及所述侧面上形成栅绝缘膜的工序；
在所述栅绝缘膜上以完全填埋所述栅沟道的方式形成栅电极的工序。
15.如权利要求14所述的半导体装置的制造方法，其中，
形成所述栅沟道的工序包括在所述半导体层的表面上形成第一掩模的工序和经由该第一掩模蚀刻所述半导体层的工序，
由所述掩模覆盖所述侧面的工序包括在所述底面和所述侧面上以及所述第一掩模上形成由与所述第一掩模不同的材料构成的第二掩模的工序和利用蚀刻除去该第二掩模的所述底面上的部分的工序。
16.如权利要求14所述的半导体装置的制造方法，其中，
所述半导体层的表面是Si面，
由所述掩模覆盖所述侧面的工序是通过使所述底面及所述侧面氧化而在所述底面及所述侧面上形成硅氧化膜的工序。
17.如权利要求14～16中任意一项所述的半导体装置的制造方法，其中，
在形成所述主体区域及所述源区域的工序前执行形成所述注入层的工序。
18.如权利要求14～16中任意一项所述的半导体装置的制造方法，其中，
在形成所述主体区域及所述源区域的工序后执行形成所述注入层的工序。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014083942A1 (ja) * 2012-11-28 2014-06-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN105576032A (zh) * 2015-08-26 2016-05-11 上海晶亮电子科技有限公司 SiC MOSFET器件单元及其制造方法
CN106206699A (zh) * 2015-05-26 2016-12-07 丰田自动车株式会社 半导体装置
CN107785438A (zh) * 2017-11-27 2018-03-09 北京品捷电子科技有限公司 一种SiC基UMOSFET的制备方法及SiC基UMOSFET
CN108604600A (zh) * 2016-02-08 2018-09-28 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN111244177A (zh) * 2019-12-31 2020-06-05 江苏东海半导体科技有限公司 一种沟槽型mos器件的结构、制作工艺以及电子装置
CN111489963A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8188484B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
CN102479713B (zh) * 2010-11-29 2015-09-09 无锡华润上华半导体有限公司 Mosfet制造方法及mosfet
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
US10367089B2 (en) 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP5724635B2 (ja) * 2011-05-26 2015-05-27 株式会社デンソー 半導体装置およびその製造方法
US9431484B2 (en) 2011-07-29 2016-08-30 Infineon Technologies Austria Ag Vertical transistor with improved robustness
JP2013168540A (ja) * 2012-02-16 2013-08-29 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2013232533A (ja) 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9576868B2 (en) 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6102140B2 (ja) * 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
JP6056623B2 (ja) * 2013-04-12 2017-01-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2014171048A1 (ja) * 2013-04-16 2014-10-23 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP6138619B2 (ja) * 2013-07-30 2017-05-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6098474B2 (ja) * 2013-10-24 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6221922B2 (ja) * 2014-04-25 2017-11-01 トヨタ自動車株式会社 半導体装置の製造方法
JP6038391B2 (ja) 2014-09-30 2016-12-07 三菱電機株式会社 半導体装置
DE102014119466A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
FR3043250A1 (fr) 2015-10-30 2017-05-05 St Microelectronics Crolles 2 Sas Capteur d'image
JP6472776B2 (ja) * 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
FR3049389A1 (fr) 2016-03-22 2017-09-29 St Microelectronics Crolles 2 Sas Mur d'isolement et son procede de fabrication
JP6848317B2 (ja) 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR102394551B1 (ko) * 2017-10-19 2022-05-04 현대자동차 주식회사 반도체 소자의 제조 방법
JP2018085531A (ja) * 2018-01-05 2018-05-31 ローム株式会社 半導体装置
WO2019142722A1 (ja) * 2018-01-17 2019-07-25 ローム株式会社 半導体装置およびその製造方法
IT201800007780A1 (it) 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
KR102471277B1 (ko) 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자
JP2020127017A (ja) * 2020-04-02 2020-08-20 ローム株式会社 半導体装置
JP7048659B2 (ja) * 2020-04-07 2022-04-05 ローム株式会社 半導体装置
US11222955B2 (en) 2020-04-22 2022-01-11 Wolfspeed, Inc. Semiconductor power devices having gate dielectric layers with improved breakdown characteristics and methods of forming such devices
EP3930006A1 (en) * 2020-06-24 2021-12-29 Infineon Technologies AG Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US12094926B2 (en) * 2020-08-14 2024-09-17 Wolfspeed, Inc. Sidewall dopant shielding methods and approaches for trenched semiconductor device structures
CN115084236B (zh) * 2022-07-27 2022-11-22 上海瞻芯电子科技有限公司 沟槽栅功率mosfet及其制造方法
TWI832716B (zh) * 2023-03-02 2024-02-11 鴻海精密工業股份有限公司 製作半導體裝置的方法與半導體裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582792A (ja) * 1991-09-25 1993-04-02 Toshiba Corp 半導体装置の製造方法
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20090072306A1 (en) * 2007-09-03 2009-03-19 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
KR100199997B1 (ko) * 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH11111710A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体装置およびその製造方法
JP4192281B2 (ja) * 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP5116910B2 (ja) * 1999-02-23 2013-01-09 パナソニック株式会社 絶縁ゲート型半導体素子の製造方法
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
JP4244456B2 (ja) * 1999-08-04 2009-03-25 株式会社デンソー 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ
TW479363B (en) * 2000-03-17 2002-03-11 Gen Semiconductor Inc Trench DMOS transistor having a double gate structure
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
JP2004522305A (ja) * 2001-04-28 2004-07-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチゲート半導体デバイスおよびそれらの製造方法
JP4004843B2 (ja) * 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
US7282739B2 (en) * 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
US7012005B2 (en) * 2002-06-25 2006-03-14 Siliconix Incorporated Self-aligned differential oxidation in trenches by ion implantation
US6818947B2 (en) * 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
JP3715971B2 (ja) * 2003-04-02 2005-11-16 ローム株式会社 半導体装置
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
JP4500639B2 (ja) * 2004-09-24 2010-07-14 トヨタ自動車株式会社 トレンチゲート型半導体装置およびその製造方法
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
JP5017855B2 (ja) * 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
JP4935160B2 (ja) * 2006-04-11 2012-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
US8154073B2 (en) * 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
JP2008053449A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP5211468B2 (ja) * 2006-11-24 2013-06-12 日産自動車株式会社 半導体装置の製造方法
KR100791773B1 (ko) * 2006-12-27 2008-01-04 동부일렉트로닉스 주식회사 트랜치 게이트 모스 소자 제조 방법
JP5135885B2 (ja) 2007-05-24 2013-02-06 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2008300575A (ja) * 2007-05-30 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
KR101079202B1 (ko) * 2009-04-09 2011-11-03 주식회사 하이닉스반도체 리세스게이트를 구비하는 반도체 장치 및 그 제조방법
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
CN102576723B (zh) * 2009-10-23 2014-09-24 松下电器产业株式会社 半导体装置及其制造方法
JP2011159756A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、及び電子機器
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP5583077B2 (ja) * 2011-06-03 2014-09-03 株式会社東芝 半導体装置及びその製造方法
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US9087894B2 (en) * 2012-02-10 2015-07-21 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582792A (ja) * 1991-09-25 1993-04-02 Toshiba Corp 半導体装置の製造方法
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20090072306A1 (en) * 2007-09-03 2009-03-19 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014083942A1 (ja) * 2012-11-28 2014-06-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN106206699A (zh) * 2015-05-26 2016-12-07 丰田自动车株式会社 半导体装置
CN106206699B (zh) * 2015-05-26 2018-06-22 丰田自动车株式会社 半导体装置
CN105576032A (zh) * 2015-08-26 2016-05-11 上海晶亮电子科技有限公司 SiC MOSFET器件单元及其制造方法
CN105576032B (zh) * 2015-08-26 2019-03-12 厦门芯晶亮电子科技有限公司 SiC MOSFET器件单元及其制造方法
CN108604600A (zh) * 2016-02-08 2018-09-28 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN107785438A (zh) * 2017-11-27 2018-03-09 北京品捷电子科技有限公司 一种SiC基UMOSFET的制备方法及SiC基UMOSFET
WO2019101009A1 (zh) * 2017-11-27 2019-05-31 重庆伟特森电子科技有限公司 一种SiC基UMOSFET的制备方法及SiC基UMOSFET
CN111244177A (zh) * 2019-12-31 2020-06-05 江苏东海半导体科技有限公司 一种沟槽型mos器件的结构、制作工艺以及电子装置
CN111489963A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法
CN111489963B (zh) * 2020-04-17 2023-04-18 重庆伟特森电子科技有限公司 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法

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Publication number Publication date
CN104617145B (zh) 2019-11-19
US20120049202A1 (en) 2012-03-01
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