KR101332587B1 - Ｍｏｓ 트랜지스터 형성 방법 및 그 구조 - Google Patents

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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

일 실시예에서, MOS 트랜지스터는 트렌치 게이트들을 갖도록 형성된다. 트렌치 게이트들의 게이트 구조는 일반적으로, 게이트의 제 1 영역에서 제 1 두께를 그리고 게이트의 제 2 영역에서 제 2 두께를 갖는 제 1 절연체를 가진다.
Figure R1020070021744
MOS 트랜지스터, CCE, 트렌치 게이트, 역방향 항복 전압

Description

ＭＯＳ 트랜지스터 형성 방법 및 그 구조 {METHOD OF FORMING AN MOS TRANSISTOR AND STRUCTURE THEREFOR}
도 1은 본 발명에 따른 MOS 트랜지스터의 실시예의 일부분에 대한 회로 표현을 개략적으로 도시하는 도면.
도 2는 본 발명에 따른 도 1의 MOS 트랜지스터의 실시예에 대한 단면 부분을 도시하는 도면.
도 3은 본 발명에 따른 도 1의 MOS 트랜지스터 영역들 중 일부에 대한 도핑 프로파일의 실시예를 도시하는 플롯(plot)을 가진 그래프.
도 4는 본 발명에 따른 MOS 트랜지스터 형성 방법의 실시예에 대한 초기 단계 부분들을 도시하는, 도 1의 MOS 트랜지스터에 대한 확대된 단면 부분을 도시하는 도면.
도 5 내지 도 12는 본 발명에 따른 도 1의 MOS 트랜지스터 형성 방법의 실시예들에 대한 후속 단계들의 부분들을 도시하는, 도 1의 MOS 트랜지스터에 대한 확대된 단면 부분들을 도시하는 도면.
도 13 및 도 14는 본 발명에 따른 도 1의 MOS 트랜지스터 일부 부분들의 형성 방법에 대한 다른 실시예의 일부 단계들의 부분들을 도시하는, 도 1의 MOS 트랜지스터에 대한 확대된 단면 부분들을 도시하는 도면.
도 15 및 도 16은 본 발명에 따른 도 1의 MOS 트랜지스터 일부 부분들의 형성 방법에 대한 또 다른 실시예의 일부 단계들의 부분들을 도시하는, 도 1의 MOS 트랜지스터에 대한 확대된 단면 부분들을 도시하는 도면.
도 17은 본 발명에 따른 MOS 트랜지스터 형성 방법의 단계에 해당되는 다른 MOS 트랜지스터의 단면 부분을 도시하는 도면.
본 발명은 일반적으로 전자 공학에 관한 것으로서, 보다 구체적으로는, 반도체 장치들을 형성하는 방법들 및 구조에 관한 것이다.
과거, 휴대용 전자 시스템들은 대부분 2개의 배터리들 중 하나, 또는 배터리 및 AC 콘센트로부터 AC/DC 컨버터 또는 배터리 충전기를 거친 전력과 다수 전원들에 의해 전력이 공급되었다. 일반적으로 스위치들의 네트워크가 동작 모드에 따라 전력 흐름을 제어하는데 사용되었다. 예를 들어, 2차 배터리가 충전되고 있는 동안, 휴대용 장치에 1차 배터리로부터 전력이 공급된다면, 일부 스위치들은 닫혀 있는 한편 다른 스위치들은 열려 있었다. 다른 모드에서, 스위치들은 반전될 수 있었다. 모든 모드들에서 유효하기 위해, 스위치들은 양방향들에서 전도되고 차단되어야 하였다. 그러나, 전력 MOSFET들(power metal oxide semiconductor field effect transistors)은 일 방향의 전압만 차단할 수 있었다. 역방향에서는, MOSFET의 바디 다이오드(body diode)가 전류를 전도하였으므로, 통상적으로 2개의 전력 MOSFET들이 직렬로 접속되어 하나의 스위치로서 기능하였다. 2개의 전력 MOSFET들이 통상적으로 그들의 드레인들이 함께 묶여진 상태로 사용되므로, 게이트 전압이 0일 때, 장치들 중 하나는, 극성에 상관없이, 2개의 트랜지스터들을 가로질러 인가되는 전압을 항상 차단한다. 그러한 스위치의 일례가 Arizona Phoenix의 ON Semiconductor에 의해 공급되는 NTLTD7900이었다. 그러한 스위치들은 2개의 트랜지스터들을 사용하였기 때문에, 스위치들이 1개 트랜지스터의 2배만큼 많은 실리콘을 사용하였고, 이것이 비용을 증가시켰다. 또한, 2개의 트랜지스터들이 직렬이었기 때문에, 온 저항(on-resistance)이 높았다.
따라서, 양방향들에서 높은 항복 전압을 갖고, 양방향 스위치의 온 저항을 감소시키며, 비용을 감소시키는 양방향 스위치 형성 방법을 갖는 것이 바람직하다.
설명의 간략화 및 명료화를 위해, 도면들의 요소들이 반드시 공통의 척도를 가질 필요는 없으며, 상이한 도면들의 동일한 참조 번호들은 동일한 요소들을 지시한다. 부가적으로, 주지의 단계들 및 요소들의 설명들과 세부 사항들은 설명의 간략화를 위해 생략된다. 본 명세서에서 사용된 전류 전달 전극(current carrying electrode)은, MOS 트랜지스터의 소스나 드레인, 또는 바이폴라 트랜지스터의 이미터나 콜렉터, 또는 다이오드의 캐소드나 애노드와 같은, 장치를 통과하는 전류를 전달하는 장치 요소를 의미하고, 제어 전극은, MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은, 장치를 통과하는 전류를 제어하는 장치 요소를 의미한다. 장치들이 여기에서는 소정의 N-채널 또는 P-채널 장치들로서 설명되지만, 당업자라면, 본 발명에 따라 상보 장치들(complementary devices)도 가능하다는 것을 알 수 있을 것이다. 도면들의 명료화를 위해, 장치 구조들의 도핑 영역들은 일반적으로 직선 에지들 및 정확한 각도의 코너들을 갖는 것으로 도시된다. 그러나, 당업자들이라면, 도펀트들(dopants)의 확산 및 활성화로 인해, 도핑 영역들의 에지들은 일반적으로 직선이 아니고 코너들은 정확한 각도들이 아니라는 것을 이해할 것이다.
도 1은 트랜지스터(20)를 통해서 전류를 양방향으로 전도할 수 있고, 트랜지스터(20)를 가로지르는 역방향 전압들을 양방향에서 차단할 수 있는 양방향 트랜지스터(20)의 회로 표현을 개략적으로 도시한다. 트랜지스터(20)는 제 1 MOS 트랜지스터(21), 제 1 스위치 또는 제 1 스위치 트랜지스터(27), 및 제 2 스위치 또는 제 2 스위치 트랜지스터(29)를 포함한다. 트랜지스터(27)의 소스-드레인 기생 다이오드는 다이오드(28)로써 도시되고, 트랜지스터(29)의 소스-드레인 기생 다이오드는 다이오드(30)로써 도시된다. 트랜지스터(20)는 트랜지스터(20)의 제어 전극 또는 게이트로의 접속을 제공하도록 구성되어 있는 제어 터미널(35), 트랜지스터(20)의 제 1 전달 전극(CCE1)으로의 접속을 제공하도록 구성되어 있는 제 1 전류 터미널(33), 및 트랜지스터(20)의 제 2 전달 전극(CCE2)으로의 접속을 제공하도록 구성되어 있는 제 2 전류 터미널(34)도 포함한다. 제 1 및 제 2 전류 전달 전극들은, 후술되는 바와 같이, 트랜지스터(20)의 소스 및 드레인으로 기능할 수 있다. 트랜지스터들(20, 21, 27, 및 29)이 여기에서는 N-채널 트랜지스터들로서 도시되고 설 명되지만, 트랜지스터(20) 및 트랜지스터들(21, 27, 및 29)이 P-채널 트랜지스터들로서 구현될 수도 있다. 후술되는 바와 같이, 트랜지스터(21)는 트랜지스터(21)의 전류 전달 전극들 모두로부터 격리되어 있는 바디 영역 또는 바디(22)를 포함한다. 트랜지스터(20)를 관통하는 양방향 전류 전도를 용이하게 하기 위해, 바디(22)는 트랜지스터(21)의 전류 전달 전극 어디에도 직접적으로 접속되지 않지만, 트랜지스터(20)의 제 1 전류 전달 전극 및 제 2 전류 전달 전극에 인가되는 신호들에 응답하여, 트랜지스터들(27 및 29)에 의해 전류 전달 전극들(CCE1 및 CCE2) 중 하나에 선택적으로 커플링된다. 트랜지스터의 소스는 통상적으로, 트랜지스터의 바디에 접속되는 전극이다. 바디(22)가 트랜지스터(21)의 소스나 드레인 어느 쪽에도 직접적으로 접속되지 않기 때문에, 트랜지스터(20)의 개략적인 회로 표현에서는, 트랜지스터(20)의 어떤 전류 전달 전극이 트랜지스터(20)의 소스 또는 드레인으로 식별되는지는 불분명하다.
동작시에, 터미널(34)을 통해 제 2 전류 전달 전극으로 인가되는 신호의 전압이 터미널(33)을 통해 제 1 전류 전달 전극으로 인가되는 신호의 전압보다 크다면, 제 2 전류 전달 전극은 트랜지스터들(20 및 21)의 드레인으로서 기능하고 제 1 전류 전달 전극은 트랜지스터들(20 및 21)의 소스로서 기능한다. 터미널(33)에 인가되는 전압과 관련하여 터미널(35)에 인가되는 전압이 트랜지스터(21)의 임계 전압 미만이라면, 트랜지스터(21)는 오프 상태에 해당된다. 트랜지스터(29)의 게이트가 저전압(low volatage)이므로, 트랜지스터(29) 또한 오프 상태에 해당된다. 트랜지스터(27)의 게이트는 터미널(34)로 인가되는 전압에 해당된다. 터미널(34) 로 인가되는 전압이 트랜지스터(27)의 임계 전압보다 크다고 가정하면, 트랜지스터(27)는 온(on)되어 바디(22)를 제 1 전류 전달 전극에 커플링함으로써, 바디(22)가 트랜지스터(20)에 인가되는 최저 전압에 접속된다는 것을 보장한다. 이로 인해, 트랜지스터(20)는 터미널들(33 및 34) 사이에 인가되는 전압을 용이하게 견딜 수 있다. 터미널(35)에 인가되는 전압이 트랜지스터(21)의 임계 전압보다 커지면, 트랜지스터(21)는 온이고, 그에 따라, 터미널(34)의 전압은 터미널(33)에 인가되는 전압(-(minus) 트랜지스터(21)의 Vds-on)과 실질적으로 같아진다. 따라서, 트랜지스터들(27 및 29)의 게이트에 인가되는 전압 또한 낮아지고, 트랜지스터들(27 및 29) 모두는 오프 상태가 된다. 바디(22)는 부동(floating)이지만, 다이오드(28)로 인해, 터미널(33)의 전압보다 약 0.6V 이상으로 커지지는 않을 것이다. 트랜지스터(21)는 온이므로, 전류가 터미널(34)로부터 트랜지스터(21)를 통해 터미널(33)로 흐를 수 있다. 트랜지스터(20)가 온이기 때문에, 트랜지스터(21)가 제 1과 제 2 전류 전달 전극들 사이에 인가되는 전압들을 차단할 필요는 없고, 그에 따라, 바디(22)의 접속은 중요하지 않다.
터미널들(33 및 34)에 인가되는 이 신호들이, 최고 전압이 터미널(33)을 통해 CCE1으로 인가되고 좀더 낮은 전압이 터미널(34)을 통해 CCE2로 인가되도록 반전된다면, 제 2 전류 전달 전극은 트랜지스터들(20 및 21)의 소스로서 기능하고 제 1 전류 전달 전극은 트랜지스터들(20 및 21)의 드레인으로서 기능한다. 터미널(35)에 인가되는 전압이 이번에도 터미널(34)에 인가되는 전압과 관련하여 트랜지스터(21)의 임계 전압 미만이라면, 트랜지스터(21)는 오프이다. 트랜지스터(27) 의 게이트는 터미널(34)로부터 낮은 전압을 수신하고, 그에 따라, 트랜지스터(27)는 오프이다. 트랜지스터(29)의 게이트는 터미널(33)로부터 높은 전압을 수신하는데, 이로 인해, 트랜지스터(29)는 제 2 전류 전달 전극에 그리고 트랜지스터(20)로 인가되는 최저 전압에 바디(22)를 접속시킬 수 있다. 이 접속으로 인해, 트랜지스터(20)는 터미널들(33 및 34)을 통해 CCE1과 CCE2 사이에 인가되는 전압을 용이하게 견딜 수 있다. 터미널(35)에 인가되는 전압이 트랜지스터(21)의 임계 전압보다 커지면, 트랜지스터(21)는 온이고 터미널(33)로부터 트랜지스터(21)를 통해 터미널(34)까지의 전류 흐름이 가능해진다. 트랜지스터(21)가 온되기 때문에, 터미널(33)의 전압은 실질적으로 터미널(34)에 인가되는 전압(-(minus) 트랜지스터(21)의 Vds-on)과 동일하다. 따라서, 트랜지스터들(27 및 29)의 게이트에 인가되는 전압 또한 낮아 트랜지스터들(27 및 29) 모두는 오프이다. 바디(22)는 부동이지만, 다이오드(30)로 인해, 터미널(34)의 전압보다 약 0.6V 이상으로 커지지는 않을 것이다. 트랜지스터(21)는 온되므로, 트랜지스터(21)가 전압들을 차단할 필요는 없고, 그에 따라, 바디(22)의 접속은 중요하지 않다.
트랜지스터(20)에 이 기능을 제공하는 것을 돕기 위해, 트랜지스터(27)의 드레인은 트랜지스터(29)의 게이트 및 트랜지스터들(20 및 21)의 제 1 전류 전달 전극에 공통적으로 접속된다. 트랜지스터(27)의 소스는 바디(22) 및 트랜지스터(29)의 소스에 공통적으로 접속된다. 트랜지스터(29)의 드레인은 트랜지스터(27)의 게이트 및 트랜지스터들(20 및 21)의 제 2 전류 전달 전극에 공통적으로 접속된다.
도 2는 도 1에서 도시된 트랜지스터(20)의 실시예에 대한 확대된 단면 부분 을 도시한다.
도 3은 트랜지스터(20)의 영역들 중 일부에 대한 도핑 프로파일 대 트랜지스터(20)로의 도펀트 깊이의 일 실시예를 도시하는 플롯을 가진 그래프이다. 가로좌표는 깊이를 도시하고, 깊이가 증가함에 따라 맞닥뜨리게 되는 트랜지스터(20)의 영역들 중 일부를 도시하도록 참조부호가 붙여져 있다. 세로좌표는 도핑 농도(doping concentration)를 도시한다. 이 설명은 도 1 내지 도 3을 참조한다. 일 실시예에서, 트랜지스터(21)는 트렌치형 게이트들을 가진 N-채널의 수직 MOSFET이고, 트랜지스터들(27 및 29)은 횡방향의 N-채널 트랜지스터들이다. 이 실시예에서, 트랜지스터(21)는, 통상적으로 반도체 기판(40)을 가로질러 서로 평행하게 연장하는 다수의 트렌치 게이트들(45-49)을 가진다. 도 2에 도시되어 있는 단면에 대해, 당업자들이라면, 다수의 트렌치 게이트들이 일반적으로는 페이지면(plane of page)에 수직인 방향으로 연장하겠지만, 트렌치 게이트들을 위한 임의 갯수의 기하학적 변경들도 가능하다는 것을 알 수 있을 것이다. 일부 실시예들에서는, 도 2에 도시된 트랜지스터들(21)의 부분에서 멀리 떨어진 게이트들로의 전기 콘택이 형성된다. 기판(40)은 통상적으로 N-형의 벌크 기판(37) 및 벌크 기판(37)의 표면상에 형성된 N-형의 에피택셜층(39)을 포함한다. 트랜지스터들(21, 27, 및 29)은 기판(40)의 제 1 표면(41)상에 형성된다. 도체(36)가 기판(37)의 제 2 표면상에 형성되어 CCE2와 터미널(34) 사이의 접속을 제공하는 기능을 한다.
트랜지스터들(21, 27, 및 29)이 기판(40)상에 형성된다. 트랜지스터(21)는 기판(40)의 제 1 표면(41)상에 형성되어 기판(40)쪽으로 제 1 거리만큼 연장하는 제 1 도핑 영역(42)을 포함한다. 영역(42)은 트랜지스터(21)의 바디(22)로서 기능하고 층(39)의 도전형 형태(conductivity type)에 상반되는 도전형 형태를 가진다. 영역(42)의 최고 도핑 농도(peak doping concentration)는 일반적으로, 채널 영역을 제공하기 위해 그리고 트랜지스터(20)에 인가되는 순방향 전압들을 차단하기 위해, 층(39)의 최고 도핑 농도보다 작지 않다. 영역(42)은, 약 10 내지 50V 이상의 순방향 항복 전압을 용이하게 지탱하기 위해, 약 1E16 내지 1E18 원자/cm3 사이의 최고 농도에서 붕소로 도핑될 수도 있다. 영역(42) 및 층(39)은, 터미널(34)에 인가되는 전압이 터미널(33)에 인가되는 전압보다 클 때와 같이, 트랜지스터(20)에 인가되는 순방향 전압들을 차단하는 것을 돕는다. 영역(42)을 대개는 pHV 영역이라고 한다. 도핑 영역(91) 및 도핑 영역(92)이, 영역(42)과의 전기 콘택 형성을 용이하게 하기 위해, 영역(42)내에 형성된다. 영역들(91 및 92)은 통상적으로 영역(42)과 동일한 도전형 형태이고 좀더 높은 도핑 농도를 가진다. 하나의 영역(91) 및 하나의 영역(92)만이 도시되어 있지만, 당업자들이라면, 그러한 영역들을 게이트들(45-49) 사이에 산재시켜 형성하는 것을 포함하여, 더 많은 영역들(91 및 92)이 사용될 수 있다는 것을 알 수 있을 것이다. 영역(42)과 층(39) 사이의 인터페이스에서 형성되는 P-N 접합이, 도 1에 다이오드(24)로서 도시되어 있는 다이오드를 형성한다. 터미널(33)에 인가되는 전압이 터미널(34)에 인가되는 전압보다 클 때와 같이, 역방향 전압들을 차단하는 것을 돕기 위해, nHV 영역들이라고도 하는 다른 고전압 영역들이 형성된다. 그러한 고전압 영역들은 표면(41)으로부터 제 2 거리만큼 영역(42)쪽으로 연장하고 영역(42)의 적어도 일부와 중첩하는 도핑 영역들(43)로서 형성된다. 영역들(43)의 제 2 거리는 높은 역방향 전압들을 지원하기에 충분할 정도로 깊어야 한다. 도 3으로써 도시되어 있는 바와 같이, 영역들(43)은 일반적으로, 영역(42)과 영역들(43) 사이에 높은 역방향 항복 전압을 제공하기 위해 그리고 트랜지스터(21)의 층(39) 및 영역들(42 및 43)에 의해 형성되는 MOS 트랜지스터에 약 0.5 내지 2.0V의 임계 전압을 제공하기 위해, 영역(42)의 도핑 농도보다 낮은 도핑 농도를 가진다. 영역들(43)은, 트랜지스터(20)가 약 10 내지 50V 이상의 역방향 항복 전압을 지탱하는 것을 용이하게 하기 위해, 약 1E16 내지 1E18 원자/cm3의 최고 도핑 농도를 가질 수도 있다. 영역들(43 및 42) 사이의 인터페이스에서 형성되는 P-N 접합은, 도 1에 다이오드(23)로서 도시되어 있는 다른 다이오드를 형성한다. 트랜지스터(21)를 위한 트렌치형 게이트들(45, 46, 47, 48, 및 49)을 형성하기 위해, 표면(41)으로부터 영역들(42 및 43)을 통해 층(39)쪽으로 연장하는 트렌치들이 형성된다. 게이트들(45-49)은 일반적으로 화살표들에 의해 식별된다. 영역(43)을 통과하는 트렌치들을 형성하는 것은 영역(43)을 복수개 영역들(43)로 분리한다. 게이트들(45-49)의 게이트 구조는, (간혹 옥사이드(72)라고 하는) 제 1 실리콘 다이옥사이드(72;silicon dioxide)와 같은, 제 1 절연체 및, 제 2 실리콘 다이옥사이드(83)와 같은, 제 2 절연체가 각 트렌치의 측벽들을 따라 형성된다. 실리콘 다이옥사이드(72) 또는 실리콘 다이옥사이드(83)를 여기에서는, 각각, 옥사이드(72) 또는 옥사이드(83)라고 할 수도 있다. 제 1 절연 체는 게이트들(45-49)을 위한 게이트 유전체(gate dielectric)로서 기능한다. 게이트 유전체는 일반적으로 트렌치의 측벽들을 따라 영역(42)에 나란하게 배치된다. 좀더 두꺼운 제 2 절연체가 높은 전계를 지탱함으로써, 트랜지스터(20)의 역방향 항복 전압을 증가시키는데 도움이 된다. 밑바닥(bottom)의 두꺼운 실리콘 다이옥사이드(79)와 같은, 선택적인 제 3 절연체가 각 트렌치의 밑바닥을 따라 형성된다. 각 트렌치의 밑바닥을 따라 형성되는 제 3 절연체는 일반적으로, 게이트를 트랜지스터(21)의 CCE2 용량으로 감소시키는 것을 돕기 위해 그리고 실리콘 다이옥사이드(79)에 걸쳐 좀더 높은 전압을 지탱하기 위해, 제 1 절연체보다 좀더 두껍다. 게이트들(45-49)의 형성을 돕기 위해, 게이트 도체(80)가 각각의 트렌치내에 형성된다. 바람직한 실시예에서, 도체(80)는 도핑된 폴리실리콘(doped polysilicon)이지만 다른 실시예들에서는 다른 도체 재료들일 수도 있다. 도체(80)는 통상적으로 다른 절연체(96)로 덮힌다. 도핑 영역(44)이 기판(40)의 표면상에 형성되어 트렌치 게이트들(45-49) 사이에 배치된다. 영역(43)은 일반적으로 트랜지스터(21)를 위한 제 1 전류 전달 전극(CCE1)으로서 기능하고 영역(44)은 그것으로의 저저항 전기 콘택(low resistance electrical contact) 형성을 돕는 기능을 한다. 영역들(44)은 영역(42)과 상반되는 도전형을 가지며 영역들(42 및 43)보다 높은 도핑 농도를 가진다(도 3 참고). 높은 도핑 농도가 영역(43)으로의 옴 콘택을 형성하는데 도움이 된다. 영역들(44)은 비소(arsenic)로써 약 1E18과 1E21 원자/cm3 사이의 최고 도핑 농도로 도핑될 수도 있다. 영역들(44)이 표면(41)상에 형성되어, 영역 들(43)의 일부분과 중첩하기 위해, 영역들(43)의 제 2 거리보다 짧은 제 3 거리만큼 기판(40)쪽으로 연장한다. 영역들(43)은 일반적으로 영역들(44) 이전에 형성되고, 영역들(43)의 일부분이 오버도핑(over doping)되어 영역들(44)을 형성할 수도 있다. 영역들(44)은 통상적으로 게이트들(45-49)을 형성하는 트렌치들 각각의 측벽의 수직 부분으로부터 제 1 거리(50)만큼 떨어져 위치한다. 거리(50)는 게이트-대-CCE1 용량을 감소시키는데 도움이 되고, 옥사이드(83)에 걸친 전계를 감소시킴으로써 트랜지스터(21)의 드레인-대-소스 역방향 항복(reverse breakdown)을 증가시키는데 도움이 된다. 그것은 좀더 넓은 측면 공핍 영역(lateral depletion region)을 허용하는데도 도움이 된다.
영역들(43)이 없는 트랜지스터는 아주 작은, 통상적으로 약 8V 미만의 역방향 전압만을 지탱할 수 있을 것이다. 그러나, 영역들(43) 때문에, 트랜지스터(20)는 큰 역방향 전압을 지탱할 수 있다. 그에 따라, 트랜지스터(20)는 트랜지스터(20)를 가로질러 제 1 방향에서 인가되는 전압을 차단하는 (영역들(42 및 43)의 인터페이스에서와 같은) 제 1 차단 접합 및 트랜지스터(20)를 가로질러 제 2 방향에서 인가되는 전압들을 차단하는 (층(39)과 영역(42)의 인터페이스에서와 같은) 제 2 차단 접합을 포함한다는 것을 알 수 있다.
일 실시예에서, 영역(42)은 약 9E16 원자/cm3의 최고 도핑 농도를 갖고 영역(42)과 층(39) 사이의 접합은 표면(41)으로부터 약 2.8 마이크론(microns) 떨어져 위치한다. 영역(43)은 약 5E16 원자/cm3의 최고 도핑 농도를 갖고 영역(42)과 영역(43) 사이의 접합은 표면(41)으로부터 약 1.5 마이크론 떨어져 위치한다. 이 파라미터들은 트랜지스터(20)에, 일반적으로 영역들(43 및 42) 사이에서, 20V보다 크고 일반적으로 약 30V인 역방향 항복 전압 및, 일반적으로 영역(42)과 층(39) 사이에서, 20V 보다 크고 일반적으로 약 30V인 순방향 항복 전압을 제공하는데 도움이 된다. 영역(44)은 게이트들(45-49)의 수직 측벽들로부터 약 0.3 마이크론 떨어져 위치하는데, 이것은, 좀더 넓은 공핍을 허용하고 제 2 절연체의 전계를 약 60%만큼 감소시킴으로써 트랜지스터(20)의 역방향 항복 전압을 증가시키는데 도움이 된다.
트랜지스터(29)가 트랜지스터(21)의 일 측면에 인접한 표면(41)상에 형성될 수 있다. 바람직한 실시예에서, 트랜지스터(29)는 기판(40)의 제 1 표면을 가로질러 연장하는 도핑 영역(101)을 포함한다. 영역(101)은 영역(42)에 평행하게 배치될 수 있거나 다른 실시예들에서는 상이하게 배치될 수도 있다. 영역(101)은 트랜지스터(29)의 바디로서 기능하고 통상적으로 층(39)에 상반되는 도전형을 가진다. 트랜지스터(29)의 드레인으로 기능하기 위해, 도핑 영역(102)이 영역(101)내에 형성되고 상반되는 도전형 형태를 갖는다. 영역(102)으로의 전기 콘택 형성을 용이하게 하기 위해, 도핑 영역(103)이 영역(102)내에 형성되고 영역(102)보다 높은 도핑 농도에서 동일한 도전형을 갖는다. 트랜지스터(29)의 소스로서 기능하기 위해, 영역(103)과 유사한 도전형 형태 및 도핑 농도를 가진 도핑 영역(105)이 영역(101)내에 형성되고 영역(102)으로부터 떨어져 배치된다. 영역(101)과 동일한 도전형 형태를 가진 도핑 영역(104)이 영역(104)과 접경하도록 형성되어 영역(101)으로의 전기 콘택 형성을 돕는다. 트랜지스터(29)의 게이트(106)는 기판(40)의 표면상에 형성되어 적어도 영역들(103 및 105)의 일부분과 중첩하는 게이트 절연체, 게이트 절연체와 중첩하도록 형성되어 있는 게이트 도체, 및 게이트 도체를 덮어 게이트 도체를 다른 도체들로부터 절연하는 유전체를 포함한다.
영역(39)으로의 전기 콘택을 형성하기 위해, 층(39)쪽으로 연장하는 영역(101)에 인접한 표면(41)상에 도핑 영역(93)이 형성될 수도 있다. 영역(93)은 영역(101)에 평행하게 연장할 수도 있지만 다른 실시예들에서는 상이하게 배치될 수도 있다. 영역(93)은 일반적으로 층(39)과 동일한 도전형 형태 및 더 높은 도핑 농도를 가진다. 영역(93)은 트랜지스터(29)의 드레인과 트랜지스터(21)의 CCE2 사이의 전기 콘택 형성을 용이하게 한다.
트랜지스터(27)가 트랜지스터(21)의 다른 측면에 인접한 표면(41)상에 형성될 수 있다. 트랜지스터(27)는 일반적으로 도핑 영역(101)과 유사한 도핑 영역(110)을 포함한다. 도핑 영역(110)은 트랜지스터(21)의 측면에 평행하게 연장할 수 있거나 상이하게 배치될 수도 있다. 도핑 영역(111)이, 표면(41)으로부터 영역(102)과 유사한 영역(110)으로 연장하도록 형성되어 트랜지스터(27)의 드레인을 형성한다. 도핑 영역(112)이, 영역(103)과 유사한 영역(111)내에 형성되어 영역(111)으로의 전기 콘택 형성을 용이하게 한다. 도핑 영역(105)과 유사한 도핑 영역(114)이 영역(110)내에 형성되어 영역(111)으로부터 떨어져 위치함으로써 트랜지스터(27)의 소스로서 기능한다. 영역(104)과 유사한 도핑 영역(113)이 영역(113)과 접경하도록 형성되어 영역(110)으로의 저저항 전기 콘택 형성을 용이하 게 한다. 영역들(113, 114, 111, 및 112)의 도핑 유형 및 농도는 일반적으로 개개 영역들(104, 105, 102, 및 103)과 유사하다.
도 4는 트랜지스터(20)의 트랜지스터(21) 형성 방법에 대한 실시예의 초기 단계 부분들을 도시하는 트랜지스터(20)의 확대된 단면 부분을 도시한다. 이 설명은 도 2, 도 3, 및 도 4를 참조한다. 기판(40)의 영역은 트랜지스터(21)를 형성하는데 사용된다. 기판(40)의 다른 섹션들은 트랜지스터들(27 및 29)을 형성하는데 사용되지만, 그러한 섹션들은 설명의 명료화를 위해 이 설명에서는 도시되지 않는다. 기판(40)의 다른 영역들은 장치들의 다른 유형들을 위해 사용될 수도 있다. 기판(40)은 일반적으로, 기판(37)의 일 표면상에 에피택셜층(39)이 형성되어 있는 벌크 반도체 기판(37)을 포함한다. 그러나, 일부 실시예들에서는, 에피택셜층(39)이 요구되지 않을 수도 있고, 트랜지스터(20)가, 기판(37)의 도핑 영역과 같은, 벌크 반도체 기판(37)상에 형성될 수도 있다. 그러한 경우, 기판(37)의 상부면(top surface)이 표면(41)이 될 것이다. 대다수 실시예들에서, 트랜지스터(21)의 일부분 아래에 위치하는 기판(40)의 일부분에 매립층(38)이 형성된다. 매립층(38)은, 기판(40)을 고에너지 주입(high energy implant)으로 도핑하는 것을 포함하는 다양한 주지 방법들에 의해 또는 층(39)을 형성하기 전에 기판(37)의 일부분을 도핑하는 것에 의해 형성될 수도 있다. 트랜지스터(21)의 게이트들 아래쪽의 매립층(38)으로 인해 층(39)에서는 좀더 낮은 도핑을 사용할 수 있고, 이것은 층(39)내에 영역들(101 및 110)을 형성하는데 도움이 된다.
통상적으로 실리콘 다이옥사이드로 형성되는 패드 옥사이드(pad oxide)와 같 은, 제 1 절연층(59)이 약 400-1000 옹스트롬의 두께로 기판(40)의 표면(41)상에 형성된다. 층(59)은 열적 산화를 포함하는 다양한 주지 방법들에 의해 형성될 수 있다. (도시되어 있지 않은) 마스크가 사용되어, 표면(41)의 일부분을 도핑하고 기판(40)내에 도핑 영역(43)을 형성하는데 도움이 될 수 있다. 영역(43)은 일반적으로, 여기에서 앞서 설명된 깊이에서 소정 도핑 농도를 실현하기 위해, 고에너지 주입에 의해 형성된다. 예를 들어, 약 200 내지 800 Kev의 에너지를 가진 약 1E12 내지 1E13 원자/cm2의 도우즈(dose)량으로 인이 주입될 수 있다. 약 60분 동안의 1000 내지 1100 ℃에서의 구동(drive)이 도펀트들을 활성화하는데 사용될 수 있다. 그후, 영역(43)이 영역(42)의 일부분과 중첩하는 상태로, 영역(42)이 형성될 수 있다. 바람직한 실시예에서, 영역(42)은, 먼저 영역(43)의 깊이보다 깊은 깊이에서 최고 도핑 농도로 층(39)내에 도펀트들을 주입하는 것에 의해 형성된다. 주입된 도펀트들은 도 4에서 양의 부호들(+;32)로써 도시된다. 양의 부호들(32)로써 도시되는 도펀트들은, 여기에서 앞서 설명된 깊이에서 소정 도핑 농도를 실현하기 위해, 고에너지 주입에 의해 형성될 수 있다. 예를 들어, 약 500 Kev 내지 2 Mev의 에너지를 가진 약 8E12 내지 1E14 원자/cm2의 도우즈량으로 붕소가 주입될 수 있다. 약 60분 동안의 900 내지 1000 ℃에서의 구동이 도펀트들을 활성화하는데 사용될 수 있다. 그후, 영역(43)에 인접하고 양의 부호들(32)에 의해 도시되는 도펀트들을 덮는 층(39) 부분들(31)이 도핑되어, 영역(42)이 표면(41)으로부터 최고 도핑 농도의 소정 깊이까지 연장한다는 것을 보장한다. 부분들(31)은 점선들에 의해 일 반적인 방식으로 도시된다. 부분들(31)의 최고 도핑 농도는 일반적으로 1E18 내지 1E20 원자/cm3이고 바람직하기로는 약 1E19 원자/cm3이다. 부분들(31)은 일반적으로, 양의 부호들(32)의 도펀트들보다 표면(41)에 좀더 근접한 곳에서 최고 도핑을 형성하기 위해, 좀더 낮은 에너지에서 주입된다. 예를 들어, 부분들(31)은 약 60 Kev의 에너지를 가진 약 1E14 내지 5E15 원자/cm2의 도우즈량으로 주입될 수 있다. 영역(42)을 실현하기 위한 다수 에피택셜층들 및 에피택셜층들의 연관된 도핑과 같은, 다른 방법들도 영역(42)을 형성하는데 사용될 수 있다. 그러나, 고에너지 주입 방법이 영역(42)의 깊이 및 도핑 농도에 대한 양호한 제어를 제공하므로, 그 방법이 바람직하다. 이와 같이, 영역(43)은 영역(42)의 일부분을 덮도록 영역(42)내에 배치된다.
도 5는 트랜지스터(20) 형성 방법의 실시예에 대한 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 층(59)상에 제 1 보호층(62)이 형성된다. 다음에서 부가적으로 알 수 있는 바와 같이, 보호층(62)은 게이트들(45-49)의 제 1 및 제 2 절연체들을 형성하는 것을 돕는데 사용된다. 층(62)은, 표면(41)에 인접한 트렌치들(64-68)의 개구부가 개구부로부터 멀리 떨어진 트렌치들(64-68)의 폭보다 넓거나 동일하다는 것을 보장하는데도 도움이 될 수 있다. 그러한 구성은 트렌치들(64-68)내에 후속적으로 전도 재료를 형성하는 것을 용이하게 한다. 층(62)을 위해 사용되는 재료는, 산소 확산을 제한함으로써 층(62) 아래의 임의 층들에 대한 산화를 제한하는 재료이다. 층(62)이 재료의 단 일층으로 도시되어 있지만, 상이한 재료 유형들의 층상 구조일 수도 있다. 층들(59 및 62)은, 각각, 실리콘 다이옥사이드 및 실리콘 나이트라이드상의 실리콘 옥사이드 스택(stack)인 것이 바람직하다.
(도시되어 있지 않은) 마스크가 층(62)에 도포되고, 트렌치들(64, 65, 66, 67, 및 68)이 형성될 개구부들을 갖도록 패터닝될 수 있다. 마스크의 개구부들은, 층(62)을 관통하고 층(59)을 관통하여 기판(40)쪽으로 깊이(63)에 이르는 개구부들을 형성함으로써, 기판(40)에 트렌치들(64, 65, 66, 67, 및 68)을 위한 개구부들을 형성하는데 이용된다. 트렌치들(64-68)은 일반적으로, 층들(59 및 62)을 관통하는 개구부의 에지들(edges)과 대략적으로 정렬되어 있는 측벽들(51)을 가진다. 또한, 트렌치들(64-68)은 밑바닥도 가진다. 업계에 널리 공지되어 있는 바와 같이, 층들(62 및 그 다음의 59)을 에칭하는데 사용되는 화학적 반응들(chemistries)은 일반적으로, 기판(40)을 에칭하는데 사용되는 화학적 반응들과는 상이하다. 바람직한 실시예에서는, 이방성 불소 기반의 RIE(reactive ion etching) 에칭 유형이 층들(59 및 62)을 에칭하는데 사용된다. 트렌치들(64-68)을 위한 기판(40)내의 개구부들은, 통상적으로 염소나 브롬의 화학적 반응에 의한 RIE 또는 Bosch 공정과 같은 불소 기반 기술들과 같은 다양한 주지 기술들에 의해 형성될 수 있다. 바람직한 실시예에서, 깊이(63)는 영역(42)의 깊이보다 크다.
트렌치들(64-68)을 형성하는데 사용되는, 도시되어 있지 않은, 마스크들 중 하나는 층(62)을 관통하는 개구부(60)의 형성을 돕는데도 사용될 수 있다. 개구부(60)는 후속적으로 필드 옥사이드(61)(도 2)를 형성하는데 이용될 것이다. 필드 옥사이드(61)는 일반적으로 트랜지스터(21)를 둘러싸지만, 도면들의 간략화를 위해, 옥사이드(61)의 일 부분만이 도시되어 있다. 트랜지스터(20)에 낮은 온 저항(on-resistance)을 제공하는 것을 돕기 위해, 선택적 도핑 영역(73)이 트렌치들(64-68)의 밑바닥(69) 아래의 기판(40)에 형성될 수도 있다. 영역(73)은 일반적으로 층(39)과 동일한 도펀트 유형으로 도핑된다. 그 다음, 마스크(들)는 제거된다.
그 다음, 측벽들(51)과 밑바닥(69)은 산화되어, 점선들로써 도시되어 있으며 측벽들(51) 및 밑바닥(69)의 위치로부터 기판(40)의 재료쪽으로 연장하는 옥사이드(57)를 형성한다.
도 6은 반도체 트랜지스터(20) 형성 방법에 대한 실시예의 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 다른 단면도를 도시한다. 옥사이드(57)가 제거됨으로써 측벽들(51)은 층(62) 아래에서 후퇴되거나 뒤로 물려지고 밑바닥(69)은 기판(40)쪽으로 연장한다. 후퇴되는 양은 일반적으로 옥사이드(57)의 두께 및 제거되는 옥사이드(57)의 양에 의해 결정된다. 바람직한 실시예에서, 옥사이드(57)는 각 측벽(51) 및 밑바닥(69)에 약 100 나노미터 두께로 형성된다. 옥사이드(57) 모두는, 옥사이드(57) 두께의 약 1/2이 후퇴되는 측벽들(51)이 초래되도록, 제거되는 것이 바람직하다. 측벽들(51) 및 밑바닥(69)으로부터 옥사이드(57)가 제거되는 동안, 층(59)의 일부분도 층(62) 아래로부터 제거되고 층(62)을 관통하여 개구부에 인접하게 된다. 통상적으로, 옥사이드(57)를 제거하기 위한 공정은 옥사이드에 선택적이고, 옥사이드(57;도 5)에 접하는 층(59)을 따라 그리고 층(62) 아래로 거리(58)만큼 연장한다. 거리(58)는 일반적으로 옥사이드(57)의 두께보다 크고 약 100 내지 1000 나노미터일 수 있으며, 바람직하게는 약 150 나노미터일 수 있다.
층(59) 부분을 제거하는 것은 표면(41)에 인접한 측벽들(51)의 일부분도 제거하여, 측벽들(51)과 표면(41)의 인터페이스 근방에서 그리고 특히 인터페이스에서 측벽들(51)의 일부분을 쇼울더들(71)로 형성한다. 쇼울더들(71)은 표면(41)과 비직교 교차(non-orthogonal intersection)를 형성한다. 층(62) 아래에 놓인 층(59) 부분의 제거는 층(62)의 일부분을 돌출부(70)로서 트렌치들(64-68)의 개구부 위에 걸리게 한다. 돌출부(70)는 지난 측벽들(51)을 연장하고 층(62)의 하부면 또는 바닥면을 노출시킨다. 층(62)의 언더커팅(undercutting) 또한, 개구부에서 멀리 떨어져 있는 측벽들(51)상의 트렌치들(64, 65, 66, 67, 및 68)의 폭보다 좀더 넓은 트렌치들(64, 65, 66, 67, 및 68)의 개구부를 표면에 형성한다. 넓은 개구부는, 트렌치들(64-68)내에 후속적으로 도체(80)를 형성하는 것을 포함하여, 트렌치들(64-68)의 나머지 요소들을 형성하는 것을 용이하게 한다. 측벽들(51)의 일부분을 제거하는 것 또한 이후 단계에서의 보호 스페이서들(protective spacers)의 형성에 도움이 된다.
다른 실시예들에서는, 트렌치들(64-68)의 폭이, (습식 또는 건식의) 이방성 실리콘 에칭을 통해 측벽들(51)의 일부분을 제거하는 것과 같은 다른 기술들에 의해 층(59) 아래로 연장하도록 그리고 쇼울더(71)를 형성하도록 증가된다.
도 7은 트랜지스터(20) 형성 방법에 대한 실시예의 다른 후속 단계에서의 트 랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 쇼울더들(71)을 포함하는 측벽들(51) 및 밑바닥(69)을 따라 제 1 실리콘 다이옥사이드(72)가 형성된다. 옥사이드(72)는 통상적으로 돌출부(70)의 바닥면으로부터 쇼울더들(71)과 측벽들(51)을 따라 그리고 밑바닥(69)을 가로질러 연장한다. 쇼울더들(71)은, 쇼울더들(71)을 따라 그리고 트렌치들(64-68)의 상부 에지에서, 옥사이드(72)를 형성하기 위한 낮은 스트레스 면적을 제공하는데 도움이 된다. 바람직한 실시예에서, 영역(43)에 나란하게 배치되어 있는 측벽들(51)을 따라 형성되는 옥사이드(72)의 일부분은 트랜지스터(21)를 위한 게이트 옥사이드로서 기능할 것이다. 따라서, 옥사이드(72)의 두께는, 통상적으로 약 20 내지 100 나노미터 사이로 작고, 바람직하게는 약 60 나노미터이다. 옥사이드(72)는 건식 산화 또는 습식 산화를 포함하는 다양한 주지 기술들에 의해 형성될 수 있다.
도 8은 트랜지스터(20) 형성 방법의 실시예에 대한 또 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 측벽들(51)상의 옥사이드(72)의 스트레스를 실질적으로 증가시키거나 옥사이드(72)의 두께를 변화시키지 않으면서, 밑바닥(69)을 따라, 두꺼운 실리콘 다이옥사이드(79;도 2)와 같은, 두꺼운 절연체를 후속적으로 형성하는 것을 돕기 위해, 쇼울더들(71), 측벽들(51), 및 밑바닥(69)을 덮는 폴리실리콘층(76)을 형성하는 것을 포함하여, 옥사이드(72)상에 폴리실리콘층(76)이 형성된다. 바람직한 실시예에서는, 층(62)을 관통하는 개구부의 에지들, 돌출부(70)의 바닥면, 및 옥사이드(72)상을 포함하는, 층(62)상에 폴리실리콘의 콘퍼멀 층(conformal layer)이 형성된다. 폴리실리콘층(76)은 일 반적으로 약 20 내지 100 나노미터의 두께를 갖도록 형성되고, 바람직하게는, 약 50 나노미터의 두께로 증착된다.
그후, 보호층(62)을 덮는 층(76)의 비수직 부분, 돌출부(70)의 에지들 부분, 및 밑바닥(69) 부분이 제거되어 밑바닥(69)상의 옥사이드(72) 중 적어도 일부분을 노출시킨다. 바람직하게도, 층(76)의 양은, 측벽들(51) 및 쇼울더들(71)상의 층(76) 부분이 돌출부(70)의 에지보다 크지 않게 옥사이드(72)로부터 연장한다는 것을 보장하도록, 제거된다. 도 8에 도시되어 있는 바와 같이, 층(76)은 돌출부(70) 아래의 옥사이드(72) 부분에 남겨짐으로써, 밑바닥(69) 부분을 제외한 옥사이드(72) 모두를 덮는다. 점선들은 밑바닥(69)으로부터 제거되는 층(76) 부분을 도시한다. 일반적으로, 층(76) 부분은, 쇼울더들(71)을 포함하는 측벽들(51)상의 옥사이드(72) 부분에 층(76)을 남기는 이방성 RIE에 의해 제거된다.
층(76) 및 밑바닥(69)상의 노출된 옥사이드(72) 부분에 제 2 보호층(78)이 형성된다. 층(78)은 일반적으로 층(62)과 동일한 재료로부터 형성된다. 선(line)은 층(62)과 층(78) 사이의 전이(transition)를 도시한다. 돌출부(70) 측벽 아래의 후퇴층(76;recessing layer)은, 층(78)을 형성하기 위한 층(76)이 결여되어 있는 층(62)의 실질적으로 평탄한 표면을 형성한다. 돌출부(70) 아래의 층(76)을 후퇴시키는 단계없이는, 층(62)의 측벽상에 층(78)이 형성되지 않을 수도 있고, 그에 따라, 층(78)의 노출된 부분 및 옥사이드(72) 상부 부분이 후속 처리 공정들에 노출될 것이다. 층(78)의 비수직 부분들이 제거되어 밑바닥(69)의 옥사이드(72) 중 적어도 일부분을 노출시킨다. 층(78) 부분들은 일반적으로 이방성 스페이서 에칭 이라고 하는 공정들에 의해 제거될 수 있다. 예를 들어, 층(78) 부분들은, 밑바닥(69)을 덮는 층(78)의 비수직 부분들 모두가 제거된다는 것을 보장하도록 시간이 조정되는 RIE 에칭에 의해 제거될 수 있다. 바람직한 실시예에서, 층(78) 부분들을 제거하기 위한 에칭은 밑바닥(69)을 따라 존재할 것으로 예상되는 재료의 약 50% 이상을 더 제거하도록 시간 조정된다. 예를 들어, 층(78)이 약 50 나노미터 두께로 형성된다면, 제거 에칭은 약 75 나노미터를 제거하도록 시간 조정된다.
도 9는 트랜지스터(20) 형성 방법에 대한 실시예의 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 밑바닥(69)의 일부분상의 옥사이드(72) 두께는 트렌치들(64-68)의 밑바닥에 두꺼운 실리콘 다이옥사이드(79)를 형성하도록 증가된다. 두꺼운 실리콘 다이옥사이드(79)의 두께는 측벽들(51)상의 옥사이드(72)의 제 1 두께 특히 영역들(43)에 나란하게 배치되는 두께를 실질적으로 증가시키거나 변화시키지 않으면서 형성된다. 실리콘 다이옥사이드(79)는 일반적으로, 트렌치들(64-68)내의 노출된 재료에 대한 추가적 산화에 의해 형성된다. 층들(78 및 76)의 나머지 부분들은 측벽들(51)에 위치하는 옥사이드(72)를 보호한다. 바람직한 실시예에서는, 수소 소스의 습식 산화가 실리콘 다이옥사이드(79)를 형성하는데 사용된다. 바람직한 실시예에서, 두께는 대략 200 나노미터만큼 증가되어 약 230 나노미터의 총 두께로 증가되지만, 다른 실시예들에서는 그보다 많이 또는 그보다 적게 증가될 수도 있다. 바람직한 이 실시예에서는, 약 1000 ℃에서 습식 산화가 수행된다. 보호층(78;도 8) 및 쇼울더들(71)을 포함하는, 측벽들(51)상의 옥사이드(72)를 덮는 층(76)을 형성하는 것은, 트렌치 들(64-68)의 밑바닥에 스트레스들이나 전위들(dislocations)을 생성하지 않으면서, 아주 두꺼운 실리콘 다이옥사이드(79)를 형성하는 것을 용이하게 하는 PBL(poly buffered locos)처럼 기능한다. 실리콘 다이옥사이드(79)를 형성하는 동안, 필드 옥사이드(61;field oxide)가 개구부(60)에 형성될 수도 있다.
옥사이드(72)를 보호하기 위한 층(76)을 남기며 층들(62 및 78;도 8)이 제거된다. 층들(62 및 78)은 다양한 공지 기술들에 의해 제거될 수 있고 바람직하게는 뜨거운 인산 제거(hot phosphoric acid removal)와 같은 습식 나이트라이드 스트리핑 공정(wet nitride stripping operation)에 의해 제거된다.
도 10은 트랜지스터(20) 형성 방법에 대한 실시예의 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 도체(80)가 트렌치들(64-68)내에 형성된다. 도체(80)는 일반적으로, 트렌치들(64-68)을 채우는 도핑된 폴리실리콘의 콘퍼멀 코팅을 도포하는 것에 의해 형성된다. 그후, 폴리실리콘은 에칭되어 폴리실리콘의 일부분을 제거하고, 다른 부분을, 도체(80)의 상부가 트랜지스터(21) 활성 영역내의 영역(42) 상부보다 실질적으로 깊지 않도록 그리고 표면(41)에 좀더 근접하도록, 영역(43)의 밑바닥의 깊이와 적어도 실질적으로 동일한 깊이까지 트렌치들을 채우는 도체(80)로서 남긴다. 활성 영역은 일반적으로, 게이트들(45-49) 사이의 영역(42) 부분이다(도 2 참고). 활성 영역들 중 일부는 일반적으로 영역들(52-54)에 의해 지적된다(도 2 참고). 목표는, 옥사이드(72)가 게이트들(45-49)을 위한 게이트 절연체로서 사용될 수 있도록 하기 위해, 영역(43)의 밑바닥이 표면(41)에 근접한 것보다 도체(80)의 상부가 표면(41)에 좀더 근접하다 는 것을 보장하는 것이다. 예를 들어, 도체(80)의 상부가 영역들(42 및 43)의 인터페이스에 형성된 접합을 가로질러 연장한다는 것을 보장하는 것이 바람직하다. 그러나, 당업자들이라면, 공정 변경들과 같은, 작은 변화들이 항상 존재하고, 그에 따라, 도체(80)의 일부 부분들은 활성 영역내에서 영역(42)의 상부보다 깊어질 수도 있다는 것을 알 수 있을 것이다. 폴리실리콘의 일부분을 제거하고 도체(80)를 남기는 것은 층(76)의 노출된 폴리실리콘 부분들도 제거한다. 당업자들이라면, 도체(80)가 WSi, W 또는 다른 저저항 도체들과 같은 여러가지 주지의 다른 도체 재료들일 수 있다는 것을 알 수 있을 것이다. 도체(80)가 폴리실리콘으로부터 형성되는 경우를 위해, 폴리실리콘 표면이 실리사이드 또는 공지의 유사한 다른 도체를 형성하는데 사용될 수도 있다. 다른 방법으로, 도체(80)는 실리사이드 코어를 둘러싸고 있는 도핑된 폴리실리콘으로서 형성될 수도 있다. 예를 들어, 도체(80)의 일부분은 CVD(chemical vapor deposition)를 사용해 형성될 수도 있다. 도체(80)의 제 1 부분이 형성된 후, 나머지는 폴리실리콘에 의해 둘러싸여 있는 실리사이드 코어를 가진 도체(80)용 구조를 초래하는 실리사이드로서 형성될 수도 있다.
그후, 옥사이드(72)의 노출된 부분들에는 옥사이드(72)의 두께보다 큰 두께로 제 2 옥사이드(83)가 형성된다. 옥사이드(83)는 표면(41)상에, 절연체(84)로서, 그리고 도체(80)의 상부에도 형성될 수 있다. 옥사이드(83)는 통상적으로 영역들(42 및 43) 사이의 인터페이스에 형성된 P-N 접합보다 깊지 않고, 바람직하게는, P-N 접합만큼 깊지 않다. 그러한 깊이는, 트랜지스터(21)의 활성 게이트 영역에서의 절연체가 얇은 상태를 유지한다는 것을 보장한다. 옥사이드들(83)과 절연 체(84)는 노출된 실리콘의 열적 산화, CVD 증착, 또는 다른 공지 기술들을 포함하는 다양한 공지 방법들에 의해 형성될 수 있다.
도 11은 반도체 트랜지스터(20) 형성 방법에 대한 실시예의 또 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 도체(80)를 덮고 있는 옥사이드(83) 부분은, 도체(80)로의 전기 콘택 형성을 용이하게 하기 위해 제거된다. 도체(80)로의 전기 콘택을 형성하기 위해, 트렌치들(64-68)의 나머지 개구부내에 다른 도체(86)가 형성된다. 도체(86)는 도핑된 폴리실리콘, 금속 도체, 금속 실리사이드, 금속 살리사이드 등일 수 있다. 도체(86)는 트랜지스터(21)의 게이트 저항을 감소시킨다. 도체(86)는, 도핑된 폴리실리콘의 콘퍼멀 코팅을 형성하고 콘퍼멀 코팅 부분들을 제거하여 도체(86)를 남기는 것을 포함하는, 다양한 방법들에 의해 형성될 수 있다. 트렌치들(64 및 68)과 같은, 트렌치들 중 일부에서, 콘퍼멀 코팅은 도체(80)에 전기적으로 접속되는 도체들(87)을 남기도록 패터닝될 수 있다. 도체들(87)은 선택 사양이고 모든 실시예들에 존재하는 것은 아닐 수도 있다.
절연체(95)는 일반적으로, 트렌치들(65-67)에 도시되어 있는 바와 같은, 적어도 트랜지스터(21)의 활성 영역내의 트렌치들내에 위치하는 도체(80)상에 형성된다. 당업자들에게 널리 주지되어 있는 바와 같이, 트렌치들(64-68) 및 거기의 도체들(80 및 86)은 일반적으로, 도 11에 도시되어 있는 페이지 밖으로와 같이, 표면(41)을 가로질러 좌우로 연장되어 도체들(80 및 86)로의 전기 콘택 형성을 용이하게 한다.
도체(80) 및 도체(86) 형성 방법의 다른 실시예에서, 도핑된 폴리실리콘으로서 형성되는 도체(80)와 같은, 제 1 도체가, 옥사이드(72)와 같은, 유전체에 인접한, 트렌치(66)와 같은, 개구부내에 형성된다. 옥사이드(83)를 형성한 후와 같은, 그후, 금속-실리콘 합금과 같은, 제 2 도체가 제 1 도체내에서 연장하는 코어(core)로서 형성될 수도 있다. 그러한 경우를 위해, 제 2 도체는 일반적으로 제 1 도체보다 낮은 저항률을 가진다. 그러한 구성이 게이트 저항을 감소시킬 수 있다. 또한, 금속-실리콘 합금은 제 1 도체의 상부면에도 형성되어 게이트 저항을 추가적으로 감소시킬 수 있다.
트랜지스터(21)의 제 1 전류 전달 전극으로의 저저항 전기 콘택 형성을 돕기 위해, 영역(43)내에 도핑 영역들(44)이 형성된다.
표면(41)에 도핑 영역들(91 및 92)도 형성될 수 있다. 마스크가 도포되어 절연체(84)의 일부분을 노출시킨다. 절연체의 노출된 부분이 제거되어 표면(41)의 일부분을 노출시킨다.
도 12는 트랜지스터(20) 형성 방법의 실시예에 대한 또 다른 후속 단계에서의 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 일부 실시예들에서는, 선택적 도체(89)가 선택적 도체들(87)의 일부분에 형성될 수 있다. 내부층 유전체(inner-layer dielectric)와 같은, 유전체(90)가 기판(40)상에 형성된다. 개구부들이 절연체(84) 및 유전체(90)에 형성되어 영역들(44, 91, 및 92)을 노출시킨다.
다시 도 2를 참조하면, 도체 재료가 유전체(90)내의 개구부들내에 형성된다. 도체 재료는 알루미늄, 알루미늄-실리콘, 폴리실리콘, WSi, W, 또는 도전성 재료들의 조합들을 포함하는 다양한 공지의 도체 재료들일 수 있다. 바람직한 실시예에서는, 도체 재료의 블랭킷층(blanket layer)이 도포되고 패터닝되어 도체들(119, 120, 121, 125, 및 126)을 형성한다. 도체(120)가 형성되어 영역(93)으로의 그리고 영역(103)으로의 전기 콘택을 통해 트랜지스터(29) 드레인으로의 전기 콘택을 형성한다. 유전체(90)의 일부분이 도체(120)를 기판(40)의 표면 부분들로부터 절연한다. 도체(120)는 트랜지스터(29)의 드레인을 트랜지스터(21)의 CCE2에 접속시킨다. 바디(22)를 트랜지스터(29)의 소스에 접속시키기 위해, 도체(121)가 형성되어 영역(92)을 통해 영역(42)으로의 그리고 영역(105)으로의 전기 콘택을 형성한다. 유전체(90)의 다른 부분이 도체(121)를 기판(40)의 표면 부분들로부터 절연한다. 도체(119)는, 트랜지스터(21)의 CCE1을 형성하기 위해, 모든 영역들(44)을 덮도록 그리고 모든 영역들(44)로의 전기 콘택을 형성하도록 연장한다. 유전체(90)의 다른 부분들이 도체(119)를 게이트들(45-49)로부터 절연한다. 바디(22)와 트랜지스터(27)의 소스 사이에서 전기 콘택을 형성하기 위해, 도체(125)가 형성되어 영역(91) 및 영역들(113 및 114)로의 전기 콘택을 형성한다. 유전체(90)의 다른 부분이 도체(125)를 트랜지스터들(21 및 27)의 다른 부분들로부터 절연한다. 트랜지스터(27) 소스로의 전기 접속을 형성하기 위해, 도체(126)가 형성되어 영역(112)으로의 전기 콘택을 형성한다. 도체(126)의 일부분은, 도체(126)를 도체(119)에 전기적으로 접속시킴으로써 CCE1에 그리고 트랜지스터(29)의 게이트에 전기적으로 접속시키기 위해, 기판(40)을 가로질러 연장할 수 있다. 부가적으로, 도체(120)의 일부분도, 트랜지스터(29)의 드레인을 트랜지스터(27)의 게이트에 접속시키기 위해, 기판(40)을 가로질러 연장할 수 있다. 당업자들이라면, 다수의 금속층들을 사용해 트랜지스터(20)의 부분들 사이에서 접속들의 형성을 돕는 것이 접속들을 단순화하리라는 것을 알 수 있을 것이다.
당업자라면, 상기 설명들 및 도 1 내지 도 12로부터, 영역(42)에 의해 형성되는 트랜지스터(21)의 바디(22)가, 영역(44)을 통해 영역(43)의 CCE1까지 접속되는 전기 콘택과는 별도인, 영역들(91 및 92)을 관통하는 전기 콘택을 갖는다는 것을 알 수 있을 것이다. 바디(22)는 도체들(121 및 125)로의 별도의 전기 접속을 가지며 도체(119)에 의해 CCE1에 접속되지 않는다. CCE1으로의 또는 소스로의 전기 콘택으로부터 바디로의 전기 콘택을 분리하는 것은, 전류가 바디 다이오드들(23 및 24)을 통해 흐르도록 강제하지 않으면서, 게이트들(45-49)의 제어하에 트랜지스터(21)를 관통하는 양방향 전류 전도를 돕는다.
도 13 및 도 14는, 적어도 게이트들(45-49)의 제 2 절연체를 형성하기 위한 다른 방법들을 포함하는, 트랜지스터(20) 형성 방법에 대한 다른 실시예의 일부 단계들에 따른 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 이 설명은 일반적으로, 도 9의 설명과 관련하여 설명된 단계들을 수행한 이후에 시작된다.
도 8의 설명과 관련하여 설명된 바와 같이, 층들(62 및 78)의 비수직 부분을 제거하는 것에 후속하여, 실리콘 다이옥사이드(79)와 같은, 선택적 제 3 절연체가 도 9의 설명과 관련하여 설명된 바와 같이 형성될 수 있다. 도체(80)가 트렌치들(64-68)내에 형성된다. 여기에서 앞서 설명된 바와 같이, 도체(80)는 일반적으 로, 트렌치들(64-68)을 채우는 도핑된 폴리실리콘의 콘퍼멀 코팅을 도포하는 것에 의해 형성된다. 그후, 폴리실리콘은 에칭되어, 폴리실리콘의 일부분을 제거하고, 도체(80)의 상부가 트랜지스터(21) 활성 영역내의 (예를 들어, 트렌치들(64-68) 사이의) 영역(42) 상부보다 실질적으로 더 깊지 않도록, 영역(43)의 밑바닥 깊이와 적어도 실질적으로 동일한 깊이까지 트렌치들을 채우는 도체(80)로서 다른 부분을 남긴다. 일부 실시예들에서는, 트렌치들(64 및 68)과 같은, 트렌치들 중 일부내의 도체 재료가 선택적으로 패터닝되어 도체들(87)을 형성할 수도 있다. 그후, 도체(80)를 보호하기 위해, 트렌치들(65-67)에 위치하는 도체(80)상에 보호층(128)이 형성될 수도 있다. 보호층(128)은 일반적으로, 실리콘 다이옥사이드와 같은 절연체이지만, 실리콘 나이트라이드와 같은 다른 절연체들일 수도 있다.
도 14를 참조하면, 트렌치들(65-67)내에 그리고 도체(80)를 덮도록 절연체(129)가 형성될 수도 있다. 절연체(129)는 실리콘 다이옥사이드, 실리콘 나이트라이드, 또는 주지의 다른 유전체 재료들을 포함하는 다양한 유전체 재료들일 수 있다. 트랜지스터(20)내의 스트레스들을 감소시키기 위해, 절연체(129)상에 다른 보호층(130)이 형성될 수도 있다. 절연체(129)가 실리콘 나이트라이드인 경우, 층(128) 또한 트랜지스터(20)내의 스트레스들을 감소시키는데 도움이 될 수 있다는 것에 주의한다. 보호층들(128 및 130)은 선택적이고 일부 실시예들에서는 생략될 수도 있다. 예를 들어, 층(128) 및 절연체(129)는 유전체(90)의 일부분으로서 형성된 실리콘 다이옥사이드일 수 있다. 그러한 실시예에 대해, 층들(128 및 130)은 사용되지 않을 수도 있다. 절연체(129) 및 선택적 층들(128 및 130)은 일반적으로 트렌치들(65-67)의 측벽들을 따라 배치되고 트랜지스터(20)의 제 2 절연체를 위한 두꺼운 절연체를 형성한다. 옥사이드(72) + 절연체(129)는, 영역(42)에 나란하게 배치되어 있는 옥사이드(72) 부분의 두께보다 큰 두께를 가진, 영역(43)에 나란하게 배치되어 있는 트렌치들의 측벽들상에 제 2 절연체를 형성한다. 절연체(129)를 위해 실리콘 나이트라이드를 사용하는 것은 제 2 절연체를 위한 유전 상수(dielectric constant)를 부가적으로 증가시킨다. 그후, 트랜지스터(21)의 나머지 부분들이 여기에서 앞서 설명된 바와 같이 형성될 수 있다.
다른 실시예에서는, 절연체(129)가 형성되지 않을 수도 있지만, 폴리실리콘과 같은 반도체 재료로 대체될 수도 있다. 그러한 실시예에 대해서, 도체(80)의 산화에 의해 또는 다른 방법들에 의해 층(128)이 형성될 수도 있다. 다음으로는, 도핑 또는 비도핑 폴리실리콘과 같은 반도체 재료가 층(128)상에 형성될 수 있다. 예를 들어, 반도체 재료는, 기판(40)의 다른 섹션들에 배치되어 있는, 트랜지스터들(27 및 29)과 같은, 다른 MOS 트랜지스터들의 게이트 도체를 형성하는 동안 형성될 수도 있다.
도 15 및 도 16은, 적어도 게이트들(45-49)의 제 2 절연체를 형성하기 위한 다른 방법들을 포함하는, 트랜지스터(20) 형성 방법에 대한 다른 실시예의 일부 단계들에 따른 트랜지스터(20)의 일부분에 대한 확대된 단면도를 도시한다. 이 설명은 일반적으로, 도 9의 설명과 관련하여 설명된 단계들을 수행한 이후에 시작된다.
도 8의 설명과 관련하여 설명된 바와 같이, 층들(62 및 78)의 비수직 부분을 제거하는 것에 후속하여, 선택적 실리콘 다이옥사이드(79)가 도 9의 설명과 관련하 여 설명된 바와 같이 형성될 수 있다. 도체(80)가 트렌치들(64-68)내에 형성된다. 여기에서 앞서 설명된 바와 같이, 도체(80)는 일반적으로, 트렌치들(64-68)을 채우는 도핑된 폴리실리콘의 콘퍼멀 코팅을 도포하는 것에 의해 형성된다. 그후, 폴리실리콘은 에칭되어, 폴리실리콘의 일부분을 제거하고, 도체(80)의 상부가 영역들(42 및 43)의 인터페이스에서의 P-N 접합보다 실질적으로 더 깊지 않도록, 영역(43)의 밑바닥 깊이와 적어도 실질적으로 동일한 깊이까지 트렌치들을 채우는 도체(80)로서 다른 부분을 남긴다. 일부 실시예들에서는, 트렌치들(64 및 68)과 같은, 트렌치들 중 일부내의 도체 재료가 패터닝되어 도체들(87)을 형성할 수도 있다.
적어도 트렌치들(65-67)에 위치하는 도체(80)상에 실리콘 나이트라이드층(133)이 형성될 수도 있다. 층(133)은 일반적으로, 실리콘 나이트라이드의 블랭킷층(blanket layer)을 도포하는 것에 의해 형성된다. 층(133)의 두께는 일반적으로 트렌치들(65-67)의 나머지 깊이보다 훨씬 작다. 그후, 층(133)을 덮고 트렌치들(65-67)의 개구부 중 나머지를 채우는 유전체층(134)이 도포될 수도 있다. 층(134)을 위해 사용되는 재료는 층(133)을 에칭하는 방법들에 의해 에칭되지 않고 층(133)을 에칭하지 않는 방법들에 의해 에칭될 수 있는 재료인 것이 바람직하다. 층(134)을 위해 사용되는 재료는 실리콘 다이옥사이드 또는 공지의 다양한 다른 유전체들일 수 있다. 예를 들어, 층(134)은 TEOS의 블랭킷층을 도포하는 것에 의해 형성될 수도 있다.
도 16을 참조하면, 그후, 트렌치들(65-67)내에 층(134)의 다른 부분들을 유 전체 필러(136;dielectric filler)로 남기며 층(134) 부분들이 제거된다. 바람직하게도, 층(134) 부분들은, 수평 피쳐(feature)들은 제거하고 층(134)의 수직 부분들은 스페이서들(138)로서 남기는 이방성 에칭에 의해 제거된다. 그러한 에칭은, 하부층(133)이 노출되고, 그에 의해, 트렌치들(65-67)을 채우도록 트렌치들(65-67)내에 층(134) 부분들을 남긴 후에 종결된다. 다음으로, 층(133)의 노출된 부분들은, 유전체 필러(136) 아래에 놓인 층(133)의 다른 부분들을 나이트라이드 라이너(137:nitride liner)로 남기며, 제거된다. 층(133)의 노출된 부분들은, 필러(136)의 재료는 에칭하지 않는 습식 나이트라이드 스트리핑 에칭에 의해 제거될 수 있다. 유전체 필러(136)는 유전체(90)의 일부분으로서 또는 다른 유전체로서 형성될 수도 있다. 예를 들어, 필러(136)는 유전체 재료의 블랭킷층을 도포하고 트렌치들(65-67)의 바깥쪽 부분들을 제거하는 것에 의해 형성될 수 있거나, 마스크가 사용되어 필러(136)를 선택적으로 형성할 수도 있다. 옥사이드(72) + 라이너(137) 및 유전체 필러(136)는, 영역(42)에 나란하게 배치되어 있는 옥사이드(72)의 두께보다 큰 두께를 가진, 영역(43)에 나란하게 배치되어 있는 트렌치들의 측벽들상에 제 2 절연체를 형성한다. 또한, 유전체 필러(136)의 형성은 다른 MOS 장치들이 형성될 수도 있는 비교적 평탄한 표면을 남긴다. 또한, 유전체 필러(136)는 트랜지스터(20) 게이트들의 상부 영역들에서 필드 효과들(field effects)을 감소시키는데도 도움이 된다. 당업자들이라면, 트랜지스터(20)의 게이트 저항을 감소시키기 위해, 도 10의 설명에서 설명된 바와 같이, 실리사이드 코어로써 도체(80)가 형성될 수도 있다는 것을 알 수 있을 것이다.
도 17은 트랜지스터(145) 형성 방법의 단계에서의 다른 MOS 트랜지스터(145)에 대한 실시예의 단면 부분을 도시한다. 트랜지스터(145)는 일반적으로, 트랜지스터(20)와 유사한 수직 트렌치형 MOS 트랜지스터이지만, 트랜지스터(145)는 영역(43)을 포함하지 않고 트랜지스터(145)의 바디는 소스에 접속된다. 트랜지스터(145)는 도 9의 설명과 관련하여 설명된 도체(80)의 형성 시점까지는 트랜지스터(20)와 유사하게 형성될 수 있다. 그러나, 영역(43)을 형성하는 대신, 영역(43)없이 넓은 범위에서 표면(41)으로 연장하도록 영역(42)이 형성된다.
제 1 도체(151)가 트렌치들(64-68)내에 형성된다. 제 2 도체(149)는, 도체(151)가 도체(149)와 옥사이드(72) 사이에 위치하도록, 도체(151)쪽으로 연장하도록 형성된다. 도체(151)는 도체(80)와 유사하고 일반적으로, 도체(80)와 동일한 도체 재료들로부터 형성된다. 그러나, 도체(151)는 통상적으로, 도체(80)를 위해 사용되는 깊이까지 트렌치들을 채우는 대신, 표면(41)에 근접하거나 심지어 표면(41)과 실질적으로 동일한 레벨까지 트렌치들(64-68)을 채운다. 제 2 도체(149)는, 도체(151)를 위해 사용되는 재료보다 낮은 저항률을 가진 도체이다. 도체(149)는 텅스텐-실리콘(WSi2), 티타늄-실리콘(TiSi2), 백금-실리콘(PtSi), 또는 알루미늄-실리콘(AlSi)인 것이 바람직하지만, 도체(151)의 재료보다 낮은 저항률을 가진 다른 도체 재료일 수도 있다. 그러한 구성은 트랜지스터(145)의 게이트 저항을 감소시킨다. 도체(151)는, 트렌치들(64-68)의 측벽들과 밑바닥들을 코팅하지만 트렌치들의 중간에 개구부를 남기는 도핑된 폴리실리콘의 박막층을 도포하는 것에 의해 형성될 수도 있다. 도체(149)가 트렌치들의 개구부 나머지를 채우도록 형성된다. 예를 들어, WSi와 같은, 금속-실리콘 합금이 개구부 나머지를 채우도록 증착될 수도 있다. 다른 방법으로, 금속이 증착된 후 금속-실리콘 합금을 형성하도록 어닐링될 수도 있다. 도체(149) 형성의 다른 방법에서는, 도체(151)가 생략될 수도 있다. 층(76)의 앞선 형성 때문에, 폴리실리콘 박막층은 일반적으로 옥사이드(72)상에 위치한다. 그러한 경우, 층(76)이 제 1 도체를 형성하는 한편, 트렌치의 나머지는 금속-실리콘 합금으로 채워져 제 2 도체를 형성할 수도 있다. 폴리실리콘층(76)은 일반적으로, 금속-실리콘 합금이 결과적인 트랜지스터(145) 게이트의 일 함수(work-function)에 부정적인 영향을 미치는 것을 방지하기에 충분할 정도로 두껍다. 금속-실리콘 합금 또는 금속을 증착하는 것은 CVD 공정과 같은 주지 방법들에 의해 수행될 수도 있다. 도체들(149 및 151)의 형성 방법들 또한 일반적으로, 그러한 도체들을 층(59)상에 형성한다. 층(59)상의 도체들(149 및 151) 부분들은 트렌치들내에 도체들(149 및 151)을 남기며 제거된다. 통상적으로, 도체(149) 부분들이, 예를 들어, 불소/염소 화학적 반응으로써 먼저 제거된다. 도체(149) 부분들이 제거됨에 따라, 화학적 반응은, 층(59)으로부터 도체(151) 부분들을 에칭하기 위해, 예를 들어, 브롬/염소 화학적 반응으로 변경될 수 있다. 도체들(149 및 151) 부분들을 제거하는데 사용되는 화학적 반응들은 일반적으로, 도체(151)의 재료에 대해 좀더 공격적이어서, 도체(151)의 표면을 지나 연장하는 도체(149)의 끝 부분이 남겨질 수 있다.
(도시되어 있지 않은) 금속-실리콘 합금도 도체(151)의 상부면에 형성되어 게이트 저항을 추가적으로 감소시킬 수 있다. 다음으로, 도핑 영역들(147)이 기판(40)상에 형성되어 트랜지스터(145)를 위한 소스들로서 기능한다. 도핑 영역(146)이 영역들(147)의 소스들을 관통하여 영역(42)쪽으로 연장하도록 형성되어 트랜지스터(145)를 위한 바디 콘택 영역으로서 기능한다. 다음으로, 도체들(149 및 151)상에 유전체(90)가 형성되어 도체들을 트랜지스터(145)의 다른 요소들로부터 절연한다. 그후, 개구부들이 유전체(90) 및 층(59)을 관통하도록 형성되어 영역들(146 및 147)을 노출시킨다. 영역들(147)의 소스들과 트랜지스터(145)의 바디를 영역들(146)을 통해 전기적으로 콘택시키도록, 도체(119)가 형성된다. 당업자들이라면, 도체들(149 및 151)을 포함하는 게이트 구조들은 통상적으로, 트랜지스터(145)의 활성 영역을 벗어난 지점에서 그것으로의 콘택이 형성될 수 있도록 하기 위해, 기판(40)을 가로질러 연장한다는 것을 알 수 있을 것이다.
상기한 모든 것들의 관점에서, 신규한 장치 및 방법이 개시된다는 것이 명백하다. 다른 피쳐들 중에서, 트랜지스터(20)를 가로지르는 높은 역방향 전압들을 지탱하는 것을 용이하게 하기 위해 제 1 전류 전달 전극(CCE1)을 위한 영역 아래에 선택적으로 nHV 영역을 형성하는 것이 포함된다. 제 1 절연체보다 두꺼운 제 2 절연체를 형성하는 것은, 트랜지스터가 여전히 낮은 게이트-대-소스/드레인 용량 및 낮은 온 저항을 가지면서도, 높은 역방향 항복 전압을 가질 수 있게 한다.
본 발명의 주제가 바람직한 특정 실시예들로써 설명되기는 하지만, 반도체 분야의 당업자들이라면, 다수의 변경들 및 변형들이 가능하다는 것을 알 수 있을 것이다. 트랜지스터(21) 형성 방법이 양방향 트랜지스터를 형성하는 것과 관련하 여 설명되지만, 본 방법은 일방향 트랜지스터들의 형성에도 적용될 수 있다. 평균적 당업자들이라면, 도시된 단계들은 트랜지스터(20)를 형성하는데 필요한 제조 공정 단계들의 일부분을 구성할 뿐이라는 것을 알 수 있을 것이다. 부가적으로, "접속된"이라는 단어가 설명의 명료화를 위해 전체에 걸쳐 사용되지만, 그것은 "커플링된"이라는 단어와 동일한 의미를 갖는 것이다. 따라서, "접속된"은 직접 접속이나 간접 접속을 포함하는 것으로 해석되어야 한다.
본 발명에 의하면, 양방향에서 높은 항복 전압을 가지며, 감소된 온 저항을 가지는, 저비용의 양방향 스위치를 형성할 수 있게 된다.

Claims (5)

  1. MOS 트랜지스터로서,
    제 1 도전형 형태를 가진 기판;
    상기 기판에 제 2 도전형 형태의 제 1 도핑 영역으로서 형성되고 제 1 도체에 전기적으로 커플링되는 상기 트랜지스터의 바디 영역으로서, 상기 제 1 도핑 영역은 제 1 도핑 농도를 갖는, 상기 바디 영역;
    상기 기판 및 상기 제 1 도핑 영역쪽으로 연장하고 상기 기판의 표면으로부터 상기 기판쪽으로 연장하는 측벽을 갖는 개구부;
    상기 개구부내의 상기 MOS 트랜지스터의 게이트 구조로서, 상기 측벽의 제 1 부분을 따라 제 1 두께를 갖는 제 1 절연체 및 상기 기판의 상기 표면으로부터 상기 기판쪽으로 연장하는 상기 측벽의 다른 부분을 따라 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 절연체를 포함하는, 상기 게이트 구조; 및
    상기 제 1 도핑 농도보다 작은 제 2 도핑 농도를 갖는 상기 제 1 도전형 형태의 제 2 도핑 영역으로서, 상기 제 2 도핑 영역은 상기 제 1 도핑 영역을 덮고 상기 제 1 절연체는 상기 제 1 도핑 영역의 일부분에 나란하게 배치되며 상기 제 2 절연체는 상기 제 2 도핑 영역의 일부분에 나란하게 배치되는, 상기 제 2 도핑 영역
    을 포함하는, MOS 트랜지스터.
  2. 삭제
  3. MOS 트랜지스터 형성 방법으로서,
    제 1 도전형 형태 및 제 1 표면을 가진 기판을 제공하는 단계;
    상기 기판의 적어도 일부분내에 제 2 도전형 형태로서 제 1 최고 도핑 농도를 가진 제 1 도핑 영역을 형성하는 단계;
    상기 제 1 도핑 영역의 적어도 일부분을 덮고, 상기 제 1 최고 도핑 농도보다 크지 않는 제 2 최고 도핑 농도를 가지는, 상기 제 1 도전형 형태의 제 2 도핑 영역을 형성하는 단계;
    상기 제 2 도핑 영역의 적어도 일부분을 덮고 상기 제 2 최고 도핑 농도보다 큰 제 3 최고 도핑 농도를 가진, 상기 제 1 도전형 형태의 제 3 도핑 영역을 형성하는 단계; 및
    상기 제 1 도핑 영역 및 상기 제 2 도핑 영역에 나란하게 배치되어 있는 측벽을 가지도록 상기 기판쪽으로 개구부를 형성하는 단계
    를 포함하는, MOS 트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 MOS 트랜지스터 양단에 제 1 방향에서 인가되는 전압을 차단하는 제 1 차단 접합 및 상기 MOS 트랜지스터 양단에 제 2 방향에서 인가되는 전압들을 차단하는 제 2 차단 접합을 가지는 MOS 트랜지스터를 형성하는 단계를 더 포함하는, MOS 트랜지스터 형성 방법.
  5. MOS 트랜지스터 형성 방법으로서,
    제 1 도전형 형태 및 제 1 최고 도핑 농도를 가지는 채널 영역을 형성하는 단계;
    상기 채널 영역을 덮고, 상기 제 1 최고 도핑 농도보다 크지 않은 제 2 최고 도핑 농도를 가지는, 제 2 도전형 형태의 전류 전달 영역을 형성하는 단계;
    상기 전류 전달 영역을 덮고, 제 3 최고 도핑 농도를 가지는 제 1 도핑 영역을 형성하는 단계; 및
    상기 채널 영역에 나란하게 배치되어 있는 제 1 두께의 제 1 절연체 및 상기 전류 전달 영역의 일부분에 나란하게 배치되어 있는 좀더 큰 두께의 제 2 절연체를 가지는 트렌치 게이트 구조
    를 형성하는 단계를 포함하는, MOS 트랜지스터 형성 방법.
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