KR101928559B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 이 소자는 반도체 기판에 정의된 활성부들, 활성부들 사이에 형성된 트렌치 내에 배치된 소자분리 패턴, 활성부들 및 소자분리 패턴을 가로지르는 게이트 오목한 영역 내에 배치된 게이트 전극, 게이트 전극과 게이트 오목한 영역의 내면 사이에 개재된 게이트 유전막, 및 게이트 전극 양측의 각 활성부 상에 각각 배치되고, 금속-반도체 화합물을 포함하는 제1 오믹 패턴 및 제2 오믹 패턴을 포함한다. 게이트 오목한 영역 양측에 배치된 소자분리 패턴의 상부면은 반도체 기판의 상부면의 레벨 보다 낮게 리세스 된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 오믹 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업의 발전과 함께 반도체 소자는 더욱 고집적화 되고 있다. 이에 따라, 반도체 소자를 구성하는 요소들의 선폭들이 감소 되고 있으며, 구성 요소들 간의 접촉 저항이 증가될 수 있다.
상기 접촉 저항을 감소시키기 위하여 오믹 패턴이 구성요소들 간에 형성될 수 있다. 하지만, 고집적화로 인하여 이웃하는 오믹 패턴들이 서로 쇼트(short)될 수 있어, 반도체 소자의 신뢰성이 저하될 수 있다. 따라서, 반도체 소자 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 일 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 반도체 기판에 정의된 활성부들; 상기 활성부들 사이에 형성된 트렌치 내에 배치된 소자분리 패턴; 상기 활성부들 및 상기 소자분리 패턴을 가로지르는 게이트 오목한 영역 내에 배치된 게이트 전극; 상기 게이트 전극과 상기 게이트 오목한 영역의 내면 사이에 개재된 게이트 유전막; 및 상기 게이트 전극 양측의 상기 각 활성부 상에 각각 배치되고, 금속-반도체 화합물을 포함하는 제1 오믹 패턴 및 제2 오믹 패턴을 포함한다. 상기 게이트 오목한 영역 양측에 배치된 상기 소자분리 패턴의 상부면은 상기 반도체 기판의 상부면의 레벨 보다 낮게 리세스 된다.
일 실시예에서, 상기 게이트 오목한 영역의 제1 측에 배치된 상기 소자분리 패턴의 리세스된 상부면은 상기 활성부들 상에 각각 배치되고 상기 게이트 전극의 길이 방향으로 이웃한 상기 제1 오믹 패턴들 사이에 배치될 수 있으며, 상기 게이트 오목한 영역의 제2 측에 배치된 상기 소자분리 패턴의 리세스된 상부면은 상기 활성부들 상에 각각 배치되고 상기 게이트 전극의 상기 길이 방향으로 이웃한 상기 제2 오믹 패턴들 사이에 배치될 수 있다.
일 실시예에서, 상기 소자는 상기 트렌치의 내측벽 및 바닥면 상에 형성된 측벽 산화 패턴을 더 포함할 수 있다. 상기 소자분리 패턴은 상기 측벽 산화 패턴 상 및 상기 트렌치 내에 배치될 수 있으며, 상기 트렌치의 내측벽 상에 형성된 상기 측벽 산화 패턴의 상단은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높을 수 있다.
일 실시예에서, 상기 소자는 상기 게이트 전극 상에 배치된 캐핑 절연 패턴을 더 포함할 수 있다. 이 경우에, 상기 게이트 전극의 상부면은 상기 반도체 기판의 상부면의 상기 레벨 보다 낮은 레벨에 위치할 수 있으며, 상기 캐핑 절연 패턴은 상기 게이트 오목한 영역 내에 배치될 수 있다.
일 실시예에서, 상기 캐핑 절연 패턴의 상부면은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높은 레벨에 위치할 수 있으며, 상기 캐핑 절연 패턴은 상기 소자분리 패턴과 다른 절연 물질로 형성될 수 있다.
일 실시예에서, 상기 캐핑 절연 패턴의 상부면은 상기 소자분리 패턴의 상기 리세스된 상부면과 실질적으로 동일한 레벨에 위치할 수 있으며, 상기 캐핑 절연 패턴은 상기 소자분리 패턴과 동일한 절연 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제2 오믹 패턴들의 하부면들은 상기 게이트 전극의 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 상기 소자분리 패턴의 상기 리세스된 상부면은 상기 게이트 전극의 하단 보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 상기 소자는 상기 활성부들 및 소자분리 패턴을 가로지르는 격리 오목한 영역들 내에 각각 배치된 격리 게이트들; 및 상기 각 격리 게이트와 상기 각 격리 오목한 영역의 내면 사이에 배치된 격리 게이트 유전막을 더 포함할 수 있다. 상기 격리 오목한 영역들은 상기 게이트 오목한 영역과 평행할 수 있으며, 상기 활성부는 서로 인접한 상기 격리 게이트들 사이에 정의될 수 있다.
일 실시예에서, 상기 소자는 상기 제1 오믹 패턴에 전기적으로 접속된 소오스 라인; 및 상기 제2 오믹 패턴에 전기적으로 접속된 데이터 저장부를 더 포함할 수 있다.
상술된 다른 기술적 과제를 해결하기 위하여 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판에 활성부들 및 상기 활성부들 사이의 트렌치를 형성하는 것; 상기 트렌치 내에 소자분리 패턴을 형성하는 것; 상기 활성부들 및 소자분리 패턴을 가로지르는 게이트 오목한 영역을 형성하는 것; 상기 게이트 오목한 영역 내에 게이트 유전막, 게이트 전극 및 캐핑 절연 패턴을 차례로 형성하는 것; 상기 게이트 오목한 영역 양 측의 상기 소자분리 패턴의 상부면을 상기 반도체 기판의 상부면 보다 낮게 리세스 시키는 것; 상기 반도체 기판 상에 상기 게이트 전극 양측의 활성부들의 상부면들과 접촉되도록 금속막을 형성하는 것; 상기 금속막 내 금속과 상기 각 활성부의 반도체 물질을 반응시켜, 제1 및 제2 오믹 패턴들을 형성하는 것; 및 미반응된 금속막을 제거하는 것을 포함한다.
일 실시예에서, 상기 방법은 상기 소자분리 패턴을 형성하기 전에, 상기 트렌치의 내측벽 및 바닥면 상에 측벽 산화 패턴을 형성하는 것을 더 포함할 수 있다. 상기 소자분리 패턴은 상기 측벽 산화 패턴과 다른 절연 물질로 형성될 수 있다. 이 경우에, 상기 게이트 오목한 영역 양측의 상기 소자분리 패턴의 상부면을 리세스 한 후에, 상기 트렌치의 내측벽 상의 상기 측벽 산화 패턴의 상단은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높을 수 있다.
일 실시예에서, 상기 캐핑 절연 패턴은 상기 소자분리 패턴과 다른 절연 물질로 형성될 수 있다. 이 경우에, 상기 게이트 오목한 영역 양측의 상기 소자분리 패턴의 상부면을 리세스 한 후에, 상기 캐핑 절연 패턴의 상부면은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 상기 캐핑 절연 패턴은 상기 소자분리 패턴과 동일한 물질로 형성될 수 있다. 이 경우에, 상기 게이트 오목한 영역 양측의 상기 소자분리 패턴의 상부면을 리세스 할 때, 상기 캐핑 절연 패턴의 상부면도 리세스 될 수 있다. 상기 소자분리 패턴의 상기 리세스된 상부면은 상기 게이트 전극의 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 상기 게이트 오목한 영역 양측의 상기 소자분리 패턴을 리세스 하기 전에, 상기 방법은 상기 활성부들 및 소자분리 패턴을 가로지르는 격리 오목한 영역들을 형성하는 것; 및 상기 각 격리 오목한 영역 내에 격리 게이트 유전막, 격리 게이트, 및 격리 캐핑 절연 패턴을 차례로 형성하는 것을 더 포함할 수 있다. 상기 활성부는 인접한 상기 격리 오목한 영역들 사이에 정의될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 오목한 영역 양 측의 상기 소자분리 패턴의 상부면이 상기 반도체 기판의 상부면의 레벨 보다 낮게 리세스 된다. 이로 인하여, 상기 게이트 오목한 영역 내 상기 게이트 전극의 길이 방향으로 이웃한 상기 제1 오믹 패턴들 간의 쇼트(short) 및/또는 이웃한 상기 제2 오믹 패턴들 간의 쇼트를 방지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 보여주는 평면도이다.
도 1b는 도 1a의 I-I'을 따라 취해진 단면도이다.
도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다.
도 1d는 도 1b의 A 부분 및 도 1c의 B 부분을 확대한 도면이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2b는 본 발명의 실시예들에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도이다.
도 2c는 도 2a의 C 부분 및 도 2b의 D 부분을 확대한 도면이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3c는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3d는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 10b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도이다.
도 11은 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 12는 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플 되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 보여주는 평면도이다. 도 1b는 도 1a의 I-I'을 따라 취해진 단면도이다. 도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다. 도 1d는 도 1b의 A 부분 및 도 1c의 B 부분을 확대한 도면이다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 반도체 기판(100)은 제1 영역(50) 및 제2 영역(60)을 포함할 수 있다. 일 실시예에서, 상기 제1 영역(50)은 메모리 셀들을 포함하는 셀 영역에 해당할 수 있으며, 상기 제2 영역(60)은 주변회로를 포함하는 주변회로 영역에 해당할 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
셀 소자분리 패턴들(106r, cell device isolation patterns)이 상기 제1 영역(50) 내 반도체 기판(100) 내에 형성된 셀 트렌치들(102) 내에 각각 배치될 수 있다. 상기 셀 소자분리 패턴들(106r) 및 셀 트렌치들(102)은 평면적 관점에서 제1 방향으로 나란히 연장된 활성 라인 패턴들을 (ALP)을 정의할 수 있다. 즉, 상기 셀 소자분리 패턴들(106r)도 상기 제1 방향으로 나란히 연장될 수 있다. 상기 활성 라인 패턴(ALP)은 상기 셀 소자분리 패턴들(106r)에 의해 한정된 상기 제1 영역(50) 내 상기 반도체 기판(100)의 일부분일 수 있다. 상기 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다. 주변 소자분리 패턴이 상기 제2 영역(60)의 반도체 기판(100) 내에 형성된 주변 트렌치 내에 배치될 수 있다. 상기 주변 소자분리 패턴은 상기 제2 영역(60) 내에 주변 활성부(PA)를 정의할 수 있다. 상기 주변 활성부(PA)는 상기 주변 소자분리 패턴에 의해 둘러싸인 상기 제2 영역(60) 내 반도체 기판(100)의 일부분에 해당할 수 있다. 상기 주변 활성부(PA)는 상기 제1 도전형의 도펀트들 또는 상기 제1 도전형과 다른 제2 도전형의 도펀트들에 의해 도핑될 수 있다. 상기 셀 트렌치(102)의 깊이는 상기 주변 트렌치의 깊이와 같거나 다를 수 있다.
셀 측벽 산화 패턴(104, cell sidewall oxide pattern)이 상기 각 셀 트렌치(102)의 내측벽 및 바닥면 상에 실질적으로 콘포말하게 배치될 수 있다. 상기 셀 소자분리 패턴(106r)은 상기 셀 측벽 산화 패턴(104) 상에 배치될 수 있다. 즉, 상기 셀 측벽 산화 패턴(104)은 셀 트렌치(102)의 내면(즉, 내측벽 및 바닥면)과 상기 셀 소자분리 패턴(106r) 사이에 배치될 수 있다. 이와 마찬가지로, 주변 측벽 산화 패턴(미도시함)이 상기 주변 트렌치의 내측벽 및 바닥면 상에 실질적으로 콘포말하게 배치될 수 있으며, 상기 주변 소자분리 패턴은 상기 주변 측벽 산화 패턴 상에 배치될 수 있다.
격리 오목한 영역들(108i, isolation recess regions)이 상기 활성 라인 패턴들(ALP) 및 상기 셀 소자분리 패턴들(102)을 가로지를 수 있다. 평면적 관점에서 상기 격리 오목한 영역들(108i)은 상기 제1 방향에 수직한 제2 방향으로 나란히 연장된 그루브 형태들일 수 있다. 상기 격리 오목한 영역들(108i)은 상기 각 활성 라인 패턴(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 상기 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 격리 오목한 영역들(108i) 사이에 위치한 상기 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 상기 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 소자 분리 패턴들(106r) 및 서로 인접한 한 쌍의 상기 격리 오목한 영역들(108i)에 의해 정의될 수 있다. 평면적 관점에서 상기 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 상기 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 각 행을 구성 할 수 있으며, 인접한 상기 한 쌍의 격리 오목한 영역들(105i) 사이에 배치된 셀 활성부들(CA)은 상기 제2 방향을 따라 배열되어 각 열을 구성할 수 있다.
적어도 하나의 게이트 오목한 영역(108c, gate recess region)이 상기 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 상기 게이트 오목한 영역(108c)은 상기 격리 오목한 영역들(108i)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 상기 게이트 오목한 영역들(108c)이 상기 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 상기 각 셀 활성부(CA)에 형성될 수 있다.
상기 게이트 오목한 영역(108c)의 깊이는 상기 격리 오목한 영역(108i)의 깊이와 실질적으로 동일할 수 있다. 상기 게이트 오목한 영역(108c)의 폭은 상기 격리 오목한 영역(108i)의 폭과 같거나 다를 수 있다. 상기 게이트 및 격리 오목한 영역들(108c, 108i)의 각각의 상기 깊이는 상기 셀 트렌치(102)의 깊이 보다 작을 수 있다.
셀 게이트 전극(CG, cell gate electrode)이 상기 각 게이트 오목한 영역(108c)에 배치될 수 있으며, 셀 게이트 유전막(110c)이 상기 셀 게이트 전극(CG)과 상기 게이트 오목한 영역(108c)의 내면 사이에 배치될 수 있다. 상기 게이트 오목한 영역(108c)의 형태에 기인하여, 상기 셀 게이트 전극(CG)은 상기 제2 방향으로 연장된 라인 형태를 가질 수 있다. 상기 셀 게이트 전극(CG)을 포함하는 상기 셀 트랜지스터는 상기 게이트 오목한 영역(108c)에 의하여 리세스된 채널 영역을 포함할 수 있다. 셀 캐핑 절연 패턴(112c, cell capping insulating pattern)이 상기 셀 게이트 전극(CG) 상에 배치될 수 있다. 상기 셀 게이트 전극(CG)의 상부면은 상기 게이트 오목한 영역(108c)의 상단 보다 낮을 수 있다. 이로써, 상기 셀 캐핑 절연 패턴(112c)도 상기 게이트 오목한 영역(108c) 내에 배치될 수 있다. 일 실시예에서, 상기 셀 캐핑 절연 패턴(112c)의 상부면은 상기 게이트 오목한 영역(108c)의 상단과 실질적으로 동일한 레벨에 위치할 수 있다. 도 1d에 개시된 바와 같이, 상기 게이트 오목한 영역(108c)의 상단은 상기 반도체 기판(100)의 상부면의 레벨(200)과 실질적으로 동일할 수 있다.
격리 게이트(IG, isolation gate)가 상기 각 격리 오목한 영역(108i) 내에 배치될 수 있으며, 격리 게이트 유전막(110i)이 상기 각 격리 게이트(IG)와 상기 각 격리 오목한 영역(108i)의 내면 사이에 배치될 수 있다. 상기 격리 게이트(IG)도 상기 제2 방향으로 연장된 라인 형태를 가질 수 있다. 격리 캐핑 절연 패턴(112i)이 상기 격리 게이트(IG) 상에 배치될 수 있다. 상기 격리 게이트(IG)의 상부면은 상기 격리 오목한 영역(108i)의 상단 보다 낮은 수 있다. 이에 따라, 상기 격리 캐핑 절연 패턴(112i)도 상기 격리 오목한 영역(108i) 내에 배치될 수 있다. 상기 격리 캐핑 절연 패턴(112i)의 상부면은 상기 셀 캐핑 절연 패턴(112c)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 반도체 소자의 동작 시에, 격리 전압이 상기 격리 게이트들(IG)에 인가될 수 있다. 상기 격리 전압은 상기 격리 오목한 영역(108i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 격리 게이트들(IG) 아래의 격리 채널 영역들이 턴-오프(turn-off) 된다. 이로 인하여, 상기 각 활성 라인 패턴(ALP)으로부터 분할된 상기 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 상기 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 상기 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 상기 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 격리 게이트(IG)는 상기 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 상기 셀 게이트 유전막(110c) 및 상기 격리 게이트 유전막(110i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제1 소오스/드레인 영역(SD1)이 상기 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제2 소오스/드레인 영역(SD2)이 상기 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 상기 제1 소오스/드레인 영역(SD1)은 상기 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 상기 제2 소오스/드레인 영역들(SD2)이 상기 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 상기 각 셀 활성부(CA)에 형성된 상기 한 쌍의 셀 트랜지스터들은 상기 제1 소오스/드레인 영역(SD1)을 공유할 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)은 상기 셀 활성부(CA)의 상기 제1 도전형과 다른 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
주변 게이트 전극(116)이 상기 제2 영역(60) 내 주변 활성부(PA) 상부를 가로지를 수 있다. 주변 게이트 유전막(114)이 상기 주변 게이트 전극(116)과 상기 주변 활성부(PA)의 상부면 사이에 개재될 수 있다. 주변 캐핑 절연 패턴(118)이 상기 주변 게이트 전극(116)의 상부면 상에 배치될 수 있으며, 게이트 스페이서들(120)이 상기 주변 게이트 전극(116)의 양 측벽들 상에 각각 배치될 수 있다. 주변 소오스/드레인 영역들(122)이 상기 주변 게이트 전극(116) 양측의 상기 주변 활성부(PA) 내에 각각 배치될 수 있다. 상기 주변 소오스/드레인 영역들(122)은 상기 주변 활성부(PA)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 상기 셀 트랜지스터와 달리, 상기 주변 게이트 전극(116)을 포함하는 주변 트랜지스터는 평탄한 채널 영역(planar channel region)을 포함할 수 있다. 즉, 상기 주변 트랜지스터는 평탄한 트랜지스터(planar transistor)일 수 있다.
제1 오믹 패턴(135a, first ohmic pattern)이 상기 제1 소오스/드레인 영역(SD1) 상에 배치되고, 제2 오믹 패턴(135b)이 상기 제2 소오스/드레인 영역(SD2) 상에 배치된다. 상기 제1 및 제2 오믹 패턴들(135a, 135b)는 금속과 상기 셀 활성부(CA)의 반도체 물질의 반응에 의해 형성된 금속-반도체 화합물을 포함할 수 있다. 상기 반도체 기판(100)이 실리콘 기판인 경우에, 상기 제1 및 제2 오믹 패턴들(135a, 135b)은 금속 실리사이드를 포함할 수 있다. 예컨대, 상기 제1 및 제3 오믹 패턴들(135a, 135b)은 코발트 실리사이드, 니켈 실리사이드, 및/또는 티타늄 실리사이드를 포함할 수 있다.
주변 오믹 패턴들(135p)가 상기 주변 소오스/드레인 영역들(122) 상에 각각 배치될 수 있다. 상기 주변 오믹 패턴들(135a)은 상기 제1 및 제2 오믹 패턴들(135a, 135b)과 동일한 금속-반도체 화합물을 포함할 수 있다.
도 1c 및 도 1d에 개시된 바와 같이, 상기 제1 및 제2 오믹 패턴들(135a, 135b)은 금속과 상기 셀 활성부(CA)의 반도체 물질의 반응에 의해 형성됨으로써, 상기 제1 및 제2 오믹 패턴들(135a, 135b)의 하부면들은 상기 반도체 기판(100)의 상부면의 레벨(200) 보다 낮은 레벨에 위치할 수 있다. 상기 반도체 기판(100)의 상부면의 레벨(200)은 도 1b에 개시된 주변 게이트 전극(116) 아래의 주변 활성부(CA)의 상부면의 레벨에 해당할 수 있다.
도 1c 및 도 1d를 참조하면, 상기 게이트 오목한 영역(108c) 양측의 상기 셀 소자분리 패턴(106r)의 상부면은 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮게 리세스 된다. 상기 게이트 오목한 영역(108c) 제1 측의 상기 셀 소자분리 패턴(106r)의 리세스된 상부면은 상기 제2 방향으로 이웃한 상기 제1 오믹 패턴들(135a) 사이에 배치되고, 상기 게이트 오목한 영역(108c) 제2 측의 상기 셀 소자분리 패턴(106r)의 리세스된 상부면은 상기 제2 방향으로 이웃한 상기 제2 오믹 패턴들(135b) 사이에 배치된다. 제1 층간 유전막(140)이 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면 위의 상기 셀 트렌치(102)를 채울 수 있다. 상기 제1 층간 유전막(140)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다. 상기 셀 소자분리 패턴들(106r)은 상기 셀 측벽 산화 패턴(104)과 다른 절연 물질로 형성될 수 있다. 이로써, 상기 셀 소자분리 패턴들(106r)의 리세스된 상부면들은 상기 셀 트렌치(102)의 내측벽 상에 배치된 상기 셀 측벽 산화 패턴(104)의 상단 보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 상기 셀 측벽 산화 패턴(104)의 상기 상단은 상기 반도체 기판(100)의 상부면의 상기 레벨(200)과 실질적으로 동일할 수 있다. 예컨대, 상기 셀 측벽 산화 패턴(104)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 상기 셀 소자분리 패턴들(106)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
상기 셀 캐핑 절연 패턴(112c)은 상기 셀 소자분리 패턴(106r)과 다른 절연 물질로 형성될 수 있다. 이 경우에, 도 1d에 개시된 바와 같이, 상기 셀 소자분리 패턴들(106r)의 상기 리세스된 상부면들은 상기 셀 캐핑 절연 패턴(112c)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 셀 캐핑 절연 패턴(112c)의 상부면은 상기 반도체 기판(100)의 상부면의 상기 레벨(200)과 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에, 상기 셀 캐핑 절연 패턴(112c)은 산화물(ex, 실리콘 산화물)으로 형성될 수 있으며, 상기 셀 소자분리 패턴들(106)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
일 실시예에서, 상기 셀 소자분리 패턴들(106r)의 상기 리세스된 상부면들은 상기 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 상기 셀 소자분리 패턴들(106r)의 상기 리세스된 상부면들은 상기 제1 및 제2 오믹 패턴들(135a, 135b)의 하부면들 보다 낮은 레벨에 위치할 수도 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상술된 바와 같이, 상기 셀 소자분리 패턴들(106r)의 상기 리세스된 상부면들은 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮게 리세스 된다. 이로 인하여, 도 1a, 도 1c 및 도 1d에 개시된 바와 같이, 상기 제2 방향으로 이웃한 제2 오믹 패턴들(135b)간의 금속 이동 통로(metal migration distance)가 증가될 수 있다. 구체적으로, 상기 금속 이동 통로는 상기 제1 층간 유전막(140)과 상기 셀 측벽 산화 패턴(104)간의 계면 및 상기 제1 층간 유전막(140) 및 상기 소자분리 패턴(106r)의 상부면 간의 계면을 따라 연장될 수 있다. 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면이 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮음으로써, 상기 금속 이동 통로는 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면 보다 높은 상기 셀 트렌치(102)의 상부 내측벽의 높이(H)의 2배만큼 증가될 수 있다. 그 결과, 이웃한 상기 제2 오믹 패턴들(135b)간의 쇼트를 방지할 수 있다. 이와 마찬가지로, 상기 제2 방향으로 이웃한 상기 제1 오믹 패턴들(135a)간의 금속 이동 경로가 증가되어, 이들간의 쇼트를 방지시킬 수 있다.
계속해서, 도 1a 내지 도 1c를 참조하면, 상기 제1 층간 유전막(140)이 상기 반도체 기판(100) 전면 상에 배치될 수 있다. 소오스 라인들(SL)이 상기 제1 영역(50)내 상기 제1 층간 유전막(140) 내에 형성된 그루브들을 각각 채울 수 있다. 상기 소오스 라인들(SL)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 소오스 라인(SL)은 상기 제2 방향을 따라 배열된 상기 제1 오믹 패턴들(135a)과 전기적으로 접속될 수 있다. 상기 소오스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제2 층간 유전막(145)이 상기 제1 층간 유전막(140) 및 상기 소오스 라인들(SL) 상에 배치될 수 있다. 상기 제2 층간 유전막(145)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
셀 콘택 플러그들(150)이 상기 제2 및 제1 층간 유전막들(145, 140)을 연속적으로 관통할 수 있다. 상기 각 셀 콘택 플러그(150)는 상기 각 제2 오믹 패턴(135b)에 접속될 수 있다. 제1 주변 하부 콘택 플러그(151a)가 상기 제2 영역(60) 내 제2 및 제1 층간 유전막들(145, 140) 및 주변 캐핑 절연 패턴(118)을 연속적으로 관통하여 상기 주변 게이트 전극(116)에 접속될 수 있다. 제2 주변 상부 콘택 플러그(151b)가 상기 제2 영역(60) 내의 제2 및 제1 층간 유전막들(145, 140)을 연속적으로 관통하여 상기 주변 오믹 패턴(151b)에 접속될 수 있다. 상기 셀, 제1 주변 하부, 및 제2 주변 하부 콘택 플러그들(150, 151a, 151b)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 영역(50) 내 제2 층간 유전막(145) 상에 정보 저장부들(DSP)이 배치될 수 있다. 상기 정보 저장부들(DSP)은 상기 셀 콘택 플러그들(150)에 각각 접속될 수 있다. 이로써, 상기 각 정보 저장부(DSP)는 상기 각 제2 소오스/드레인 영역(SD2)에 전기적으로 접속될 수 있다. 상기 정보 저장부(DSP)는 논리 데이터를 저장할 수 있다. 예컨대, 상기 정보 저장부(DSP)는 자화 방향을 이용하는 자기터널접합, 전기적 통로를 이용하는 전이 금속 산화물, 및 상변화 물질 중에서 어느 하나를 포함할 수 있다. 상기 정보 저장부(DSP)에 대한 구체적인 설명은 후술 한다.
제3 층간 유전막(155)이 상기 제2 층간 유전막(145) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 영역(50) 내 제3 층간 유전막(155)은 상기 정보 저장부들(DSP) 사이의 공간을 채울 수 있으며, 상기 정보 저장부들(DSP)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 상기 제1 영역(50) 내 제3 층간 유전막(155)은 상기 정보 저장부들(DSP)의 상부면들을 덮을 수도 있다. 상기 제3 층간 유전막(155)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제1 주변 상부 콘택 플러그(157a)가 상기 제2 영역(60) 내 제3 층간 유전막(155)을 관통하여 상기 제1 주변 하부 콘택 플러그(151a)에 접속될 수 있으며, 제2 주변 상부 콘택 플러그(157ba)가 상기 제2 영역(60) 내 제3 층간 유전막(155)을 관통하여 상기 제2 주변 하부 콘택 플러그(151b)에 접속될 수 있다. 상기 제1 및 제2 주변 상부 콘택 플러그들(157a, 157b)은 도전 물질로 형성된다.
비트 라인들(BL)이 상기 제1 영역(50)내 제3 층간 유전막(155) 상에 배치될 수 있다. 상기 각 비트 라인(BL)은 상기 제1 방향으로 배열된 복수의 상기 정보 저장부들(DSP)과 전기적으로 접속될 수 있다. 제1 주변 배선(160a) 및 제2 주변 배선(160a)이 상기 제2 영역(60) 내 제3 층간 유전막(155) 상에 배치되어, 상기 제1 주변 상부 콘택 플러그(157a) 및 상기 제2 주변 상부 콘택 플러그(157b)에 각각 접속될 수 있다. 상기 비트 라인들(BL) 및 상기 제1 및 제2 주변 배선들(160a, 160b)은 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다. 도 2b는 본 발명의 실시예들에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도이다. 도 2c는 도 2a의 C 부분 및 도 2b의 D 부분을 확대한 도면이다.
도 2a 내지 도 2c를 참조하면, 본 변형예에 따르면, 셀 캐핑 절연 패턴들(112cr)이 셀 소자분리 패턴들(106r')과 동일한 절연 물질로 형성될 수 있다. 이 경우에, 상기 게이트 오목한 영역(108c) 양측의 셀 소자분리 패턴(106r')의 상부면 및 상기 셀 캐핑 절연 패턴(112cr)의 상부면이 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮게 리세스될 수 있다. 본 변형예에서, 상기 셀 캐핑 절연 패턴(112cr)의 리세스된 상부면은 상기 셀 소자분리 패턴(106r')의 상기 리세스된 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이로써, 상기 셀 소자분리 패턴(106r')의 상기 리세스된 상부면은 상기 셀 게이트 전극(CG)의 상부면 보다 높은 레벨에 위치할 수 있다.
상기 셀 소자분리 패턴(106r') 및 상기 셀 캐핑 절연 패턴(112cr)의 리세스된 상부면들은 상기 셀 트렌치(102)의 내측벽 상의 상기 셀 측벽 산화 패턴(104)의 상기 상단 보다 낮은 레벨에 위치할 수 있다.
이와 마찬가지로, 격리 캐핑 절연 패턴(112ir)의 상부면도 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮게 리세스될 수 있다. 상기 격리 캐핑 절연 패턴(112ir)의 상부면도 상기 셀 소자분리 패턴(106r')의 상기 리세스된 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 층간 유전막(140)이 상기 셀 및 격리 캐핑 절연 패턴들(112cr, 112ir)의 리세스된 상부면들 위의 게이트 및 격리 오목한 영역들(108c, 108i) 및 상기 셀 소자분리 패턴들(106r')의 리세스된 상부면 위의 셀 트렌치(102)을 채울 수 있다. 예컨대, 상기 셀 소자분리 패턴들(106r') 및 상기 셀 및 격리 캐핑 절연 패턴들(112cr, 112ir)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
본 변형예에 따르면, 상기 셀 소자분리 패턴들(106r')의 상기 리세스된 상부면들이 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮음으로써, 상기 제2 방향으로 서로 인접한 상기 제2 오믹 패턴들(135b)의 간의 쇼트(short) 및 상기 제2 방향으로 서로 인접한 상기 제1 오믹 패턴들(135a)간의 쇼트가 방지될 수 있다. 이에 더하여, 상기 셀 및 격리 캐핑 절연 패턴들(112cr, 112ir)의 상부면들도 상기 반도체 기판(100)의 상부면의 상기 레벨(200) 보다 낮게 리세스 됨으로써, 상기 제1 방향으로 인접한 제1 및 제2 오믹 패턴들(135a, 135b)간의 쇼트 및/또는 상기 제1 방향으로 인접한 제2 오믹 패턴들(135b)간의 쇼트도 방지될 수 있다.
다음으로, 상기 정보 저장부(DSP)의 다양한 예들을 도면들을 참조하여 구체적으로 설명한다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3a를 참조하면, 본 예에 따른 정보 저장부(DSP)는 기준 패턴(220), 자유 패턴(240), 및 상기 기준 패턴(220) 및 자유 패턴(240) 사이에 배치된 터널 배리어 패턴(230, tunnel barrier pattern)을 포함할 수 있다. 상기 기준 패턴(220)은 일 방향으로 고정된 자화방향(FM)을 갖고, 상기 자유 패턴(240)은 상기 기준 패턴(220)의 자화방향(FM)에 평행 또는 반 평행하도록 변경 가능한 자화방향(CM)을 갖는다. 상기 기준 패턴(220) 및 자유 패턴(240)의 자화방향들(FM, CM)은 상기 자유 패턴(240)과 접촉되는 상기 터널 배리어 패턴(230)의 일면에 평행할 수 있다. 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
상기 자유 패턴(240)의 자화방향(CM)이 상기 기준 패턴(220)의 자화방향(FM)과 평행한 경우에, 상기 정보 저장부(DSP)는 제1 저항 값을 가질 수 있다. 상기 자유 패턴(240)의 자화방향(CM)이 상기 기준 패턴(220)의 자화방향(FM)에 반 평행한 경우에, 상기 정보 저장부(DSP)는 상기 제1 저항 값 보다 큰 제2 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장부(DSP)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(240)의 자화방향(CM)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(220) 및 자유 패턴(240)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴(220)은 상기 기준 패턴(220) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(230)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(DSP)는 하부 전극(210) 및 상부 전극(250)을 더 포함할 수 있다. 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)은 상기 하부 전극(210) 및 상부 전극(250) 사이에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 기준 패턴(220), 터널 배리어 패턴(230) 및 자유 패턴(240)이 상기 하부 전극(210) 상에 차례로 배치될 수 있으며, 상기 상부 전극(250)이 상기 자유 패턴(240) 상에 배치될 수 있다. 이와는 달리, 상기 자유 패턴(240), 상기 터널 배리어 패턴(230), 및 상기 기준 패턴(220)이 상기 하부 전극(210) 상에 차례로 적층될 수도 있다. 이 경우에, 상기 상부 전극(250)은 상기 기준 패턴(220) 상에 배치될 수 있다. 상기 하부 전극(210) 및 상부 전극(250)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3b를 참조하면, 본 예에 따른 정보 저장부(DSPa)는 기준 수직 패턴(320), 자유 수직 패턴(340), 및 상기 기준 수직 패턴(320)과 자유 수직 패턴(340) 사이에 개재된 터널 배리어 패턴(330)을 포함할 수 있다. 상기 기준 수직 패턴(320)은 일 방향으로 고정된 자화방향(FMV)을 가질 수 있으며, 상기 자유 수직 패턴(340)은 상기 기준 수직 패턴(320)의 자화방향(FMV)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화방향(CMV)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(320, 340)의 자화방향들(FMV, CMV)은 상기 자유 수직 패턴(340)과 접촉된 상기 터널 배리어 패턴(330)의 일면에 수직(perpendicular)할 수 있다.
상기 기준 및 자유 수직 패턴들(320, 340)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 수직 패턴(320)은 상기 자유 수직 패턴(340)에 비하여 두꺼울 수 있으며, 및/또는 상기 기준 수직 패턴(320)의 보자력이 상기 자유 수직 패턴(340)의 보자력 보다 클 수 있다.
상기 터널 배리어 패턴(330)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 상기 정보 저장부(DSPa)는 하부 전극(310) 및 상부 전극(350)을 더 포함할 수 있다. 도시된 바와 같이, 상기 기준 수직 패턴(320), 터널 배리어 패턴(330) 및 자유 수직 패턴(340)이 상기 하부 전극(310) 상에 차례로 적층될 수 있으며, 상기 상부 전극(350)이 상기 자유 수직 패턴(340) 상에 배치될 수 있다. 이와는 달리, 상기 자유 수직 패턴(340), 터널 배리어 패턴(330) 및 기준 수직 패턴(320)이 상기 하부 전극(310) 상에 차례로 적층될 수 있으며, 상기 상부 전극(350)이 상기 기준 수직 패턴(320) 상에 배치될 수 있다. 상기 하부 및 상부 전극들(310, 350)은 도전성 금속 질화물로 형성될 수 있다.
도 3c는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3c를 참조하면, 본 예에 따른 정보 저장부(DSPb)는 차례로 적층된 상변화 물질 패턴(410) 및 캐핑 전극(420)을 포함할 수 있다. 상기 상변화 물질 패턴(410)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상기 상변화 물질 패턴(410)은 비정질 상태의 상기 상변화 물질 패턴(410)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 상기 정보 저장부(DSPb)는 논리 데이터를 저장할 수 있다. 일 실시예에 따르면, 상기 상변화 물질 패턴(410)과 접촉된 상기 셀 콘택 플러그(150)는 히터 전극으로 사용될 수 있다. 이 경우에, 상기 셀 콘택 플러그(150)에 인접한 상기 상변화 물질 패턴(410)의 일부분 프로그램 영역에 해당할 수 있다. 상기 프로그램 영역이 결정 상태 또는 비정질 상태로 변환될 수 있다.
상기 상변화 물질 패턴(410)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 상변화 물질 패턴(410)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb, 및 도핑된 Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 도핑된 Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(420)은 도전성 금속 질화물로 형성될 수 있다.
도 3d는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3d를 참조하면, 본 예에 따른 정보 저장부(DSPc)는 하부 전극(510), 상부 전극(530), 및 상기 하부 및 상부 전극들(510, 530) 사이에 개재된 전이금속 산화물 패턴(520)을 포함할 수 있다. 적어도 하나의 전기적 통로(EP)가 프로그램 동작에 의하여 상기 전이금속 산화물 패턴(520) 내에서 생성되거나 소멸될 수 있다. 상기 전기적 통로(EP)의 양 단들은 상기 하부 및 상부 전극들(510, 530)에 각각 연결될 수 있다. 상기 전기적 통로(EP)가 생성된 경우에 상기 정보 저장부(DSPc)는 낮은 저항 값을 가질 수 있으며, 상기 전기적 통로(EP)가 소멸된 경우에 상기 정보 저장부(DSPc)는 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(EP)에 의한 저항 값 차이를 이용하여 상기 정보 저장부(DSPc)는 논리 데이터를 저장할 수 있다. 상기 전기적 통로(EP)는 프로그램 동작에 의하여 생성되거나 소멸될 수 있다.
예컨대, 상기 전이금속 산화물 패턴(520)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 하부 및 상부 전극들(510, 530)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
도 1a 내지 도 1c의 정보 저장부(DSP)는 도 3a 내지 도 3d의 정보 저장부들(DSP, DSPa, DSPb, DSPc) 중의 어느 하나로 구현될 수 있다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다. 도 4b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 반도체 기판(100)을 준비한다. 상기 제1 영역(50) 내의 반도체 기판(100) 내에 셀 트렌치들(102)을 형성하여 상기 제1 영역(50) 내에 도 1a의 활성 라인 패턴들(ALP)을 정의할 수 있다. 상기 제2 영역(60) 내의 반도체 기판(100) 내에 주변 트렌치(미도시함)를 형성하여 주변 활성부(PA)를 정의할 수 있다. 상기 셀 트렌치들(102) 및 주변 트렌치를 갖는 반도체 기판(100)에 산화 공정을 수행하여, 상기 각 셀 트렌치(102)의 내면(즉, 내측벽 및 바닥면) 상의 셀 측벽 산화 패턴(104) 및 주변 트렌치의 내면 상의 주변 측벽 산화 패턴(미도시함)을 형성할 수 있다. 상기 셀 트렌치들(102)의 내면들 및 상기 주변 트렌치의 내면의 식각 손상들은 상기 산화 공정에 의하여 치유될 수 있다. 상기 산화 공정은 열 산화 공정일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
셀 소자분리 패턴(106)이 상기 셀 측벽 산화 패턴(104)을 갖는 상기 각 셀 트렌치(102) 내에 형성될 수 있으며, 주변 소자분리 패턴(미도시함)이 상기 주변 측벽 산화 패턴을 갖는 상기 주변 트렌치 내에 형성될 수 있다. 상기 셀 소자분리 패턴(106)의 상부면 및 상기 주변 소자분리 패턴의 상부면은 상기 반도체 기판(100)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상술된 바와 같이, 상기 셀 소자분리 패턴(106)은 상기 셀 측벽 산화 패턴(104)과 다른 절연 물질로 형성될 수 있다. 상기 주변 소자분리 패턴은 상기 셀 소자분리 패턴(106)과 동일한 절연 물질을 포함할 수 있다. 이에 더하여, 상기 주변 소자분리 패턴은 상기 셀 소자분리 패턴(106)과 다른 절연 물질을 더 포함할 수도 있다.
상기 제1 영역(50) 내 활성 라인 패턴들(ALP) 및 상기 셀 소자분리 패턴들(106)을 패터닝하여, 도 1a의 제2 방향으로 나란히 연장된 게이트 오목한 영역들(108c) 및 격리 오목한 영역들(108i)을 형성할 수 있다. 도 1a 내지 도 1d를 참조하여 설명한 것과 같이, 상기 격리 오목한 영역들(108i)은 상기 각 활성 라인 패턴(ALP)을 복수의 셀 활성부들(CA)로 분할할 수 있다. 상기 게이트 오목한 영역들(108c)은 상기 셀 활성부들(CA)을 가로지른다. 상기 오목한 영역들(108c, 108i)의 각각의 깊이는 상기 셀 트렌치(102)의 깊이 보다 작을 수 있다.
도 5a 및 도 5b를 참조하면, 셀 게이트 유전막(110c)이 상기 각 게이트 오목한 영역(108c)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(110i)이 상기 각 격리 오목한 영역(108i)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 상기 셀 및 격리 게이트 유전막들(110c, 110i)은 동시에 형성될 수 있다. 일 실시예에서, 상기 셀 게이트 유전막(110c)은 상기 오목한 영역들(108c, 108i) 양측의 셀 활성부들(CA) 상에도 형성될 수 있다.
이어서, 도전막이 상기 오목한 영역들(108c, 108i)을 채우도록 형성될 수 있으며, 상기 도전막을 식각하여, 상기 각 게이트 오목한 영역(108c) 내의 셀 게이트 전극(CG) 및 상기 각 격리 오목한 영역(108i) 내의 격리 게이트(IG)를 형성할 수 있다. 도시된 바와 같이, 상기 셀 게이트 전극(CG) 및 상기 격리 게이트(IG)의 상부면들은 상기 반도체 기판(100)의 상부면의 레벨(즉, 상기 셀 활성부(CA)의 상부면의 레벨) 보다 낮게 리세스될 수 있다.
이어서, 캐핑 절연막이 상기 반도체 기판(100) 상에 형성되어, 상기 셀 게이트 전극(CG) 및 상기 격리 게이트(IG) 위의 오목한 영역들(108c, 108i)을 채울 수 있다. 상기 캐핑 절연막이 평탄화되어, 상기 각 게이트 오목한 영역(108c)내의 셀 캐핑 절연 패턴(112c) 및 상기 각 격리 오목한 영역(108i) 내의 격리 캐핑 절연 패턴(112i)이 형성될 수 있다. 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)의 상부면들은 상기 반도체 기판(100)의 상부면의 레벨과 실질적으로 동일할 수 있다.
도펀트들을 상기 각 셀 게이트 전극(CG) 양측의 상기 각 셀 활성부(CA) 내에 주입되어, 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)의 하부면들은 상기 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다.
차례로 적층된 주변 게이트 유전막(114), 주변 게이트 전극(116), 및 주변 캐핑 절연 패턴(118)을 상기 제2 영역(60) 내 상기 주변 활성부(PA) 상에 형성할 수 있다. 주변 소오스/드레인 영역들(122)이 상기 주변 게이트 전극(116) 양측의 상기 주변 활성부(PA) 내에 각각 형성될 수 있다. 게이트 스페이서(120)가 상기 주변 게이트 전극(116) 양 측벽들 상에 각각 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 셀 오목한 영역(108c) 양측의 상기 셀 소자분리 패턴(106)의 상부면을 리세스 시킨다. 참조부호 '106r'은 리세스된 상부면을 갖는 셀 소자분리 패턴(106r)을 나타낸다. 상기 셀 소자분리 패턴(106r)의 리세스된 상부면은 상기 반도체 기판(100)의 상부면(즉, 상기 셀 활성부(CA)의 상부면) 보다 낮은 레벨에 위치한다. 상기 셀 오목한 영역(108c)의 제1 측에 위치한 상기 셀 소자분리 패턴(106r)의 리세스된 상부면은 도 1의 제2 방향으로 이웃한 제1 소오스/드레인 영역들(SD1) 사이에 배치되고, 상기 셀 오목한 영역(108c)의 제2 측에 위치한 상기 셀 소자분리 패턴(106r)의 리세스된 상부면은 상기 제2 방향으로 이웃한 제2 소오스/드레인 영역들(SD2) 사이에 배치된다.
상술된 바와 같이, 상기 셀 소자분리 패턴(106)은 상기 셀 측벽 산화 패턴(104)과 다른 절연물질로 형성된다. 이로써, 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면은 상기 셀 트렌치(102)의 내측벽 상의 셀 측벽 산화 패턴(104)의 상단 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)은 상기 셀 소자분리 패턴(106)과 다른 절연 물질로 형성될 수 있다. 이 경우에, 상기 셀 소자분리 패턴(106)이 리세스될 때, 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)은 거의 리세스되지 않을 수 있다. 따라서, 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)의 상부면들은 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면 보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면은 상기 게이트 오목한 영역(108c) 내 상기 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다.
상기 셀 소자분리 패턴(106)이 리세스될 때, 상기 주변 소자분리 패턴의 적어도 일부도 리세스될 수 있다. 이와는 달리, 상기 제2 영역(60) 내에 마스크 패턴(미도시함)을 형성한 후에, 상기 셀 소자분리 패턴들(106)을 리세스 시킬 수 있다. 이 경우에, 상기 주변 소자분리 패턴은 리세스 되지 않을 수 있다.
이어서, 상기 반도체 기판(100) 전면 상에 금속막(130)을 콘포말하게 증착 시킬 수 있다. 상기 금속막(130)은 코발트, 니켈, 및/또는 티타늄 등을 포함할 수 있다. 상기 금속막(130)은 상기 셀 소자분리 패턴(106r) 위의 상기 셀 트렌치(102)의 상부 측벽 및 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면을 따라 콘포말하게 연장될 수 있다. 이로써, 도 6b에 도시된 바와 같이, 이웃한 제2 소오스/드레인 영역들(SD2) 사이에 위치한 상기 금속막(130)의 유효 길이를 상기 셀 소자분리 패턴(106r) 위의 상기 셀 트렌치(102)의 상부 측벽의 높이의 약 2배만큼 증가시킬 수 있다.
상기 제1 영역(50)내 상기 금속막(130)은 상기 셀 게이트 전극들(CG) 양측의 셀 활성부들(CA)의 상부면들(즉, 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)의 상부면들)과 접촉될 수 있다. 상기 제2 영역(60) 내 상기 금속막(130)은 상기 주변 게이트 전극(112) 양측의 주변 활성부(PA)의 상부면(즉, 상기 주변 소오스/드레인 영역들(122)의 상부면들)과 접촉될 수 있다.
도 7a 및 도 7b를 참조하면, 열처리 공정을 수행하여 상기 금속막(130)의 금속과 상기 활성부들(CA, PA)의 반도체 물질을 반응시킨다. 이로써, 오믹 패턴들(135a, 135b, 135p)이 형성된다. 제1 오믹 패턴(135a)은 상기 제1 소오스/드레인 영역(SD1) 상에 형성되고, 상기 제2 오믹 패턴(135b)은 상기 제2 소오스/드레인 영역(SD2) 상에 형성되며, 주변 오믹 패턴(135p)이 상기 주변 소오스/드레인 영역(122) 상에 형성된다.
상술된 바와 같이, 상기 게이트 오목한 영역(108c) 양측의 상기 셀 소자분리 패턴(106r)의 상기 리세스된 상부면들이 상기 반도체 기판(100)의 상부면 보다 낮은 레벨에 위치함으로써, 도 7b에 도시된 이웃한 제2 오믹 패턴들(135b) 사이의 금속막(130)의 상기 유효 길이가 증가된다. 또한, 도 1a의 상기 제2 방향으로 이웃한 제1 오믹 패턴들(135a) 사이의 금속막(130)의 상기 유효 길이가 증가된다. 그 결과, 과-성장(over-growth)으로 야기될 수 있는 상기 이웃한 제2 오믹 패턴들(135b)의 쇼트 및/또는 상기 이웃한 제1 오믹 패턴들(135a)의 쇼트를 방지할 수 있다.
상기 열처리 공정은 급속 열처리 공정일 수 있다. 상기 금속막(130)의 증착 공정 및 상기 열처리 공정은 인시츄 방식(in-situ method)으로 수행될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 8a 및 도 8b를 참조하면, 미반응된 금속막(130)을 제거한다. 이어서, 제1 층간 유전막(140)이 상기 반도체 기판(100) 전면 상에 형성될 수 있다. 상기 제1 층간 유전막(140) 내에 그루브들을 형성할 수 있으며, 소오스 라인들(SL)을 상기 제1 층간 유전막(140)의 그루브들 내에 각각 형성할 수 있다. 상기 소오스 라인들(SL)은 상기 제1 오믹 패턴들(135a)과 접속될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 층간 유전막(145)이 상기 제1 층간 유전막(140) 및 상기 소오스 라인들(SL) 상에 형성될 수 있다.
셀 콘택 플러그들(150)이 상기 제1 영역(50) 내 제2 및 제1 층간 유전막들(145, 140)을 연속적으로 관통하도록 형성할 수 있다. 상기 셀 콘택 플러그들(150)은 상기 제2 오믹 패턴들(135b)에 각각 접속될 수 있다. 제1 주변 하부 콘택 플러그(151a)이 상기 제2 영역(60) 내 제2 및 제1 층간 유전막들(145, 140) 및 주변 캐핑 절연 패턴(118)을 연속적으로 관통하도록 형성될 수 있으며, 제2 주변 하부 콘택 플러그(151b)가 상기 제2 영역(60) 내 제2 및 제1 층간 유전막들(145, 140)을 연속적으로 관통하도록 형성될 수 있다. 상기 제1 및 제2 주변 하부 콘택 플러그들(151a, 151b)은 상기 주변 게이트 전극(116) 및 상기 주변 오믹 패턴(135p)에 각각 접속될 수 있다. 상기 콘택 플러그들(150, 151a, 151b)은 동시에 형성될 수 있다.
정보 저장부들(DSP)이 상기 제1 영역(50) 내 상기 제2 층간 유전막(145) 상에 형성될 수 있다. 상기 정보 저장부들(DSP)은 상기 셀 콘택 플러그들(150)에 각각 접속될 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 제3 층간 유전막(155)을 상기 반도체 기판(100) 전면 상에 형성할 수 있다. 일 실시예에서, 상기 제3 층간 유전막(155)은 상기 데이터 저장부들(DS)이 노출될 때까지 평탄화시킬 수 있다. 이와는 달리, 상기 제3 층간 유전막(155)을 평탄화시키되, 평탄화된 제3 층간 유전막(155)이 상기 데이터 저장부들(DS)의 상부면들을 덮을 수 있다.
상기 제2 영역(60) 내 제3 층간 유전막(155)을 관통하는 상기 제1 및 제2 주변 상부 콘택 플러그들(157a, 157b)을 형성할 수 있다. 상기 비트 라인들(BL)을 상기 제1 영역(50) 내 제3 층간 유전막(155) 상에 형성할 수 있다. 상기 제1 및 제2 주변 배선들(160a, 160b)을 상기 제2 영역(60) 내 제3 층간 유전막(155) 상에 형성할 수 있다. 이로써, 도 1a 내지 도 1d에 개시된 반도체 소자를 구현할 수 있다.
도 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이고, 도 10b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위하여 도 1a의 II-II'을 따라 취해진 단면도이다.
본 변형예에 따르면, 셀 및 격리 캐핑 절연 패턴들(112c, 112i)이 상기 셀 소자분리 패턴들(106)과 동일한 절연 물질로 형성될 수 있다. 이에 따라, 도 10a 및 도 10b에 개시된 바와 같이, 상기 게이트 오목한 영역(108c) 양측의 상기 셀 소자분리 패턴(106)의 상부면들이 리세스 될 때, 상기 셀 및 격리 캐핑 절연 패턴들(112c, 112i)의 상부면들도 리세스될 수 있다. 상기 리세스된 셀 및 격리 캐핑 절연 패턴들(112cr, 112ir)의 상부면들은 셀 소자분리 패턴들(106r')의 리세스된 상부면들과 실질적으로 동일한 레벨에 위치할 수 있다. 여기서, 상기 격리 캐핑 절연 패턴들(112cr, 112ir) 및 셀 소자분리 패턴들(106r')의 리세스된 상부면들은 상기 셀 게이트 전극(CG)의 상부면 보다 높은 레벨에 위치하는 것이 바람직하다. 이로써, 상기 셀 게이트 전극(CG)이 노출되는 것을 방지할 수 있다. 이 후의 후속 공정들은 도 7a 내지 도 9a 및 도 7b 내지 도 9b를 참조하여 설명한 것과 동일하게 수행할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 상기 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 11은 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12는 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 에스램 소자 또는 디램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 반도체 기판 102: 셀 트렌치
104: 셀 측벽 산화 패턴 106r, 106r': 셀 소자분리 패턴
ALP: 활성 라인 패턴 CA: 셀 활성부
CG: 셀 게이트 전극 IG: 격리 게이트
112c, 112cr: 셀 캐핑 절연 패턴 112i, 112ir: 격리 캐핑 절연 패턴
SD1, SD2: 제1 및 제2 소오스/드레인 영역들
135a, 135b: 제1 및 제2 오믹 패턴들
200: 반도체 기판의 상부면의 레벨

Claims (10)

  1. 반도체 기판에 정의된 활성부들;
    상기 활성부들 사이에 형성된 트렌치 내에 배치된 소자분리 패턴;
    상기 활성부들 및 상기 소자분리 패턴을 가로지르는 게이트 오목한 영역 내에 배치된 게이트 전극;
    상기 게이트 전극과 상기 게이트 오목한 영역의 내면 사이에 개재된 게이트 유전막; 및
    상기 게이트 전극 양측의 상기 각 활성부 상에 각각 배치되고, 금속-반도체 화합물을 포함하는 제1 오믹 패턴 및 제2 오믹 패턴을 포함하되,
    상기 게이트 오목한 영역 양측에 배치된 상기 소자분리 패턴의 상부면은 상기 반도체 기판의 상부면의 레벨 보다 낮게 리세스 된 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 게이트 오목한 영역의 제1 측에 배치된 상기 소자분리 패턴의 리세스된 상부면은 상기 활성부들 상에 각각 배치되고 상기 게이트 전극의 길이 방향으로 이웃한 상기 제1 오믹 패턴들 사이에 배치되고,
    상기 게이트 오목한 영역의 제2 측에 배치된 상기 소자분리 패턴의 리세스된 상부면은 상기 활성부들 상에 각각 배치되고 상기 게이트 전극의 상기 길이 방향으로 이웃한 상기 제2 오믹 패턴들 사이에 배치된 반도체 소자.
  3. 청구항 1에 있어서,
    상기 트렌치의 내측벽 및 바닥면 상에 형성된 측벽 산화 패턴을 더 포함하되,
    상기 소자분리 패턴은 상기 측벽 산화 패턴 상 및 상기 트렌치 내에 배치되고,
    상기 트렌치의 내측벽 상에 형성된 상기 측벽 산화 패턴의 상단은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높은 반도체 소자.
  4. 청구항 1에 있어서,
    상기 게이트 전극 상에 배치된 캐핑 절연 패턴을 더 포함하되,
    상기 게이트 전극의 상부면은 상기 반도체 기판의 상부면의 상기 레벨 보다 낮은 레벨에 위치하고,
    상기 캐핑 절연 패턴은 상기 게이트 오목한 영역 내에 배치된 반도체 소자.
  5. 청구항 4에 있어서,
    상기 캐핑 절연 패턴의 상부면은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높은 레벨에 위치하고,
    상기 캐핑 절연 패턴은 상기 소자분리 패턴과 다른 절연 물질로 형성된 반도체 소자.
  6. 청구항 4에 있어서,
    상기 캐핑 절연 패턴의 상부면은 상기 소자분리 패턴의 상기 리세스된 상부면과 실질적으로 동일한 레벨에 위치하고,
    상기 캐핑 절연 패턴은 상기 소자분리 패턴과 동일한 절연 물질로 형성된 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 및 제2 오믹 패턴들의 하부면들은 상기 게이트 전극의 상부면 보다 높은 레벨에 위치한 반도체 소자.
  8. 청구항 1에 있어서,
    상기 활성부들 및 소자분리 패턴을 가로지르는 격리 오목한 영역들 내에 각각 배치된 격리 게이트들; 및
    상기 각 격리 게이트와 상기 각 격리 오목한 영역의 내면 사이에 배치된 격리 게이트 유전막을 더 포함하되,
    상기 격리 오목한 영역들은 상기 게이트 오목한 영역과 평행하고,
    상기 활성부는 서로 인접한 상기 격리 게이트들 사이에 정의되는 반도체 소자.
  9. 반도체 기판에 활성부들 및 상기 활성부들 사이의 트렌치를 형성하는 것;
    상기 트렌치 내에 소자분리 패턴을 형성하는 것;
    상기 활성부들 및 소자분리 패턴을 가로지르는 게이트 오목한 영역을 형성하는 것;
    상기 게이트 오목한 영역 내에 게이트 유전막, 게이트 전극 및 캐핑 절연 패턴을 차례로 형성하는 것;
    상기 게이트 오목한 영역 양 측의 상기 소자분리 패턴의 상부면을 상기 반도체 기판의 상부면 보다 낮게 리세스 시키는 것;
    상기 반도체 기판 상에 상기 게이트 전극 양측의 활성부들의 상부면들과 접촉되도록 금속막을 형성하는 것;
    상기 금속막 내 금속과 상기 각 활성부의 반도체 물질을 반응시켜, 제1 및 제2 오믹 패턴들을 형성하는 것; 및
    미반응된 금속막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 소자분리 패턴을 형성하기 전에, 상기 트렌치의 내측벽 및 바닥면 상에 측벽 산화 패턴을 형성하는 것을 더 포함하되,
    상기 소자분리 패턴은 상기 측벽 산화 패턴과 다른 절연 물질로 형성되고,
    상기 게이트 오목한 영역 양측의 상기 소자분리 패턴의 상부면을 리세스 한 후에, 상기 트렌치의 내측벽 상의 상기 측벽 산화 패턴의 상단은 상기 소자분리 패턴의 상기 리세스된 상부면 보다 높은 반도체 소자의 제조 방법.
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