KR20150027363A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자에 따르면, 스토리지 노드 콘택 플러그의 측벽을 덮는 스페이서는 식각 손상이 많은 제 1 부분과 식각 손상이 상대적으로 적은 제 2 부분 사이의 경계와 콘택 플러그의 금속 실리사이드층이 이격되어 있다. 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 공극(air gap)을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
일반적으로 반도체 소자는 수직적으로 적층된 패턴들과 이들을 전기적으로 접속시키기 위한 콘택 플러그들을 포함할 수 있다. 반도체 소자의 고집적화가 심화됨에 따라, 패턴들간의 간격 및/또는 패턴과 콘택 플러그간의 간격 등이 점점 감소되고 있다. 이로 인하여, 패턴들간 및/또는 패턴 및 콘택 플러그 간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량은 동작 속도의 저하와 같은 반도체 소자의 성능 저하를 초래할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자는 다른 기술적 과제는 오픈 페일과 같은 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 기판 상에 배치된 라인 패턴; 상기 라인 패턴에 인접한 콘택 플러그; 상기 도전 라인과 상기 콘택 플러그 사이에 개재되는 제 1 스페이서; 및 상기 도전 라인과 상기 제 1 스페이서 사이에 배치되는 공극을 포함하며, 상기 콘택 플러그는 금속 실리사이드층을 포함하고, 상기 제 1 스페이서는 제 1 부분과 상기 제 1 부분 아래의 제 2 부분을 포함하며, 상기 제 1 부분과 상기 제 2 부분의 사이의 경계는 상기 금속 실리사이드막과 이격된다.
상기 반도체 소자는 상기 제 1 스페이서와 상기 콘택 플러그 사이에 개재되는 제 2 스페이서를 더 포함할 수 있으며, 상기 제 2 스페이서의 하부면의 높이는 상기 경계의 높이와 같을 수 있다.
상기 콘택 플러그는 상기 금속 실리사이드막 아래에 배치되는 폴리실리콘 패턴을 더 포함할 수 있으며, 이때 상기 폴리실리콘 패턴의 일부분은 연장되어 상기 제 2 부분의 측면 및 상기 제 2 스페이서의 하부면과 접할 수 있다.
상기 반도체 소자는 상기 제 2 스페이서의 측면 및 상기 폴리실리콘 패턴의 측면을 동시에 덮는 제 3 스페이서를 더 포함할 수 있다.
상기 반도체 소자는 상기 공극과 상기 도전 라인 사이에 개재되는 제 4 스페이서를 더 포함할 수 있으며, 상기 제 4 스페이서는 'L'자 형태의 단면을 가질 수 있다.
상기 제 2 부분 아래에서 상기 콘택 플러그의 측면은 상기 공극에 의해 노출되며, 상기 금속 실리사이드층은 상기 공극과 이격될 수 있다.
일 예에 있어서, 상기 콘택 플러그는 상기 경계, 상기 제 2 부분의 측면 및 상기 금속 실리사이드층과 동시에 접하는 확산 방지막을 더 포함할 수 있다.
상기 경계와 상기 금속 실리사이드층의 상부면 간의 높이차는 바람직하게는 50~500Å일 수 있다.
상기 콘택 플러그는 상기 금속 실리사이드 아래에 배치되는 폴리실리콘 콘택 패턴과 상기 금속 실리사이드 상에 배치되는 금속 함유 패턴을 더 포함할 수 있으며, 상기 금속 함유 패턴의 상단으로부터 연장되는 랜딩 패드를 더 포함할 수 있으며, 상기 공극의 일부는 상기 랜딩 패드와 중첩될 수 있다.
다른 예에 있어서, 상기 금속 함유 패턴은 상기 제 1 부분의 측벽, 상기 제 2 부분의 측벽의 일부 및 상기 경계의 측벽과 접할 수 있다.
상기 반도체 소자는 상기 랜딩 패드와 중첩되지 않는 공극의 다른 부분과 중첩되며 상기 랜딩 패드의 측면과 접하는 절연막을 더 포함할 수 있다.
상기 라인 패턴은 차례로 적층된 배선 패턴과 캐핑막 패턴을 포함할 수 있으며, 상기 캐핑막 패턴의 상부면과 상기 제 1 스페이서의 상부면 간의 높이 차는 0~500Å일 수 있다.
상기 경계의 측벽에 식각 부산물 또는 자연 산화막이 잔존할 수 있다. 상기 식각 부산물은 실리콘-불소 화합물, 실리콘-염소 화합물, 실리콘-황 화합물 또는 실리콘-황-불소 화합물일 수 있다.
상기 경계에서 상기 제 1 부분과 상기 제 2 부분은 이격되며 상기 제 1 부분과 상기 제 2 부분 사이에 상기 공극이 존재할 수 있다.
일 예에 있어서, 상기 콘택 플러그는 상기 금속 실리사이드막 아래에 배치되는 폴리실리콘 패턴; 및 상기 폴리실리콘 패턴의 상부에 배치되며 상기 금속 실리사이드막과 접하는 고농도 불순물 영역을 더 포함할 수 있으며, 상기 고농도 불순물 영역은 상기 폴리실리콘 패턴에 도핑된 불순물과 동일한 타입의 불순물이 보다 고농도로 도핑될 수 있다.
상기 경계보다 낮은 상기 콘택 플러그의 하부 폭은 상기 경계보다 높은 상기 콘택 플러그의 상부 폭보다 넓을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 라인 패턴들을 형성하는 단계; 상기 라인 패턴들의 측벽들을 차례로 덮는 희생 스페이서와 제 1 스페이서를 형성하는 단계; 폴리실리콘막을 적층하여 상기 라인 패턴들 사이를 채우는 단계; 상기 폴리실리콘막에 대하여 제 1 식각 공정을 진행하여 상기 라인 패턴들 사이의 공간을 일부 채우며 상기 제 1 스페이서의 제 1 부분을 노출시키되 그 아래의 제 2 부분을 노출시키지 않는 단계; 상기 폴리실리콘막에 대하여 제 2 식각 공정을 진행하여 상기 라인 패턴들 사이에 폴리실리콘 패턴을 형성하는 단계; 및 상기 폴리실리콘 패턴의 상부면에 금속 실리사이드막을 형성하는 단계를 포함하되, 상기 금속 실리사이드막은 상기 제 1 부분과 상기 제 2 부분 사이의 경계와 이격되도록 형성된다.
일 예에 있어서, 상기 제 1 식각 공정은 이방성 식각 공정이고, 상기 제 2 식각 공정은 등방성 식각 공정이며, 상기 제 2 식각 공정으로 상기 제 2 부분의 측벽이 일부 노출될 수 있다.
상기 방법은, 상기 제 2 식각 공정을 진행하기 전에, 상기 제 1 부분을 덮는 제 2 스페이서를 형성하는 단계를 더 포함할 수 있다. 이때 상기 제 2 식각 공정은 이방성 식각 공정일 수 있으며, 상기 폴리실리콘 패턴을 형성하는 단계는 상기 제 2 스페이서를 식각 마스크로 이용하여 진행되며, 상기 폴리실리콘 패턴은 상기 제 2 부분의 측벽을 덮도록 형성될 수 있다.
상기 방법은, 상기 금속 실리사이드막을 형성하기 전에, 상기 제 2 스페이서의 측면 및 상기 폴리실리콘 패턴의 측면을 덮는 제 3 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 금속 실리사이드막을 형성한 후에, 상기 제 3 스페이서를 제거하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 희생 스페이서를 형성하기 전에, 상기 라인 패턴의 측벽을 덮는 제 4 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 금속 함유막을 형성하여 상기 라인 패턴들 사이를 채우는 단계; 및 상기 희생 스페이서를 제거하여 공극을 형성하는 단계를 더 포함할 수 있다.
상기 금속 함유막은 상기 라인 패턴들을 덮도록 형성될 수 있으며, 상기 방법은, 상기 희생 스페이서를 제거하기 전에, 상기 금속 함유막을 식각하여 랜딩 패드를 형성하고 상기 희생 스페이서의 상단을 노출시키는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 소자에서는 식각 손상이 많은 제 1 부분과 식각 손상이 상대적으로 적은 제 2 부분 사이의 경계와 콘택 플러그의 금속 실리사이드층이 이격되어 있다. 이로써 공극 형성을 위해 희생 스페이서를 제거하기 위한 식각액이 상기 경계를 통해 상기 금속 실리사이드층을 녹이는 것을 방지할 수 있다. 이로써 콘택 플러그 내에 저항 불량이 발생하지 않으므로 반도체 소자의 신뢰도를 향상시킬 수 있다.
또한, 상기 공극이 상기 콘택 플러그와 상기 라인 패턴들 사이에 개재된다. 이로써, 기생 정전용량을 감소시켜 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
또한, 상기 랜딩 패드는 상기 공극의 제 1 부분을 덮고, 상기 공극의 제 2 부분은 상기 랜딩 패드에 의해 덮혀지지 않는다. 이로써, 상기 공극이 용이하게 형성될 수 있다. 그 결과, 반도체 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 콘택 플러그와 상기 라인 패턴 사이에 상기 제 1 및 제 2 보호 스페이서들이 배치될 수 있으며, 상기 공극은 상기 제 1 및 제 2 보호 스페이서들 사이에 배치될 수 있다. 상기 제 1 및 제 2 보호 스페이서들로 인하여, 상기 콘택 플러그와 라인 패턴이 손상되는 것을 방지할 수 있다. 이로써, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
상기 반도체 장치는 기판 상으로 돌출된 캐핑막 패턴들과 분리막 패턴들에 의해 한정된 공간에 배치되는 스토리지 노드 패드를 포함한다. 상기 스토리지 노드 패드들이 기판의 활성 영역과 접하는 면적이 넓어져 스토리지 노드 패드와 기판 사이의 컨택(contact) 저항을 줄일 수 있다.
도 1a는 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 평면도이다.
도 1b는 도 1a의 A-A'을 따라 취해진 단면도이다.
도 1c는 도 1a의 B-B'을 따라 취해진 단면도이다.
도 1d는 도 1a의 C-C'을 따라 취해진 단면도이다.
도 1e는 도 1a의 D-D'을 따라 취해진 단면도이다.
도 2a 내지 도 2e는 본 발명의 예들에 따라 도 1b의 'P1' 부분을 확대한 도면들이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 4a 내지 도 15a 및 도 17a 내지 도 19a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 4b 내지 도 15b 및 도 17b 내지 도 19b는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 A-A' 선을 따라 취해진 단면도들이다.
도 4c 내지 도 15c 및 도 17c 내지 도 19c는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 B-B'선을 따라 취해진 단면도들이다.
도 4d 내지 도 15d 및 도 17d 내지 도 19d는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 C-C'선을 따라 취해진 단면도들이다.
도 13e 및 13f는 본 발명의 예들에 따라 도 13b의 'P1' 부분을 확대한 단면도들이다.
도 16a는 도 15a의 A-A' 선을 따라 취해진 단면도이다.
도 16b는 도 15a의 B-B' 선을 따라 취해진 단면도이다.
도 16c는 도 15a의 C-C' 선을 따라 취해진 단면도이다.
도 20은 본 발명의 실시예 2에 따라 도 1a를 A-A'선으로 자른 단면도이다.
도 21 및 도 22는 도 20을 제조하는 과정을 나타내는 단면도들이다.
도 23은 도 20의 변형예이다.
도 24는 본 발명의 실시예 3에 따라 도 1a를 A-A'선으로 자른 단면도이다.
도 25는 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 26은 도 25의 반도체 소자를 제조하는 과정을 나타내는 단면도이다.
도 27은 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 28은 본 발명의 실시예 6에 따른 반도체 소자의 단면도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 제 1 층)으로 언급된 것이 다른 실시예에서는 제 2 막(또는 제 2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
<실시예 1>
도 1a는 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 평면도이다. 도 1b, 도 1c, 도 1d, 및 도 1e는 각각 도 1a의 A-A', B-B', C-C', 및 D-D'을 따라 취해진 단면도들이다. 도 2a 내지 도 2e는 도 1b의 'P1' 부분을 확대한 도면들이다.
도 1a 내지 도 1e를 참조하면, 반도체 기판(100, 이하, 기판이라 함)에 소자분리 패턴들(102)이 배치되어 활성부들(ACT)을 정의한다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 기판(100)은 반도체 물질을 포함한다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 활성부들(ACT) 및 워드라인들(WL)의 평면적 배열을 도 4a를 참조하여 좀더 구체적으로 설명한다. 도 4a는 상기 활성부들(ACT) 및 워드라인들(WL)을 보여주는 평면도이다. 도 1a 내지 도 1e 및 도 4a를 참조하면, 상기 활성부들(ACT)은 상기 제 1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지른다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(102) 및 상기 활성부들(ACT)에 형성된 리세스 영역들(105) 내에 배치될 수 있다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 따라서, 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 평행할 수 있다. 따라서, 평면적 관점에서, 상기 각 활성부들(ACT)의 장축은 상기 워드라인들(WL)의 방향에 비수직 및 비평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성된다. 예컨대, 상기 워드라인들(WL)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
게이트 유전막(107)이 상기 각 워드라인들(WL)과 상기 각 리세스 영역들(105)의 내면 사이에 배치될 수 있다. 상기 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다.
도 1e에 개시된 바와 같이, 상기 리세스 영역들(105)의 바닥면은 리세스된 활성부들(ACT)로 정의된 제 1 바닥부 및 리세스된 소자분리 패턴들(102)로 정의된 제 2 바닥부를 포함할 수 있다. 여기서, 상기 제 2 바닥부는 상기 제 1 바닥부 보다 낮을 수 있다. 이로 인하여, 상기 워드라인들(WL)은 상기 리세스된 활성부들(ACT)의 상부면 및 양 측벽들을 덮을 수 있다. 즉, 상기 워드라인들(WL) 아래의 채널 영역은 상기 리세스된 활성부들(ACT)의 상부면 및 양 측벽들 아래에 정의될 수 있다. 그 결과, 상기 채널 영역의 면적이 증가되고 채널 제어력이 증가되어 단채널 효과(Short channel effect)를 개선할 수 있다.
상기 한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(112a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(112b)이 각각 배치될 수 있다. 상기 제 1 도핑된 영역(112a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(112b)은 소오스 영역에 해당될 수 있다. 즉, 평면적 관점에서 상기 한 쌍의 제 2 도핑된 영역들(112b) 사이에 상기 한 쌍의 워드라인들(WL)이 배치될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다. 따라서, 상기 각 활성부들(ACT)에는 한 쌍의 상기 트랜지스터들이 형성될 수 있다. 이때, 상기 한 쌍의 상기 트랜지스터는 상기 제 1 도핑된 영역(112a)을 공유할 수 있다. 상기 워드라인들(WL)은 상기 리세스 영역들(105) 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
도 1c, 도 1d 및 도 1e에 개시된 바와 같이, 상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 게이트 캡핑 절연 패턴(110, gate capping insulating pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 게이트 캡핑 절연 패턴들(110)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 게이트 캡핑 절연 패턴들(110)은 상기 워드라인들(WL) 위의 상기 리세스 영역들(105)을 채울 수 있다. 이에 더하여, 상기 게이트 캡핑 절연 패턴들(110)은 상기 활성부들(ACT)의 상부면 보다 높게 돌출될 수 있다.
스토리지 노드 패드들(XP, storage node pad)이 제 2 도핑된 영역들(112b) 상에 배치될 수 있다. 상기 스토리지 노드 패드들(XP)은 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 상기 돌출된 부분들 사이에 배치될 수 있다. 상기 스토리지 노드 패드들(XP)은 서로 이격 된다. 상기 스토리지 노드 패드들(XP)은 상기 제 2 도핑된 영역들(112b)에 각각 접속될 수 있다. 스토리지 노드 패드들(XP)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 스토리지 노드 패드들(XP)이 도핑된 반도체 물질을 포함하는 경우에, 상기 스토리지 노드 패드들(XP)의 도핑된 반도체 물질은 상기 제 2 도핑된 영역들(112b)과 동일한 타입의 도펀트들로 도핑된다. 예를 들면 상기 활성부들(ACT)에는 P타입의 불순물이 도핑될 수 있고 상기 제 2 도핑된 영역들(112b)와 상기 스토리지 노드 패드들(XP)에는 N 타입의 불순물이 도핑될 수 있다.
하부 절연 펜스들(117, lower insulating fences)이 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 상기 돌출된 부분들 사이에 배치될 수 있다. 상기 스토리지 노드 패드들(XP)은 상기 하부 절연 펜스들(117)에 의해 서로 이격될 수 있다. 상기 스토리지 노드 패드들(XP)의 상부면들은 상기 하부 절연 펜스들(117) 및 상기 게이트 캡핑 절연 패턴들(110)의 상부면들과 실질적으로 공면을 이룰 수 있다. 제 1 층간 절연막(123)이 상기 스토리지 노드 패드들(XP) 및 상기 하부 절연 펜스들(117)을 갖는 기판(100) 상에 배치될 수 있다. 상기 제 1 층간 절연막(123)은 산화물을 포함할 수 있다.
비트라인 콘택 플러그들(DC)이 상기 제 1 층간 절연막(123)을 관통하는 배선-콘택홀들(125) 내에 각각 배치될 수 있다. 상기 비트라인 콘택 플러그들(DC)은 상기 제 1 도핑된 영역들(112a)에 각각 접속될 수 있다.
절연 스페이서(127)가 상기 비트라인 콘택 플러그들(DC)와 상기 배선-콘택홀(125)의 내측벽 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 배선-콘택홀(125)의 내측벽의 일부는 상기 비트라인 콘택 플러그(DC)에 인접한 상기 스토리지 노드 패드(XP)의 측벽으로 형성될 수 있다. 따라서, 상기 절연 스페이서(127)는 상기 비트라인 콘택 플러그(DC)와 이에 인접한 상기 스토리지 노드 패드(XP) 사이에 개재될 수 있다. 비트라인 콘택 플러그들(DC)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 비트라인 콘택 플러그들(DC)이 도핑된 반도체 물질을 포함하는 경우에, 상기 비트라인 콘택 플러그들(DC)의 도핑된 반도체 물질은 상기 제 1 도핑된 영역들(112a)과 동일한 타입의 도펀트들로 도핑된다. 예를 들면 예를 들면 상기 활성부들(ACT)에는 P타입의 불순물이 도핑된 경우, 상기 제 1 도핑된 영역들(112a)과 상기 비트라인 콘택 플러그들(DC)에는 N 타입의 불순물이 도핑될 수 있다.
상기 하부 절연 펜스들(117), 스토리지 노드 패드들(XP), 및 비트라인 콘택 플러그들(DC)의 평면적 위치 관계를 도 8a를 참조하여 좀더 구체적으로 설명한다. 도 8a는 하부 절연 펜스들(117), 상기 스토리지 노드 패드들(XP) 및 비트라인 콘택 플러그들(DC)을 보여주는 평면도이다. 도 1a 내지 도 1e 와 도 8a를 참조하면, 평면적 관점에서 상기 하부 절연 펜스들(117), 상기 스토리지 노드 패드들(XP), 및 비트라인 콘택 플러그들(DC)이 서로 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이에 배치될 수 있다. 상기 하부 절연 펜스들(117)은 상기 제 2 방향(D2)으로 배열될 수 있다. 한 쌍의 상기 스토리지 노드 패드들(XP)이 상기 서로 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이 및 서로 인접한 한 쌍의 상기 하부 절연 펜스들(117) 사이에 배치될 수 있다. 하나의 비트라인 콘택 플러그(DC)가 상기 한 쌍의 스토리지 노드 패드들(XP) 사이에 배치될 수 있다. 상기 절연 스페이서(127)는 상기 비트라인 콘택 플러그들(DC)과 이에 인접한 상기 한 쌍의 스토리지 노드 패드들(XP) 사이에 개재될 수 있다.
도 1a 내지 도 1e를 참조하면, 라인 패턴들(140)이 상기 제 1 층간 절연막(123) 상에 배치될 수 있다. 상기 라인 패턴들(140)은 상기 게이트 캡핑 절연 패턴들(110) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 라인 패턴들(140)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)과 평행할 수 있다. 상기 라인 패턴들(140)은 차례로 적층된 비트 라인들(BL) 및 하드마스크 패턴들(137, hardmask pattern)을 포함할 수 있다. 상기 비트 라인들(BL)은 상기 제 3 방향(D3)으로 배열된 비트라인 콘택 플러그들(DC)과 접속될 수 있다. 상기 비트 라인들(BL)은 상기 비트라인 콘택 플러그(DC)을 통하여 상기 제 1 도핑된 영역(112a)에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 비트 라인들(BL)의 폭은 상기 비트라인 콘택 플러그들(DC)의 상기 제 2 방향(D2)으로의 폭 보다 작을 수 있다. 상기 비트 라인들(BL)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 하드마스크 패턴들(137)은 절연 물질로 형성된다. 예컨대, 상기 하드마스크 패턴들(137)은 질화물(ex, 실리콘 산화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
인접한 한 쌍의 상기 라인 패턴들(140) 사이에 스토리지노드 콘택 플러그들(BC)이 배치된다. 상기 스토리지노드 콘택 플러그들(BC)은 서로 이격된다. 상기 스토리지 노드 콘택 플러그들(BC)과 상기 라인 패턴들(140) 사이에는 스페이서들(143a, 3, 7a)이 개재될 수 있다. 상기 스페이서들(143a, 3, 7a)은 제 1 스페이서(143a), 제 2 스페이서(3), 제 3 스페이서(7a)를 포함한다. 상기 제 1 스페이서(143a)은 상기 제 3 방향(D3)으로 연장되어 상기 라인 패턴들(140)의 측벽을 덮을 수 있다. 상기 제 2 스페이서(3)와 상기 제 1 스페이서(143a) 사이에는 공극(Air gap, AG)이 존재할 수 있다. 상기 제 1 스페이서(143a)은 'L'자 형 단면을 가질 수 있다. 상기 공극(AG)도 'L'자 형태의 단면을 가질 수 있다. 상기 제 1 스페이서(143a)는 상기 라인 패턴들(140)의 측벽, 특히, 상기 비트 라인들(BL)의 측벽을 보호한다.
상기 제 2 스페이서(3)는 제 1 부분(3a)와 상기 제 1 부분(3a) 아래에 배치되는 제 2 부분(3b)을 포함할 수 있다. 상기 제 1 부분(3a)은 이방성 식각 공정을 2회 겪는 부분에 해당되며, 상기 제 2 부분(3b)은 이방성 식각 공정을 1회 겪는 부분에 해당된다. 상기 이방성 식각 공정은 등방성 식각 공정 보다 타겟 막질 표면에 식각 손상을 더 줄 수 있다. 따라서 상기 제 1 부분(3a)은 상기 제 2 부분(3b) 보다 디펙(defect) 또는 식각 손상이 더 많을 수 있다. 이로써 도 2b에서처럼, 상기 제 1 부분(3a)의 측면(S1)의 표면 거칠기는 상기 제 2 부분(3b)의 측면(S2)의 표면 거칠기보다 클 수 있다. 또는 도 2a에서처럼 상기 제 1 부분(3a)와 상기 제 2 부분(3b)의 측면의 표면 거칠기들은 거의 같을 수 있다. 도 2c에서처럼, 상기 제 1 부분(3a)과 상기 제 2 부분(3b) 사이의 경계(INT)에 인접한 측벽에 식각 부산물(BP)이 잔존할 수 있다. 상기 식각 부산물(BP)은 실리콘-불소 화합물, 실리콘-염소 화합물, 실리콘-황 화합물, 실리콘-황-불소 화합물일 수 있다. 또는 상기 식각 부산물(BP) 주변에 자연산화막이 존재할 수도 있다. 상기 제 3 스페이서(7a)은 상기 제 1 부분(3a)의 측면(S1) 만을 덮고 상기 제 2 부분(3b)의 측면(S2)은 노출시킬 수 있다. 이로써 상기 제 3 스페이서(7a)의 하부면은 거의 상기 경계(INT)와 같은 높이에 위치할 수 있다. 또는 도 2d처럼, 상기 공극(AG)은 상기 경계(INT) 쪽으로 연장될 수 있고 더 나아가 상기 제 1 부분(3a)과 상기 제 2 부분(3b)은 서로 분리될 수도 있다. 또는 도 2e처럼 상기 공극(AG)에 의해 상기 제 1 부분(3a)과 상기 제 2 부분(3b)는 분리되지는 않고, 일부 측면 리세스 영역(R2)이 형성될 수 있다.
상기와 같이, 상기 경계(INT)는 상기 제 2 스페이서(3)의 측면의 표면 거칠기들이 변하는 지점, 또는 식각 부산물(BP)이나 자연 산화막이 잔존하는 지점 또는 공극(AG)이 존재하는 지점으로 정의될 수도 있다.
상기 스토리지 노드 콘택 플러그들(BC) 각각은 차례로 적층된 폴리실리콘 패턴(5a), 금속 실리사이드막(9), 확산 방지 패턴(11a) 및 금속 함유 패턴(13a)을 포함한다. 상기 폴리실리콘 패턴(5a)에는 불순물이 도핑될 수 있다. 상기 폴리실리콘 패턴(5a)에는 상기 스토리지 노드 패드(XP)와 동일한 타입의 불순물이 도핑될 수 있으며 예를 들면 N타입의 불순물이 도핑될 수 있다.
상기 금속 실리사이드막(9)은 바람직하게는 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드로 형성될 수 있다. 상기 확산 방지 패턴(11a)은 티타늄질화막, 탄탈륨 질화막 또는 텅스텐 질화막으로 형성될 수 있다. 상기 금속 함유 패턴(13a)은 텅스텐, 구리 또는 알루미늄으로 형성될 수 있다.
상기 경계(INT)보다 낮은 상기 스토리지 노드 콘택 플러그들(BC)의 하부의 폭은 상기 경계(INT)보다 높은 상기 스토리지 노드 콘택 플러그들(BC)의 상부의 폭보다 넓을 수 있다. 즉, 상기 폴리실리콘 패턴(5a)의 폭은 상기 콘택홀(157) 안에 배치되는 상기 제 3 스페이서(7a)의 내부 직경 보다 넓을 수 있다. 상기 금속 실리사이드막(9)은 상기 경계(INT) 및 상기 공극(AG)과 동시에 이격된다. 상기 금속 실리사이드막(9)의 상부면과 상기 경계(INT)(또는 상기 제 3 스페이서(7a)의 하부면) 간의 높이 차(H1)는 바람직하게 50~500Å이다. 이러한 높이차는 제조 공정상 오픈 페일(Open fail)과 같은 불량을 방지하기 위해 필요하다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다. 또한, 상기 폴리실리콘 패턴(5a)의 상부면이 상기 제 3 스페이서(7a)와 이격되어 상기 폴리실리콘 패턴(5a)의 상부면의 면적이 보다 넓어지게 되므로, 상기 금속 실리사이드막(9)의 형성 면적도 넓어질 수 있다. 이로써 드레인 전류가 증가될 수 있다.
상기 확산 방지 패턴(11a)은 상기 제 3 스페이서(7a)의 측벽 및 하부벽, 상기 제 2 부분(3b)의 측벽(S2) 및 상기 금속 실리사이드막(9)의 상부면과 동시에 접할 수 있다. 본 실시예에 따르면, 랜딩 패드들(LP)이 상기 스토리지노드 콘택 플러그들(BC)의 상단으로부터 연장되어 상기 공극(AG)의 제 1 부분(A1)과 중첩될 수 있다. 이때, 상기 공극(AG)의 제 2 부분(A2)은 상기 랜딩 패드들(LP)에 의해 덮혀지지 않는다.
도 1b에 도시된 바와 같이, 상기 공극(AG)의 상기 제 1 부분(A1)의 높이는 상기 공극(AG)의 상기 제 2 부분(A2)의 높이와 다를 수 있다. 즉, 상기 공극(AG)의 제 1 부분(A1)은 상기 스토리지노드 콘택 플러그들(BC)을 기준으로 상기 공극(AG)의 제 2 부분(A2)에 대하여 비대칭적일 수 있다. 상기 랜딩 패드들(LP)에 의해 덮혀진 상기 공극(AG)의 상기 제 1 부분(A1)의 높이는 상기 랜딩 패드들(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 상기 제 2 부분(A2)의 높이 보다 수 있다. 일 실시예에 따르면, 상기 공극(AG)의 상기 제 1 부분(A1)의 상단은 상기 랜딩 패드들(LP) 하부의 상기 확산 방지 패턴(11a)에 의해 닫혀질 수 있다. 상기 공극(AG)의 상기 제 2 부분(A2)의 상단은 제 2 층간 절연막(173)에 의해 닫혀질 수 있다. 상기 공극(AG)의 상기 제 1 부분(A1)에 인접하는 상기 제 2 스페이서(3)의 상단과 상기 하드마스크 패턴들(137)의 상부면 간의 높이차(H2)는 바람직하게는 0~500Å일 수 있다.
도 1a에 개시된 바와 같이, 평면적 관점에서 상기 공극(AG)은 상기 스토리지노드 콘택 플러그들(BC)를 둘러싸는 폐루프 형태(closed loop-shape)를 가질 수 있다. 상기 제 2 스페이서(3)와 상기 제 3 스페이서(7a)도 상기 스토리지노드 콘택 플러그들(BC)를 둘러싸는 폐루프 형태를 가질 수 있다. 좀더 구체적으로, 제 3 방향(D3)으로 배열된 상부 절연 펜스들(147)이 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 배치될 수 있다. 가이드 홀들(150, guide hole)이 서로 인접한 한 쌍의 상기 상부 절연 펜스들(147) 사이 및 서로 인접한 한 쌍의 라인 패턴들(140) 사이에 정의될 수 있다. 특히, 라인 형태를 갖는 상기 제 1 스페이서(143a)는 상기 상부 절연 펜스(147)와 상기 라인 패턴들(140) 사이에 배치될 수 있다. 따라서, 상기 가이드 홀들(150)은 상기 인접한 한 쌍의 상부 절연 펜스들(147)과, 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 위치한 한 쌍의 상기 제 1 스페이서들(143a) 사이에 정의될 수 있다.
평면적 관점에서 상기 스토리지노드 콘택 플러그들(BC)는 상기 가이드 홀(150) 내에 배치될 수 있다. 상기 제 2 스페이서(3) 및 상기 제 3 스페이서(7a)는 상기 스토리지노드 콘택 플러그들(BC)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다. 상기 공극(AG)은 상기 제 2 스페이서(3)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다. 상기 가이드 홀(150)은 평면적 관점에서 사각형 형상을 가질 수 있다. 이러한 가이드 홀(150)의 형태에 기인하여, 상기 스토리지노드 콘택 플러그들(BC)의 하부면은 사각형 형상을 가질 수 있다.
도 1d 및 도 1e에 개시된 바와 같이, 상기 제 1 스페이서(143a)의 연장부(143r)가 상기 상부 절연 펜스(147)와 상기 제 1 층간 절연막(123) 사이에 개재될 수 있다.
다른 실시예에 따르면, 상기 제 1 스페이서(143a)도 상기 스토리지노드 콘택 플러그들(BC)의 측벽을 둘러싸는 형태를 가질 수 있다. 이 경우에, 상기 제 1 스페이서(143a)는 상기 스토리지노드 콘택 플러그들(BC)와 상기 가이드 홀(150)의 내측벽 사이에 개재될 수 있다.
상기 제 1 스페이서(143a)는 상기 비트 라인들(BL)의 산화를 방지시킬 수 있는 절연 물질로 형성될 수 있다. 또한, 상기 제 1 스페이서(143a)는 상기 비트 라인들(BL) 내 금속 원자들의 확산을 방지할 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 제 1 스페이서(143a)는 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 제 2 스페이서(3) 및 상기 제 3 스페이서(7a)은 상기 스토리지노드 콘택 플러그들(BC)의 산화를 방지할 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 제 2 스페이서(3) 및 상기 제 3 스페이서(7a)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
도 1a 및 도 1b에 개시된 바와 같이, 폐루프 형태를 갖는 상기 제 2 스페이서(3)는 콘택홀(157)을 정의할 수 있다. 상기 스토리지노드 콘택 플러그들(BC)는 상기 콘택홀(157) 내에 배치될 수 있다. 상기 콘택홀(157)은 아래로 연장되어 상기 제 1 층간 절연막(123)을 관통할 수 있다. 이로써, 상기 스토리지노드 콘택 플러그들(BC)도 아래로 연장되어 상기 스토리지 노드 패드(XP)에 접속될 수 있다.
상기 스토리지노드 콘택 플러그들(BC)는 상기 콘택홀(157) 내에 배치될 수 있으며, 상기 랜딩 패드(LP, landing pad)는 상기 콘택홀(157)의 외부에 배치될 수 있다. 일 실시예에 따르면, 상기 랜딩 패드들(LP)는 연장되어 상기 스토리지노드 콘택 플러그들(BC) 일측에 인접한 라인 패턴들(140)의 상부면(즉, 하드마스크 패턴들(137)의 상부면)의 일부를 덮을 수 있다. 상기 랜딩 패드들(LP)에 의해 덮혀진 상기 하드 마스크 패턴들(137)의 상부면의 일부는 상기 랜딩 패드들(LP)에 의해 덮혀지지 않은 상기 하드마스크 패턴들(137)의 상부면의 다른 부분 보다 높을 수 있다. 상기 랜딩 패드들(LP)은 상기 스토리지 노드 콘택 플러그(BC)의 상부면의 일부와 경계면 없이 연결될 수 있다. 즉, 상기 랜딩 패드들(LP)는 상기 스토리지노드 콘택 플러그들(BC)와 하나의 바디(body)를 이룰 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 경계면이 상기 랜딩 패드들(LP)와 상기 스토리지노드 콘택 플러그들(BC) 사이에 배치될 수도 있다. 상기 스토리지노드 콘택 플러그들(BC) 및 랜딩 패드들(LP)는 도전 물질로 형성된다. 예컨대, 상기 스토리지노드 콘택 플러그들(BC) 및 랜딩 패드들(LP)는 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상술된 바와 같이, 상기 제 2 층간 절연막(173)이 상기 랜딩 패드들(LP)에 덮혀지지 않은 상기 공극(AG)의 상기 제 2 부분(A2) 상에 배치될 수 있다. 도 1b에 개시된 바와 같이, 상기 제 2 층간 절연막(173)은 상기 랜딩 패드들(LP) 사이의 공간을 채우고 상기 랜딩 패드들(LP)의 상부면을 덮을 수 있다. 이와는 달리, 상기 제 2 층간 절연막(173)은 랜딩 패드들(LP) 사이의 공간을 채우고, 상기 랜딩 패드들(LP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다.
데이터 저장부들(DSP)이 상기 제 2 층간 절연막(173) 상에 배치될 수 있다. 상기 데이터 저장부들(DSP)은 상기 랜딩 패드들(LP)에 각각 전기적으로 접속될 수 있다. 상기 각 데이터 저장부(DSP)는 상기 제 2 층간 절연막(173)을 관통하는 비아-플러그(175)를 통하여 상기 각 랜딩 패드들(LP)에 전기적으로 접속될 수 있다. 따라서, 상기 각 데이터 저장부(DSP)는 상기 랜딩 패드들(LP), 스토리지노드 콘택 플러그들(BC), 스토리지 노드 패드(XP)를 통하여 상기 제 2 도핑된 영역들(112b)에 전기적으로 접속될 수 있다. 즉, 상기 비트 라인들(BL) 및 상기 데이터 저장부(DSP)는 상기 각 트랜지스터의 제 1 도핑된 영역(112a) 및 제 2 도핑된 영역들(112b)에 각각 전기적으로 접속될 수 있다. 상기 각 선택 요소 및 이에 연결된 데이터 저장부(DSP)는 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 기억 소자로 구현될 수 있다. 상기 데이터 저장부(DSP)는 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다.
상술된 반도체 소자에 따르면, 상기 스토리지노드 콘택 플러그들(BC)은 상기 인접한 한 쌍의 라인 패턴들(140) 사이에 개재되고, 상기 공극(AG)이 상기 스토리지노드 콘택 플러그들(BC)와 상기 라인 패턴들(140) 사이에 개재된다. 상기 공극(AG)은 실리콘 산화물 보다 낮은 유전율을 갖는다. 이로 인하여, 상기 스토리지노드 콘택 플러그들(BC)와 상기 라인 패턴들(140) 사이의 기생 정전용량을 감소시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 기생 정전용량이 감소됨으로써, 상기 스토리지노드 콘택 플러그들(BC)와 상기 라인 패턴들(140) 간의 간격을 감소시킬 수 있어, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 공극(AG)의 제 1 부분(A1)은 상기 랜딩 패드들(LP)에 의해 덮혀지고, 상기 공극(AG)의 제 2 부분(A2)은 상기 랜딩 패드들(LP)에 의해 덮여지지 않는다. 이로써, 상기 공극(AG)은 용이하게 형성될 수 있다.
상술된 바와 같이, 상기 정보 저장부(DSP)는 다양한 형태로 구현될 수 있다. 이를 도면들을 참조하여 설명한다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3a를 참조하면, 정보 저장부(DSP)는 하부 전극(180), 상부 전극(184) 및 상기 하부 및 상부 전극들(180, 184) 사이에 개재된 캐패시터 유전막(182)을 포함할 수 있다. 즉, 상기 정보 저장부(DSP)는 캐패시터로 구현될 수 있다. 상기 하부 전극(180)은 상기 비아-플러그(175)를 통하여 상기 랜딩 패드들(LP)의 각각에 전기적으로 접속될 수 있다. 상기 하부 전극(180)은 실린더 형태일 수 있다. 상기 상부 전극(184)은 복수의 상기 하부 전극들(180)의 표면들을 덮을 수 있다. 상기 캐패시터 유전막(182)은 상기 상부 전극(184)과 상기 하부 전극들(180) 사이에 배치될 수 있다. 상기 하부 전극(180) 및 상부 전극(184)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 상부 전극(184)은 상기 하부 전극(180)과 동일한 도전 물질로 형성되거나 다른 도전 물질로 형성될 수 있다. 상기 캐패시터 유전막(182)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 고유전물 및/또는 강유전체로 형성될 수 있다.
상술된 바와 같이, 상기 정보 저장부(DSP)가 캐패시터인 경우에, 상기 비트 라인들(BL)는 비트 라인에 해당할 수 있다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3b를 참조하면, 본 예에 따른 정보 저장부(DSP)는 차례로 적층된 하부 전극(190), 가변 저항체(192), 및 상부 전극(194)을 포함할 수 있다. 상기 가변 저항체(192)는 프로그램 동작에 의하여 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다. 상기 하부 및 상부 전극들(190, 194)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항체(192)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 상기 자기터널접합 패턴은 기준 자성층, 자유 자성층, 및 상기 기준 및 자유 자성층들 사이에 개재된 터널 배리어(tunnel barrier)를 포함할 수 있다. 상기 기준 자성층은 일방향으로 고정된 자화방향을 갖고, 상기 자유 자성층은 상기 기준 자성층의 자화방향에 대하여 평행 또는 반평행하게 변화될 수 있다. 상기 기준 및 자유 자성층들은 강자성체를 포함할 수 있다. 상기 터널 배리어는 알루미늄 산화물 및/또는 마그네슘 산화물을 포함할 수 있다.
다른 실시예에 따르면, 상기 가변 저항체(192)는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질 보다 높은 비저항을 가질 수 있다. 예컨대, 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소 (ex, Te 및 Se) 중 적어도 하나를 포함하는 화합물 일 수 있다. 예컨대, 상기 상변화 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항체(192)가 상기 상변화 물질을 포함하는 경우에, 상기 하부 전극(190)은 생략될 수 있으며, 상기 가변 저항체(192)는 상기 비아-플러그(175)에 접속될 수 있다. 이 경우에, 상기 비아-플러그(175)는 히터 전극으로 사용될 수 있으며, 상기 비아-플러그(175)는 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)로 형성될 수 있다.
또 다른 실시예에 따르면, 상기 가변 저항체(192)는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의하여 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로의 양단들은 상기 하부 전극(190) 및 상부 전극(194)에 각각 연결될 수 있다. 상기 전기적 통로를 갖는 상기 정보 저장부(DSP)는 낮은 저항값을 가질 수 있으며, 상기 전기적 통로를 갖지 않는 상기 정보 저장부(DSP)는 높은 저항값을 가질 수 있다. 예컨대, 상기 전이 금속 산화물은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항체(192)가 상기 전이 금속 산화물을 포함하는 경우에, 상기 하부 및 상부 전극들(190, 194)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
계속해서, 도 3b를 참조하면, 제 3 층간 절연막(196)이 상기 정보 저장부들(DSP)을 덮을 수 있으며, 상부 비아-플러그(197)가 상기 제 3 층간 절연막(196)을 관통하여 상기 정보 저장부(DSP)에 접속될 수 있다. 상부 배선(198)이 상기 제 3 층간 절연막(196) 상에 배치될 수 있다. 상기 배선(198)은 상기 비트 라인(BL)과 평행하게 연장될 수 있다. 상기 배선(198)은 상기 상부 비아-플러그(197)를 통하여 상기 정보 저장부(DSP)에 전기적으로 접속될 수 있다.
다음은 상기 반도체 소자를 제조하는 과정을 설명하기로 한다.
도 4a 내지 도 15a 및 도 17a 내지 도 19a는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 4b 내지 도 15b 및 도 17b 내지 도 19b는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 A-A' 선을 따라 취해진 단면도들이다. 도 4c 내지 도 15c 및 도 17c 내지 도 19c는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 B-B'선을 따라 취해진 단면도들이다. 도 4d 내지 도 15d 및 도 17d 내지 도 19d는 각각 도 4a 내지 도 15a 및 도 17a 내지 도 19a의 C-C'선을 따라 취해진 단면도들이다. 도 13e 및 13f는 본 발명의 예들에 따라 도 13b의 'P1' 부분을 확대한 단면도들이다. 도 16a는 도 15a의 A-A' 선을 따라 취해진 단면도이다. 도 16b는 도 15a의 B-B' 선을 따라 취해진 단면도이다. 도 16c는 도 15a의 C-C' 선을 따라 취해진 단면도이다.
도 4a 내지 도 4d를 참조하면, 기판(100)에 소자분리 패턴들(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(102)는 상기 소자분리 트렌치를 채울 수 있다. 평면적으로, 상기 활성부들(ACT)은 상술된 것과 같이 배열될 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(102)을 패터닝하여, 리세스 영역들(105)을 형성할 수 있다. 상기 리세스 영역들(105)은 상기 활성부들(ACT)을 가로지른다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 도 4a에 개시된 바와 같이, 상기 한 쌍의 리세스 영역들(105)로 인하여 상기 각 활성부들(ACT)는 제 1 소오스/드레인 영역(SDR1) 및 한 쌍의 제 2 소오스/드레인 영역들(SDR2)로 구분될 수 있다. 상기 제 1 소오스/드레인 영역(SDR1)은 상기 한 쌍의 리세스 영역들(105) 사이에 정의될 수 있으며, 상기 한 쌍의 제 2 소오스/드레인 영역들(SDR2)은 상기 각 활성부들(ACT)의 양 가장자리 영역들에 정의될 수 있다. 게이트 유전막(107)을 상기 리세스 영역들(105)의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다.
이어서, 게이트 도전막이 상기 리세스 영역들(105)을 채우도록 형성될 수 있으며, 상기 게이트 도전막을 식각하여 상기 리세스 영역들(105, recess region) 내에 워드라인들(WL)을 각각 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 일 실시예에 따르면, 도 1e에 개시된 바와 같이, 상기 리세스 영역들(105)의 상기 소자분리 패턴(102) 내에 형성된 부분의 바닥면은 상기 리세스 영역들(105)의 상기 활성부들(ACT) 내에 형성된 부분의 바닥면 보다 낮을 수 있다. 따라서, 상기 워드라인들(WL)은 상기 활성부들(ACT)의 리세스된 부분의 상부면 및 양 측벽들을 덮을 수 있다.
도 5a 내지 도 5d를 참조하면, 캡핑 절연막이 상기 기판(100) 상에 형성될 수 있다. 상기 캡핑 절연막은 상기 워드라인들(WL) 위의 상기 리세스 영역들(105)을 채울 수 있다. 상기 캡핑 절연막을 패터닝하여, 게이트 캡핑 절연 패턴들(110)을 상기 워드라인들(WL) 상에 각각 형성할 수 있다. 상기 게이트 캡핑 절연 패턴들(110)은 상기 워드라인들(WL) 위의 상기 리세스 영역들(105)을 채우고 상기 활성부들(ACT)의 상부면 보다 높은 돌출부를 가질 수 있다. 상기 게이트 캡핑 절연 패턴들(110)은 상기 워드라인들(WL)과 평행하게 연장된다.
일 실시예에 따르면, 상기 게이트 캡핑 절연 패턴들(110)의 돌출부는 상기 리세스 영역들(105)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 다른 실시예에 따르면, 상기 게이트 캡핑 절연 패턴들(110)의 돌출부의 폭은 상기 리세스 영역들(105)의 폭 보다 작을 수 있다. 또 다른 실시예에 따르면, 상기 게이트 캡핑 절연 패턴들(110)의 돌출부의 폭은 상기 리세스 영역들(105)의 폭 보다 클 수도 있다.
상기 게이트 캡핑 절연 패턴들(110)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 도핑된 영역들(112a, 112b)을 형성할 수 있다. 상기 제 1 도핑된 영역(112a) 및 제 2 도핑된 영역들(112b)은 도 4a의 상기 제 1 소오스/드레인 영역(SDR1) 및 상기 제 2 소오스/드레인 영역들(SDR2) 내에 각각 형성될 수 있다.
제 1 충전막(first filling layer)을 상기 기판(100) 전면 상에 형성할 수 있으며, 상기 제 1 충전막을 상기 게이트 캡핑 절연 패턴들(110)이 노출될 때까지 평탄화시킬 수 있다. 이로써, 제 1 충전 라인 패턴들(first filling line patterns)이 형성될 수 있다. 각 제 1 충전 라인 패턴은 서로 인접한 상기 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이에 형성될 수 있다. 이어서, 상기 제 1 충전 라인 패턴들을 패터닝하여, 제 1 오목부들 및 제 1 충전 패턴들(115)을 형성할 수 있다. 상기 제 1 오목부들에 의하여 상기 제 1 충전 패턴들(115)은 서로 이격 된다. 상기 제 1 오목부들은 상기 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이에 형성될 수 있다. 상기 제 1 오목부들을 채우는 제 1 펜스 절연막을 기판(100) 상에 형성할 수 있으며, 상기 제 1 펜스 절연막을 상기 제 1 충전 패턴들(115)이 노출될 때까지 평탄화시키어 하부 절연 펜스들(117)을 형성할 수 있다.
도 5a에 개시된 바와 같이, 평면적 관점에서 상기 하부 절연 펜스들(117)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 각 제 1 충전 패턴들(115)은 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110)의 돌출부들 사이, 및 상기 제 2 방향(D2)으로 서로 인접한 한 쌍의 하부 절연 펜스들(117) 사이에 배치될 수 있다. 상기 제 1 충전 패턴들(115)은 상기 제 2 도핑된 영역들(112b)의 적어도 일부분들 상에 각각 배치될 수 있다. 상기 하부 절연 펜스들(117)의 일부들(some)은 상기 제 1 도핑된 영역(112a) 상에 각각 배치될 수 있으며, 상기 하부 절연 펜스들(117)의 다른 일부들(the others)은 상기 소자분리 패턴들(102) 상에 배치될 수 있다.
상기 제 1 충전 패턴들(115)은 상기 하부 절연 펜스들(117) 및 상기 게이트 캡핑 절연 패턴들(110)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제 1 충전 패턴들(115)은 실리콘 산화물로 형성될 수 있으며, 상기 하부 절연 펜스들(117) 및 상기 게이트 캡핑 절연 패턴들(110)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제 1 충전 패턴들(115)을 제거하여, 상기 제 2 도핑된 영역들(112b)을 노출시키는 개구부들(118)을 형성할 수 있다. 일 실시예에 따르면, 상기 각 개구부들(118)은 상기 제 2 도핑된 영역들(112b)에 인접한 이웃한 활성부들(ACT)의 제 1 도핑된 영역(112a)의 일부를 노출시킬 수도 있다.
상기 개구부들(118)을 채우는 제 1 도전막을 기판(100) 상에 형성할 수 있으며, 상기 제 1 도전막을 상기 하부 절연 펜스들(117) 및 게이트 캡핑 절연 패턴들(110)이 노출될 때까지 평탄화시키어, 스토리지 노드 패드들(XP)을 형성할 수 있다. 상기 스토리지 노드 패드들(XP)은 상기 제 2 도핑된 영역들(112b)과 각각 접속될 수 있다. 일 실시예에 따르면, 상기 스토리지 노드 패드들(XP)은 상기 제 1 도핑된 영역(112a)의 가장자리와 접촉될 수도 있다.
도 7a 내지 도 7d를 참조하면, 상기 기판(100) 전면 상에 제 1 층간 절연막(123)을 형성할 수 있다. 상기 제 1 층간 절연막(123)을 패터닝하여 상기 각 제 1 도핑된 영역(112a)을 노출시키는 배선-콘택홀(125)을 형성할 수 있다. 상기 제 1 층간 절연막(123) 상에 마스크 패턴(미도시함)을 형성할 수 있다. 상기 마스크 패턴은 상기 배선-콘택홀들(125)을 정의하는 마스크-개구부들을 포함할 수 있다. 상기 각 마스크-개구부의 상기 제 2 방향(D2)의 폭은 상기 제 1 도핑된 영역(112a) 상에 위치한 하부 절연 펜스(117)의 상기 제 2 방향(D2)의 폭 보다 크다. 상기 각 마스크-개구부의 상기 제 3 방향(D3)의 폭은 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(110) 사이의 간격 보다 클 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 층간 절연막(123), 상기 제 1 도핑된 영역(112a) 상에 위치한 하부 절연 펜스(117) 및 스토리지 노드 패드들(XP), 및 게이트 캡핑 절연 패턴들(110)의 일부분들을 식각할 수 있다. 이로 인하여, 상기 배선-콘택홀(125)이 형성될 수 있다. 일 실시예에 따르면, 상기 배선-콘택홀(125)의 측벽에 상기 스토리지 노드 패드들(XP)의 일 측벽이 노출될 수 있다. 상기 배선-콘택홀(125)의 형성으로 인하여, 상기 제 1 도핑된 영역(112a)은 상기 스토리지 노드 패드들(XP)로부터 이격될 수 있다.
이어서, 절연 스페이서막을 상기 기판(100) 상에 콘포말하게 형성하고, 상기 제 1 도핑된 영역(112a)이 노출될 때까지 상기 절연 스페이서막을 전면 이방성 식각할 수 있다. 이로써, 절연 스페이서(127)가 상기 배선-콘택홀(125)의 측벽 상에 형성될 수 있다.
도 8a 내지 도 8d를 참조하면, 이어서, 상기 배선-콘택홀(125)을 채우는 제 2 도전막을 기판(100) 상에 형성할 수 있다. 상기 제 2 도전막을 상기 제 1 층간 절연막(123)이 노출될 때까지 평탄화시키어, 상기 배선-콘택홀(125)을 채우는 비트라인 콘택 플러그들(DC)를 형성할 수 있다. 상기 비트라인 콘택 플러그(DC) 각각은 상기 제 1 도핑된 영역(112a)과 접속된다. 상기 비트라인 콘택 플러그들(DC)은 상기 절연 스페이서(127)에 의하여 상기 스토리지 노드 패드들(XP)과 전기적으로 절연된다.
도 9a 내지 도 9d를 참조하면, 상기 기판(100) 상에 제 3 도전막 및 하드마스크막을 차례로 형성하고, 상기 하드마스크막 및 상기 제 3 도전막을 연속적으로 패터닝하여 라인 패턴들(140)을 형성할 수 있다. 상기 라인 패턴들(140)은 상기 제 3 방향(D3)으로 나란히 연장될 수 있다. 상기 라인 패턴들(140)은 차례로 적층된 비트 라인들(BL) 및 하드마스크 패턴들(137)을 포함할 수 있다. 상기 비트 라인들(BL)은 상기 제 3 방향(D3)으로 배열된 상기 비트라인 콘택 플러그들(DC)과 접속될 수 있다. 이때 상기 제 1 층간절연막(123), 상기 절연 스페이서(127) 및 상기 비트라인 콘택 플러그들(DC)의 상부들도 일부 리세스될 수 있다.
도 10a 내지 도 10d를 참조하면, 상기 라인 패턴들(140)을 형성한 후에, 상기 기판(100) 상에 제 1 스페이서막(143)을 콘포말하게 형성할 수 있으며, 제 2 충전막을 상기 제 1 스페이서막(143) 상에 형성할 수 있다. 상기 제 2 충전막은 상기 라인 패턴들(140) 사이의 공간들을 채울 수 있다. 상기 제 2 충전막을 평탄화시키어 제 2 충전 라인 패턴들을 형성할 수 있다. 상기 제 2 충전 라인 패턴들은 상기 라인 패턴들 사이의 상기 공간들을 각각 채울 수 있다. 상기 제 2 충전막의 평탄화 공정 시에, 상기 라인 패턴들(140) 상의 제 1 스페이서막(143)이 제거될 수 있다. 하지만, 상기 제 2 충전 라인 패턴들 아래의 상기 제 1 스페이서막(143)은 잔존된다. 상기 제 1 스페이서막(143)은 상기 라인 패턴들(140)의 양 측벽들 및 상기 라인 패턴들(140) 사이의 제 1 층간 절연막(123) 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 제 1 스페이서막(143)은 상기 라인 패턴들(140)의 측벽들, 특히, 상기 비트 라인(BL)의 측벽들을 보호한다.
상기 제 1 스페이서막(143)은 절연 물질로 형성된다. 상기 제 2 충전막은 상기 하드마스크 패턴들(137) 및 상기 제 1 스페이서막(143)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 제 2 충전막은 실리콘 산화물로 형성될 수 있으며, 상기 제 1 스페이서막(143) 및 하드마스크 패턴들(137)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
상기 제 2 충전 라인 패턴들을 패터닝하여, 상기 라인 패턴들(140) 사이에 제 2 오목부들 및 제 2 충전 패턴들(145)을 형성할 수 있다. 상기 제 2 오목부들에 의하여 상기 제 2 충전 패턴들(145)은 서로 이격된다. 상기 제 2 오목부들은 상기 제 1 스페이서막(143)을 노출시킬 수 있다. 상기 제 2 충전 패턴들(145)은 상기 스토리지 노드 패드들(XP) 위에(over) 각각 배치될 수 있다. 상기 제 2 오목부들을 채우는 제 2 펜스 절연막을 기판(100) 상에 형성할 수 있으며, 상기 제 2 펜스 절연막을 상기 제 2 충전 패턴들(145)이 노출될 때까지 평탄화시키어 상부 절연 펜스들(147, upper insulating fences)을 형성할 수 있다.
상기 각 제 2 충전 패턴들(145)은 상기 제 3 방향(D3)으로 인접한 한 쌍의 상기 상부 절연 펜스들(147) 사이에 배치된다. 상기 상부 절연 펜스들(147)은 상기 제 2 충전 패턴들(145)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상부 절연 펜스들(147)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 제 2 충전 패턴들(145)을 제거하여 가이드 홀들(150)을 형성할 수 있다. 상기 가이드 홀들(150)은 상기 스토리지 노드 패드들(XP) 위에 각각 배치될 수 있다. 평면적으로 상기 각 가이드 홀(150)은 사각형 형상을 가질 수 있다.
상기 가이드 홀들(150)을 갖는 기판(100) 상에 희생 스페이서막을 콘포말하게 형성하고, 상기 희생 스페이서막 상에 제 2 스페이서막을 콘포말하게 형성할 수 있다. 이어서, 상기 제 2 스페이서막, 희생 스페이서막 및 제 1 스페이서막(143)을 연속적으로 이방성 식각할 수 있다. 이에 따라, 콘택홀(157), 제 1 스페이서(143a), 희생 스페이서(1) 및 제 2 스페이서(3)가 형성될 수 있다. 상기 제 2 스페이서(3)의 측벽은 상기 이방성 식각 공정에 의해 손상을 받을 수 있다.
상기 제 1 스페이서(143a)은 상기 라인 패턴들(140)의 측벽을 따라 연장된 라인 형태로 형성될 수 있다. 상기 제 1 스페이서(143a)의 연장부(143r)가 상기 상부 절연 펜스(147)와 상기 제 1 층간 절연막(123) 사이에 남을 수 있다. 상기 희생 스페이서(1) 및 제 2 스페이서(3)는 상기 가이드 홀들(150)의 내측벽 상에 차례로 적층될 수 있다. 상기 콘택홀들(157)은 상기 희생 스페이서(1) 및 제 2 스페이서(3)에 의해 둘러싸일 수 있다. 상기 콘택홀들(157) 아래의 상기 제 1 층간 절연막(123)을 이방성 식각하여 상기 스토리지 노드 패드들(XP)을 노출시킬 수 있다. 일 실시예에 따르면, 상기 희생 스페이서(1)의 상단은 노출될 수 있다.
상기 제 2 스페이서(3), 제 1 스페이서(143a), 하드마스크 패턴들(137) 및 상부 절연 펜스(147)은 상기 희생 스페이서(1)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제 2 스페이서(3), 제 1 스페이서(143a), 하드마스크 패턴들(137) 및 상부 절연 펜스(147)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있으며, 상기 희생 스페이서(1)는 실리콘 산화물이나 폴리실리콘으로 형성될 수 있다.
도 12a 내지 도 12d를 참조하면, 상기 콘택홀들(157)을 채우는 폴리실리콘막(5)을 상기 기판(100) 상에 형성할 수 있다. 상기 폴리실리콘막(5)에는 불순물이 도핑될 수 있다. 상기 폴리실리콘막(5)은 CVD(Chemical vapor deposition)이나 PVD(Physical vapor deposition)과 같은 증착 공정으로 형성될 수 있다.
도 13a 내지 도 13f를 참조하면, 상기 폴리실리콘막(5)에 대하여 제 1 식각 공정을 진행하여 상기 콘택홀들(157)의 하부에 폴리실리콘 패턴(5a)을 형성한다. 상기 제 1 식각 공정은 이방성 식각 공정으로 전면 에치백 공정일 수 있다. 상기 제 1 식각 공정은 사불화탄소(CF4), 육불화황(SF6)과 같은 불소계 또는 염소(Cl2), 사염화탄소(CCl4)과 같은 염소계 에천트(etchant)를 이용하여 진행될 수 있다. 상기 제 1 식각 공정으로 상기 제 2 스페이서(3)의 제 1 부분(3a)이 노출된다. 상기 제 2 스페이서(3)의 제 2 부분(3b)은 노출이 되지 않는다. 이때 식각 부산물(BP)이 도 13e에서처럼 상기 제 1 부분(3a)와 상기 제 2 부분(3b)의 경계(INT) 부근에 남을 수 있다. 상기 식각 부산물(BP)은 에천트 종류에 따라 실리콘-불소 화합물, 실리콘-염소 화합물, 실리콘-황 화합물, 실리콘-황-불소 화합물일 수 있다. 도시하지는 않았지만, 상기 폴리실리콘 패턴(5a) 상에 자연산화막이 형성될 수도 있다. 상기 식각 부산물(BP)과 상기 자연산화막 등은 세정 공정 등에 의해 대부분 제거되나 미량 잔존할 수도 있다.
상기 제 1 부분(3a)은 이방성 식각 공정을 두번 겪게 된다. 즉, 상기 두번의 이방성 식각 공정은 상기 제 2 스페이서(3)를 형성하기 위한 이방성 식각 공정과 상기 폴리실리콘 패턴(5a)을 형성하기 위해 전면 에치백 공정일 수 있다. 반면에 상기 제 2 부분(3b)은 한번의 이방성 식각 공정, 즉 상기 제 2 스페이서(3)를 형성하기 위한 이방성 식각 공정을 겪는다. 따라서 상기 제 1 부분(3a)이 식각 손상이 보다 크게 되어 상기 제 1 부분(3a)의 측면(S1)의 표면 거칠기는 상기 제 2 부분(3b)의 측면(S2)의 표면 거칠기보다 클 수 있다. 또한 상기 제 1 부분(3a)과 상기 제 2 부분(3b) 사이의 경계(INT)는 상기와 같이 식각 부산물(BP)이나 자연산화막이 낄 수도 있고 식각 공정에서 가장 식각 손상을 많이 받는 취약 부분이 될 수 있다.
도 14a 내지 14d를 참조하면, 상기 기판(1)의 전면 상에 제 3 스페이서막(7)을 콘포말하게 형성한다. 상기 제 3 스페이서막(7)은 상기 희생 스페이서(1)와 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 제 3 스페이서막(7)은 실리콘 질화막으로 형성될 수 있다.
도 15a 내지 15d를 참조하면, 상기 제 3 스페이서막(7)에 대하여 이방성 식각 공정을 진행하여 제 3 스페이서(7a)을 형성한다. 상기 제 3 스페이서(7a)은 상기 제 2 스페이서(3)의 상기 제 1 부분(3a)이 후속 공정에서 더이상 손상을 받지 않도록 보호하는 역할을 할 수 있다. 상기 제 3 스페이서(7a)를 형성함으로써 상기 폴리실리콘 패턴(5a)의 상부면을 노출시킨다.
도 16a 내지 16d를 참조하면, 상기 폴리실리콘 패턴(5a)에 대하여 제 2 식각 공정을 진행하여 상기 폴리실리콘 패턴(5a)의 상부를 리세스시킴과 동시에 상기 제 2 스페이서(3)의 상기 제 2 부분(3b)의 측벽을 일부 노출시킨다. 이때 상기 제 2 식각 공정은 바람직하게는 등방성 식각 공정이다. 상기 제 2 식각 공정은 암모니아수와 탈이온수의 혼합액을 에천트로 이용하여 진행될 수 있다. 상기 등방성 식각 공정은 상기 이방성 식각 공정과 달리 상기 에천트가 식각 타겟과 물리적으로 충돌하지 않고 화학 반응에 의해서만 진행되므로 식각 손상이 상대적으로 적을 수 있다. 이로써 상기 제 2 부분(3b)의 노출된 측벽이 상기 등방성 식각 공정에서 받는 식각 손상은 이방성 식각 공정보다 상대적으로 매우 미미할 수 있다.
도 17a 내지 17d를 참조하면, 상기 기판(1)의 전면 상에 금속막을 콘포말하게 형성한다. 그리고 급속 열처리 공정을 진행하여 상기 금속막과 상기 폴리실리콘 패턴(5a)의 상부를 반응시켜 금속 실리사이드막(9)을 형성한다. 상기 금속 실리사이드막(9)으로 변하지 않은 상기 금속막을 제거한다. 상기 금속 실리사이드막(9)은 바람직하게는 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드로 형성될 수 있다.
만약 상기 제 3 스페이서(7a)를 형성한 후에 상기 폴리실리콘 패턴(5a)의 상부를 리세스시키지 않고 상기 폴리실리콘 패턴(5a) 상에 상기 금속 실리사이드막(9)을 형성하였다면, 상기 폴리실리콘 패턴(5a)의 상부면의 일부가 상기 제 3 스페이서(7a)에 의해 덮여 면적이 좁아지게 되므로 상기 금속 실리사이드막(9)의 면적도 작아지게 될 수 있다. 이로써 반도체 소자의 전류 흐름 특성이 열화될 수 있다. 그러나 본 발명에서는 만약 상기 제 3 스페이서(7a)를 형성한 후에 상기 폴리실리콘 패턴(5a)의 상부를 리세스시켜 상기 폴리실리콘 패턴(5a)의 상부면이 상기 제 3 스페이서(7a)와 이격되어 상기 폴리실리콘 패턴(5a)의 상부면의 면적이 보다 넓어지게 되므로, 상기 금속 실리사이드막(9)의 형성 면적도 넓어질 수 있다. 이로써 반도체 소자의 전류 흐름 특성이 개선될 수 있으며 예를 들면 드레인 전류가 증가될 수 있다. 상기 기판(1)의 전면 상에 확산 방지막(11)을 콘포말하게 형성한다. 상기 확산 방지막(11) 상에 금속함유막(13)을 형성하여 상기 콘택홀들(157)을 채운다.
도 18a 내지 18d를 참조하면, 상기 금속 함유막(13) 상에 랜딩 패드들(LP)의 평면 형태를 정의하는 마스크 패턴(M1)을 형성한다. 상기 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 마스크 패턴(M1)으로 덮이지 않은 상기 금속 함유막(13), 그 아래의 상기 확산 방지막(11), 그리고 그 아래의 하드마스크 패턴들(137), 제 1 내지 제 3 스페이서들(143a, 3, 7a) 및 상기 희생 스페이서(1)를 일부 제거한다. 이로써 스토리지노드 콘택 플러그들(BC) 및 랜딩 패드들(LP)을 형성할 수 있다. 상기 각 스토리지노드 콘택 플러그들(BC)는 상기 각 콘택홀들(157)을 채운다. 상기 스토리지 노드 콘택 플러그들(BC)는 차례로 적층된 폴리실리콘 패턴(5a), 금속 실리사이드막(9), 확산방지 패턴(11a) 및 금속 함유 패턴(13a)을 포함한다. 상기 각 랜딩 패드들(LP)는 상기 각 스토리지노드 콘택 플러그들(BC)의 상단으로부터 연장되어 상기 콘택홀(157)에 배치될 수 있다.
상기 랜딩 패드들(LP)는 상기 스토리지노드 콘택 플러그들(BC)을 둘러싸는 상기 희생 스페이서(1)의 제 1 부분(1a)을 덮을 수 있다. 여기서, 상기 희생 스페이서(1)는 상기 랜딩 패드들(LP)에 의해 덮혀지지 않는 제 2 부분(1b)을 갖는다. 상기 희생 스페이서(1)의 상기 제 2 부분(1b)은 노출된다. 상기 랜딩 패드들(LP)는 상기 희생 스페이서(1)의 상기 제 1 부분(1a) 양측에 위치한 상기 제 1 내지 제 3 스페이서들(143a, 3, 7a)의 일부분들을 덮을 수 있다. 일 실시예에 따르면, 상기 랜딩 패드들(LP)는 상기 희생 스페이서(1)의 상기 제 1 부분(1a)에 인접한 상기 라인 패턴들(140)의 상부면의 일부분을 덮을 수도 있다.
상기 랜딩 패드들(LP) 사이의 식각된 영역(ER)의 바닥면은 상기 랜딩 패드들(LP)에 덮혀진 상기 희생 스페이서(1)의 상기 제 1 부분(1a)의 상단 보다 낮을 수 있다. 다시 말해서, 상기 랜딩 패드들(LP)에 의해 덮혀지지 않은 상기 희생 스페이서(1)의 상기 제 2 부분(1b)의 상단은 상기 랜딩 패드들(LP)에 의해 덮혀진 상기 희생 스페이서(1)의 상기 제 2 부분(1b)의 상단 보다 낮을 수 있다. 이와 마찬가지로, 상기 랜딩 패드들(LP)에 덮혀지지 않은 상기 제 1 내지 제 3 스페이서들(143a, 3, 7a)의 일부분들의 상단들은 상기 랜딩 패드들(LP)에 덮혀진 상기 제 1 내지 제 3 스페이서들(143a, 3, 7a)의 다른 부분들의 상단들 보다 낮을 수 있다. 상기 희생 스페이서(1)의 제 1 부분(1a) 및 제 2 부분(1b)은 서로 연결되어 있다.
상기 희생 스페이서(1)의 상기 제 2 부분(1b)에 인접하는 상기 제 2 스페이서(3)의 상단과 상기 하드마스크 패턴들(137)의 상부면 간의 높이차(H2)는 바람직하게는 0~500Å일 수 있다. 상기 높이차(H2)가 최소 0이라도 상기 희생 스페이서(1)는 노출될 수 있다. 상기 높이차(H2)가 너무 크면 상기 비트라인(BL)이 노출되어 손상될 수 있다.
도 19a 내지 도 19d 및 도 2d를 참조하면, 상기 마스크 패턴(M1)을 제거한다. 상기 희생 스페이서(1)의 상기 노출된 제 2 부분(1b)을 통하여, 상기 희생 스페이서(1)을 등방성 식각 공정으로 제거한다. 이때 상기 희생 스페이서(1)를 제거하는 에천트는 예를 들면 불산(HF)과 불화암모늄(NH4F)의 혼합액일 수 있다. 이때, 상기 희생 스페이서(1)의 제 1 부분(1a)도 제거된다. 이에 따라, 공극(AG)이 상기 스토리지노드 콘택 플러그들(BC)와 이에 인접한 라인 패턴들(140) 사이에 형성된다. 상기 스토리지노드 콘택 플러그들(BC)와 상기 라인 패턴들(140) 사이에 위치한 상기 공극(AG)의 일 부분은 상기 제 1 및 제 2 스페이서들(143a, 3)에 배치된다. 상기 스토리지노드 콘택 플러그들(BC)와 상기 상부 절연 펜스(147) 사이에 위치한 상기 공극(AG)의 다른 부분은 상기 제 2 스페이서(3)와 상기 상부 절연 펜스(147) 사이에 배치될 수 있다.
위에서 설명한 바와 같이 상기 희생 스페이서(1)는 습식 식각 공정으로 제거될 수 있다. 이때 상기 희생 스페이서(1)를 제거하는 에천트는 도 2d에서처럼 가장 취약한 부분인 상기 제 2 스페이서(3)의 상기 제 1 부분(3a)과 상기 제 2 부분(3b) 사이의 경계(INT)로 침투할 수 있다. 이로써 상기 경계(INT)에도 공극(AG)이 형성될 수도 있고 상기 제 2 스페이서(3)의 상기 제 1 부분(3a)과 상기 제 2 부분(3b)은 서로 분리될 수도 있다. 이때 만약 상기 금속 실리사이드막(9)이 상기 제 2 스페이서(3)의 제 1 부분(3a)과 제 2 부분(3b) 사이의 경계(INT)와 같은 높이에 있거나 매우 인접하게 위치한다면 상기 희생 스페이서(1)를 제거하는 에천트는 상기 금속 실리사이드막(9)도 녹일 수 있다. 상기 금속 실리사이드막(9)이 녹게 되면 상기 스토리지 노드 콘택 플러그들(BC)에서 상기 확산 방지 패턴(11a)과 상기 폴리실리콘 패턴(5a) 사이에 공극(AG)이 존재하게 되고 이로 인해 전기적 저항이 증가하게 되어 오픈 페일(Open fail)과 같은 불량이 발생되게 된다. 그러나 본 발명에서는 상기 경계(INT)와 상기 금속 실리사이드막(9)의 상부면과의 높이 차(H1)가 최소한 50Å이상 되며 상기 경계(INT)의 측면이 상기 확산 방지 패턴(11a)과 접하므로, 상기 희생 스페이서(1)를 제거하는 에천트가 상기 경계(INT)로 침투하더라도 상기 금속 실리사이드막(9)과 만날 수 없다. 이로써 상기 에천트가 상기 금속 실리사이드막(9)을 녹일 수 없으므로 오픈 페일(Open fail)과 같은 불량이 발생되지 않는다. 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
이어서, 도 1b 내지 도 1e에 개시된 제 2 층간 절연막(173)을 형성할 수 있다. 상기 제 2 층간 절연막(173)에 의하여 상기 랜딩 패드들(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 제 2 부분(A2)의 상단이 닫혀질 수 있다. 상기 제 2 층간 절연막(173)은 열악한 단차도포성을 가질 수 있다. 이로써, 상기 공극(AG)의 상기 제 2 부분(A2)의 상단이 닫힐 수 있다. 상기 희생 스페이서(1)의 제 1 부분(1a)의 상단이 상기 희생 스페이서(1)의 상기 제 2 부분(1b)의 상단 보다 높음으로써, 상기 랜딩 패드들(LP)에 의해 덮혀진 상기 공극(AG)의 제 1 부분(A1)의 높이는 상기 랜딩 패드들(LP)에 의해 덮혀지지 않은 상기 공극(AG)의 상기 제 2 부분(A2)의 높이 보다 높을 수 있다.
이어서, 도 1a 및 도 1b에 개시된 비아-플러그들(175) 및 정보 저장부들(DSP)을 형성할 수 있다. 상기 정보 저장부들(DSP)은 도 3a의 정보 저장부(DSP) 또는 도 3b의 정보 저장부(DSP)로 구현될 수 있다. 이로써, 도 1a 내지 도 1e에 개시된 반도체 소자를 구현할 수 있다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 랜딩 패드들(LP)가 상기 희생 스페이서(1)을 부분적으로 덮도록 형성한 후에, 상기 희생 스페이서(1)의 노출된 부분을 통하여, 상기 희생 스페이서(1)를 등방성 식각 공정으로 제거할 수 있다. 이로써, 상기 공극(AG)을 상기 스토리지노드 콘택 플러그들(BC)와 상기 라인 패턴들(140) 사이에 용이하게 형성할 수 있다. 결과적으로, 기생 정전용량을 감소시켜 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 공극(AG)을 쉽게 형성함으로써, 반도체 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 희생 스페이서(1)를 제거하는 동안에, 상기 제 1 보호 스페이서(152)는 상기 비트 라인들(BL)의 측벽을 보호하고, 상기 제 2 스페이서(3)는 상기 스토리지노드 콘택 플러그들(BC)를 보호한다. 이로써, 상기 희생 스페이서(1)의 제거로 야기될 수 있는 상기 비트 라인들(BL) 및 스토리지노드 콘택 플러그들(BC)의 손상을 방지할 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
또한 상기 경계(INT)와 상기 금속 실리사이드막(9)의 상부면과의 높이 차(H1)가 최소한 50Å이상 되며 상기 경계(INT)의 측면이 상기 확산 방지 패턴(11a)과 접하므로, 상기 희생 스페이서(1)를 제거하는 에천트가 상기 경계(INT)로 침투하더라도 상기 금속 실리사이드막(9)과 만날 수 없다. 이로써 상기 에천트가 상기 금속 실리사이드막(9)을 녹일 수 없으므로 오픈 페일(Open fail)과 같은 불량이 발생되지 않는다. 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한 상기 제 3 스페이서(7a)와 이격되어 상기 폴리실리콘 패턴(5a)의 상부면의 면적이 보다 넓어지게 되므로, 상기 금속 실리사이드막(9)의 형성 면적도 넓어질 수 있다. 이로써 반도체 소자의 전류 흐름 특성이 개선될 수 있다.
<실시예 2>
도 20은 본 발명의 실시예 2에 따라 도 1a를 A-A'선으로 자른 단면도이다.
도 20을 참조하면, 본 실시예 2에 따른 반도체 소자에서는 제 2 스페이서(3)의 제 2 부분(3b)이 확산 방지 패턴(11a)이 아닌 폴리실리콘 패턴(5b)의 돌출부(5p)와 접한다. 상기 폴리실리콘 패턴(5b)의 상부면에는 리세스 부분(R1)이 존재하여 'U'자형 단면을 가질 수 있다. 금속 실리사이드막(9)은 상기 폴리실리콘 패턴(5b)의 리세스 부분의 바닥에 형성될 수 있다. 상기 금속 실리사이드막(9)의 폭은 상기 폴리실리콘 패턴의 폭 보다 좁을 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 21 및 도 22는 도 20을 제조하는 과정을 나타내는 단면도들이다.
도 21을 참조하면, 도 15b의 상태에서 상기 폴리실리콘 패턴(5b)에 대하여 제 2 식각 공정을 진행하여 리세스시킨다. 이때 상기 제 2 식각 공정은 상기 제 3 스페이서(7a)을 식각 마스크로 이용하는 이방성 식각 공정일 수 있다. 이로써 상기 제 3 스페이서(7a)로 덮이지 않은 상기 폴리실리콘 패턴(5b)의 상부에 리세스 부분(R1)이 형성됨과 동시에 상기 폴리실리콘 패턴(5b)의 일부(5p)는 상기 제 2 스페이서(3)의 상기 제 2 부분(3b)의 측벽을 덮도록 형성된다.
도 22를 참조하면, 상기 제 3 스페이서(7a)의 측벽과 상기 폴리실리코 패턴(5b)의 돌출부(5p)의 측벽을 덮는 제 4 스페이서(10)를 형성한다. 상기 제 4 스페이서(10)로 덮이지 않은 상기 폴리실리콘 패턴(5b)의 상부면에 금속 실리사이드막(9)을 형성한다.
다시 도 20을 참조하여, 상기 제 4 스페이서(10)를 제거한다. 그리고 후속으로 확산방지막(11)을 형성하는 등, 실시예 1에서 설명한 바와 동일/유사한 공정을 진행할 수 있다.
도 23은 도 20의 변형예이다.
도 23을 참조하면, 이 반도체 소자에서는 도 20과 유사하되, 제 3 스페이서(7a)의 측벽과 폴리실리코 패턴(5b)의 돌출부(5p)의 측벽이 제 4 스페이서(10)로 덮인다. 이 반도체 소자는 도 22의 상태에서 상기 제 4 스페이서(10)를 제거하지 않고 실시예 1과 동일/유사한 후속 공정을 진행함으로써 형성될 수 있다.
<실시예3>
도 24는 본 발명의 실시예 3에 따라 도 1a를 A-A'선으로 자른 단면도이다.
도 24를 참조하면, 본 실시예 3에 따른 반도체 소자에서는 금속 실리사이드막(9)과 접하는 폴리실리콘 패턴(5a)의 상부에 고농도 불순물 도핑 영역(6)이 존재할 수 있다. 상기 고농도 불순물 도핑 영역(6)은 상기 폴리실리콘 패턴(5a)에 도핑된 불순물과 동일한 타입(예를 들면 N타입)의 불순물이 도핑될 수 있으나 보다 고농도로 도핑될 수 있다. 상기 고농도 불순물 도핑 영역(6)은 저항 개선 목적으로 추가될 수 있다.
상기 고농도 불순물 도핑 영역(6)은 상기 금속 실리사이드막(9)을 형성하기 전에, 도 16a의 단계 후에 진행될 수 있다.
그외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 25는 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 25를 참조하면, 본 실시예 4에 따른 반도체 소자는 제 3 스페이서(7a)을 포함하지 않는다. 제 2 스페이서(3)의 제 1 부분(3a)과 제 2 부분(3b)의 일부의 측벽들은 확산 방지 패턴(11a)과 바로 접할 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 26은 도 25의 반도체 소자를 제조하는 과정을 나타내는 단면도이다.
도 26을 참조하면, 먼저, 도 13b에서처럼 폴리실리콘막(5)에 대하여 1차 식각 공정을 진행하여 폴리실리콘 패턴(5a)을 형성한다. 이로써 상기 제 2 스페이서(3)는 제 1 부분(3a)과 제 2 부분(3b)로 나뉠 수 있다. 실시예 1의 제 3 스페이서(7a) 형성 없이, 상기 폴리실리콘 패턴(5a)에 대하여 2차 식각 공정을 진행하여 리세스시킨다. 이때 상기 2차 식각 공정은 등방성 식각 공정으로 진행될 수 있다. 그리고 상기 폴리실리콘 패턴(5a)의 상부에 금속 실리사이드막(9)을 형성한다. 후속 공정은 실시예 1과 동일/유사할 수 있다.
<실시예 5>
도 27은 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 27을 참조하면, 본 실시예 5에 따른 반도체 소자는 제 1 스페이서(143a, 143r)을 포함하지 않으며 비트라인(BL)의 측면이 공극(AG)에 의해 노출될 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 27의 반도체 소자는 도 10a 내지 도 10d를 참조하여 설명한 제 1 스페이서막(143)의 형성 과정을 누락시키고 바로 희생 스페이서(1)와 제 2 스페이서(3)를 형성함으로써 제조될 수 있다. 그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 28은 본 발명의 실시예 6에 따른 반도체 소자의 단면도이다.
도 28을 참조하면, 본 실시예 6에 따른 반도체 소자는 확산 방지 패턴(11a)을 별도로 포함하지 않는다. 금속 함유 패턴(13a) 자체가 확산 방지막을 필요로 하지 않는 금속 함유 물질로 형성될 수 있다. 예를 들면 상기 금속 함유 패턴(13a)은 비정질 티타늄 질화막으로 형성될 수 있다. 이로써 제 2 스페이서(3)의 제 1 부분(3a)과 제 2 부분(3b) 간의 경계(INT)의 측벽은 상기 금속 함유 패턴(13a)과 직접 접할 수 있다. 그 외의 구성 및 제조 과정은 실시예 1과 동일/유사할 수 있다.
상술된 본 발명의 실시예들에 따른 반도체 소자들은 반도체 기억 소자들로 구현된다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 실시예들에 따른 반도체 소자들의 라인 패턴들, 콘택 플러그들 및 공극들과 관련된 기술적 특징들은 로직 소자와 같은 비 메모리 소자들에도 적용될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 29를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1XP, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1XP), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1XP)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 30을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(XP0)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(XP0)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(XP0)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(XP0)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(XP0)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(XP0)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
140: 라인 패턴
DC: 비트라인 노드 콘택 플러그
BC: 스토리지 노드 콘택 플러그
LP: 랜딩 패드
AG: 공극
143a, 3, 7a, 10: 스페이서
1: 희생 스페이서
DSP: 정보 저장부

Claims (20)

  1. 기판 상에 배치된 라인 패턴;
    상기 라인 패턴에 인접한 콘택 플러그; 및
    상기 라인 패턴과 상기 콘택 플러그 사이에 개재되는 제 1 스페이서를 포함하고,
    상기 라인 패턴과 상기 제 1 스페이서 사이에 배치되는 공극이 제공되고,
    상기 콘택 플러그는 금속 실리사이드층을 포함하고,
    상기 제 1 스페이서는 제 1 부분과 상기 제 1 부분 아래에 배치되며 상기 제 1 부분의 측면 표면 거칠기(Lateral surface roughness)보다 작은 측면 표면 거칠기를 가지는 제 2 부분을 포함하며,
    상기 제 1 부분과 상기 제 2 부분의 사이의 경계는 상기 금속 실리사이드막과 이격되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서와 상기 콘택 플러그 사이에 개재되는 제 2 스페이서를 더 포함하되, 상기 제 2 스페이서의 하부면의 높이는 상기 경계의 높이와 같은 반도체 소자.
  3. 제 2 항에 있어서,
    상기 콘택 플러그는 상기 금속 실리사이드막 아래에 배치되는 폴리실리콘 패턴을 더 포함하되,
    상기 폴리실리콘 패턴의 가장자리 부분은 연장되어 상기 제 2 부분의 측면 및 상기 제 2 스페이서의 하부면과 접하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 2 스페이서의 측면 및 상기 폴리실리콘 패턴의 가장자리 내측면을 동시에 덮는 제 3 스페이서를 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 공극과 상기 라인 패턴 사이에 개재되는 제 2 스페이서를 더 포함하되,
    상기 제 2 스페이서는 'L'자 형태의 단면을 가지는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 2 부분 아래에서 상기 콘택 플러그의 측면은 상기 공극에 의해 노출되며
    상기 금속 실리사이드층은 상기 공극과 이격되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 콘택 플러그는 상기 경계, 상기 제 2 부분의 측면 및 상기 금속 실리사이드층과 동시에 접하는 확산 방지막을 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 경계와 상기 금속 실리사이드층의 상부면 간의 높이차는 50~500Å인 반도체 소자.
  9. 제 1 항에 있어서,
    상기 콘택 플러그는 상기 금속 실리사이드 아래에 배치되는 폴리실리콘 콘택 패턴과 상기 금속 실리사이드 상에 배치되는 금속 함유 패턴을 더 포함하며,
    상기 금속 함유 패턴의 상단으로부터 연장되는 랜딩 패드를 더 포함하며,
    상기 공극의 일부는 상기 랜딩 패드와 수직적으로 중첩되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 금속 함유 패턴은 상기 제 1 부분의 측벽, 상기 제 2 부분의 측벽의 일부 및 상기 경계의 측벽과 접하는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 랜딩 패드와 중첩되지 않는 공극의 다른 부분과 중첩되며 상기 랜딩 패드의 측면과 접하는 절연막을 더 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 라인 패턴은 차례로 적층된 배선 패턴과 캐핑막 패턴을 포함하되,
    상기 공극의 다른 부분과 인접하는 상기 제 1 스페이서의 상부면과 상기 캐핑막 패턴의 상부면 간의 높이 차는 0~500Å인 반도체 소자.
  13. 제 1 항에 있어서,
    상기 경계의 측벽에 식각 부산물 또는 자연 산화막이 잔존하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 식각 부산물은 실리콘-불소 화합물, 실리콘-염소 화합물, 실리콘-황 화합물 또는 실리콘-황-불소 화합물인 반도체 소자.
  15. 제 1 항에 있어서,
    상기 경계에서 상기 제 1 부분과 상기 제 2 부분은 이격되며 상기 제 1 부분과 상기 제 2 부분 사이에 상기 공극이 존재하는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 콘택 플러그는 상기 금속 실리사이드막 아래에 배치되는 폴리실리콘 패턴; 및
    상기 폴리실리콘 패턴의 상부에 배치되며 상기 금속 실리사이드막과 접하는 고농도 불순물 영역을 더 포함하되,
    상기 고농도 불순물 영역은 상기 폴리실리콘 패턴에 도핑된 불순물과 동일한 타입의 불순물이 보다 고농도로 도핑되는 반도체 소자.
  17. 제 1 항에 있어서,
    상기 경계보다 낮은 상기 콘택 플러그의 하부 폭은 상기 경계보다 높은 상기 콘택 플러그의 상부 폭보다 넓은 반도체 소자.
  18. 기판 상에 라인 패턴들을 형성하는 단계;
    상기 라인 패턴들의 측벽들을 차례로 덮는 희생 스페이서와 제 1 스페이서를 형성하는 단계;
    폴리실리콘막을 적층하여 상기 라인 패턴들 사이를 채우는 단계;
    상기 폴리실리콘막에 대하여 제 1 식각 공정을 진행하여 상기 라인 패턴들 사이의 공간을 일부 채우며 상기 제 1 스페이서의 제 1 부분을 노출시키되 그 아래의 제 2 부분을 노출시키지 않는 단계; 및
    상기 폴리실리콘막에 대하여 제 2 식각 공정을 진행하여 상기 라인 패턴들 사이에 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴의 상부면에 금속 실리사이드막을 형성하는 단계를 포함하되,
    상기 금속 실리사이드막은 상기 제 1 부분과 상기 제 2 부분 사이의 경계와 이격되도록 형성되는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 식각 공정은 이방성 식각 공정이고, 상기 제 2 식각 공정은 등방성 식각 공정이며,
    상기 제 2 식각 공정으로 상기 제 2 부분의 측벽이 일부 노출되는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 식각 공정을 진행하기 전에 상기 제 1 부분을 덮는 제 2 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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