KR102094476B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102094476B1
KR102094476B1 KR1020130102014A KR20130102014A KR102094476B1 KR 102094476 B1 KR102094476 B1 KR 102094476B1 KR 1020130102014 A KR1020130102014 A KR 1020130102014A KR 20130102014 A KR20130102014 A KR 20130102014A KR 102094476 B1 KR102094476 B1 KR 102094476B1
Authority
KR
South Korea
Prior art keywords
forming
contact
spacer
insulating
landing pad
Prior art date
Application number
KR1020130102014A
Other languages
English (en)
Other versions
KR20150024986A (ko
Inventor
유원석
김영석
임한진
이전일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130102014A priority Critical patent/KR102094476B1/ko
Priority to US14/267,008 priority patent/US9041122B2/en
Publication of KR20150024986A publication Critical patent/KR20150024986A/ko
Application granted granted Critical
Publication of KR102094476B1 publication Critical patent/KR102094476B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 기술적 사상은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다. 복수의 도전 라인 간의 용량 커플링 현상을 줄일 수 있는 에어스페이서 구조 형성 과정에서 발생할 수 있는 콘택 구조물의 도전성 문제를 해결하여 신뢰성을 향상시키기 위해, 활성 영역을 가지는 기판; 상기 활성 영역에 연결되는 콘택 플러그; 상기 콘택 플러그의 상면에 접하도록 형성되는 랜딩 패드 스페이서; 상기 콘택 플러그의 상면에 접하고, 상기 랜딩 패드 스페이서로 한정되는 공간에 형성되는 콘택 도전층; 상기 콘택 도전층 상에 형성되는 금속 실리사이드막; 상기 금속 실리사이드막을 사이에 두고 상기 콘택 도전층과 연결되는 랜딩 패드를 포함하는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 도전 라인의 양 측벽에 형성되는 절연 스페이서 중 에어스페이서를 구비하는 반도체 소자 및 상기 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 다운 스케일링(down scaling)된 반도체 소자의 도전 라인 및 이들 사이에 공간이 점차 감소되고 있다. 이로 인해 도전 라인 간의 용량 커플링(capacitor coupling) 현상이 일어날 수 있다. 상기 용량 커플링 현상을 경감시킬 수 있도록 절연 스페이서로서 에어스페이서 구조가 활용되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고도의 집적화에 의한 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 라인 간의 용량 커플링 현상을 줄이면서 콘택 구조물의 신뢰성을 향상시킬 수 있는 반도체 소자와 상기 반도체 소자의 제조 방법을 제공함에 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 활성 영역을 가지는 기판; 상기 활성 영역에 연결되는 콘택 플러그; 상기 콘택 플러그의 상면에 접하도록 형성되는 랜딩 패드 스페이서; 상기 콘택 플러그의 상면에 접하고, 상기 랜딩 패드 스페이서로 한정되는 공간에 형성되는 콘택 도전층; 상기 콘택 도전층 상에 형성되는 금속 실리사이드막; 상기 금속 실리사이드막을 사이에 두고 상기 콘택 도전층과 연결되는 랜딩 패드를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그는 상기 기판의 주면 연장 방향과 평행한 방향으로 제1 크기의 폭을 갖고, 상기 콘택 도전층은 상기 기판의 주면 연장 방향과 평행한 방향으로 상기 제1 크기보다 작은 제2 크기의 폭을 가지는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그와 상기 콘택 도전층은 동일한 물질로 이루어진 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 절연막을 사이에 두고 상기 기판과 이격된 한 쌍의 도전 라인과 상기 도전 라인 상에 형성된 절연 캡핑 라인을 포함하는 도전 라인 구조체; 상기 도전 라인 구조체의 측벽을 덮는 절연 스페이서 구조체를 더 포함하고, 상기 콘택 플러그는 상기 한 쌍의 도전 라인 구조체 사이에 절연 스페이서 구조체로 한정되는 공간에 형성되는 콘택 홀 내에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 스페이서 구조체는 상기 도전 라인 구조체의 측벽을 덮는 내부 절연 스페이서, 상기 콘택 홀을 한정하는 외부 절연 스페이서 및 상기 외부 절연 스페이서와 상기 내부 절연 스페이서 사이에 한정되는 에어스페이서를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 스페이서 구조체의 상면 일부 및 상기 랜딩 패드 스페이서의 상면 일부에 접하여 형성된 랜딩 패드 절연 패턴을 더 포함하고, 상기 랜딩 패드는 상기 랜딩 패드 절연 패턴과 접하며, 상기 한 쌍의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 도전 라인 구조체의 상부 및 절연 스페이서 구조체와 랜딩 패드 사이에 형성된 도전성 배리어막을 더 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 또한, 기판 상의 활성 영역에 콘택 홀을 형성하는 단계; 상기 콘택 홀에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그의 상면에 접하도록 랜딩 패드 스페이서를 형성하는 단계; 상기 콘택 플러그의 상면 위에 콘택 도전층을 형성하는 단계; 상기 콘택 도전층의 상면 위에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 콘택 도전층을 형성하는 단계는, 상기 콘택 플러그 상에 폴리실리콘층을 증착하여 폴리실리콘을 형성하는 단계; 상기 폴리실리콘층의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 도전층은 상기 콘택 플러그의 상면으로부터 선택적 에피탁시 성장 방법으로 형성하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 홀을 형성하기 전에, 기판 상에 절연막, 도전 라인 및 절연 캡핑 라인을 포함하는 복수개의 도전 라인 구조체를 형성하는 단계; 상기 도전 라인 구조체의 측벽에 절연막을 형성하는 단계; 상기 콘택 홀을 상기 복수의 도전 라인 구조체 중 한 쌍의 도전 라인 구조체의 사이에 상기 절연막으로 한정되는 공간에 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연막을 형성하는 단계는, 상기 도전 라인 구조체의 측벽을 덮는 내부 절연막을 형성하는 단계; 상기 내부 절연막의 측벽을 덮는 에어스페이서 형성용 희생 절연막을 형성하는 단계; 및 상기 도전 라인 구조체의 상면 및 상기 에어스페이서 형성용 희생 절연막을 덮는 외부 절연막을 형성하는 단계를 포함하고, 상기 금속 실리사이드막을 형성한 후, 상기 에어스페이서 형성용 희생 절연막을 선택적으로 제거하여 에어스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 금속 실리사이드막 위에 랜딩 패드를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 랜딩 패드를 형성하는 단계는, 상기 콘택 홀 내에서 상기 금속 실리사이드막을 덮는 도전성 물질층을 형성하는 단계; 상기 도전성 물질층을 일부 식각하여 상기 콘택 홀 내부로부터 상기 콘택 홀의 외부까지 연장되는 상기 랜딩 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 도전성 물질층을 형성하기 전에 상기 금속 실리사이드막 위에 도전성 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 소자 및 상기 반도체 소자의 제조 방법은 콘택 구조에서 금속 실리사이드막이 형성되는 부분을 콘택 플러그의 상면에서 소정 거리만큼 이격시켜, 상기 금속 실리사이드막에 에어스페이서 형성용 식각 물질이 침투하는 것을 방지할 수 있어 콘택 구조의 도전성을 향상시키고, 신뢰성을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부(要部) 단면도이다.
도 3 내지 도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 16은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 셀 어레이 영역의 개략적인 평면 레이아웃이다. 도 1에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 1를 참조하면, 상기 반도체 소자는 복수의 활성 영역(AC)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(AC)을 가로질러 제1 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다.
상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 1에서 Y 방향)을 따라 상호 평행하게 연장 되어 있다. 상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 일부 실시예들에서, 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 베리드 콘택(buried contact, BC)은 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 상기 제1 방향 및 제2 방향을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제2 방향을 따라 등간격으로 배치될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 요부(要部) 단면도이다. 상기 반도체 소자(100)의 셀 어레이 영역은 도 1에 예시한 레이아웃을 가질 수 있다. 도 2는 도 1의 A - A' 선 단면에 대응하는 일부 구성의 단면도로서 본 발명의 기술적 특징을 나타내는 요부를 도시한 것이다.
도 2를 참조하면, 반도체 소자(100)는 소자분리막(114)에 의해 정의되는 활성 영역(116)을 가지는 기판(110)을 포함한다.
상기 기판(110)은 Si (silicon), 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110) 위에는 절연막(148)을 사이에 두고 기판(110)과 이격되어 있는 복수의 도전 라인(142)이 형성되어 있다. 상기 복수의 도전 라인(142)은 상기 기판(110) 상에서 일 방향(Y 방향)을 따라서 상호 평행하게 연장될 수 있다. 본 발명의 일 실시예에 있어서 상기 도전 라인(142)은 제1 도전 라인(142A) 및 제2 도전 라인(142B)의 이중층으로 형성될 수 있다. 물론 상기 도전 라인(142)이 이중층의 구조로 한정되는 것은 아니고, 하나의 층, 또는 적어도 삼중층 구조를 가질 수도 있다.
일부 실시예들에서, 상기 복수의 도전 라인(142)은 복수의 비트 라인을 구성할 수 있다. 상기 복수의 도전 라인(142)은 도 1에 도시된 비트 라인(BL)에 대응될 수 있다.
상기 복수의 도전 라인(142) 상에는 각각 절연 캡핑 라인(144)이 형성되어 있다. 하나의 도전 라인(142)과, 상기 하나의 도전 라인(142)을 덮는 하나의 절연 캡핑 라인(144)은 하나의 도전 라인 구조체(140)를 구성한다.
상기 복수의 도전 라인 구조체(140) 각각의 양 측벽은 절연 스페이서 구조체(150)로 덮여 있다. 상기 절연 스페이서 구조체(150)는 내부 절연 스페이서(152), 외부 절연 스페이서(156) 및 에어스페이서(154)를 포함할 수 있다. 상기 에어스페이서(154)는 상기 내부 절연 스페이서(152)와 상기 외부 절연 스페이서(156)의 사이에 한정될 수 있다.
랜딩 패드 절연 패턴(162)이 상기 절연 스페이서 구조체(150)의 상부 일면과 접하도록 형성된다. 상기 절연 스페이서 구조체(150) 중 에어스페이서(154)는 상부가 상기 랜딩 패드 절연 패턴(162)에 의해 폐쇄되도록 형성될 수 있다. 상기 절연 스페이서 구조체(150) 중 상기 랜딩 패드 절연 패턴(162)에 접하지 않는 상면 및 측면은 랜딩 패드 스페이서(158)에 의해 덮이도록 형성될 수 있다. 도전성 배리어막(159)은 상기 랜딩 패드 스페이서(158)의 상면 및 측면을 덮도록 형성될 수 있다.
상기 기판(110)의 활성 영역(116)이 노출되도록 복수의 제1 콘택 홀(170H)이 형성될 수 있다. 상기 제1 콘택 홀(170H)은 상기 복수의 도전 라인 구조체(140)중 이웃하는 2 개의 도전 라인 구조체(140) 사이에서 상기 이웃하는 2 개의 도전 라인(142) 각각의 측벽을 덮는 절연 스페이서 구조체(150)에 의해 한정된다. 상기 제1 콘택 홀(170H)은 기판(110)의 주면 연장 방향에서 평행한 방향으로 제1 크기(W1)의 폭을 가질 수 있다.
상기 복수의 도전 라인 구조체(140) 각각의 사이에는 기판(110)에 연결되고 상기 제1 콘택 홀(170H)의 내부를 채우는 복수의 콘택 플러그(170)가 형성된다. 상기 복수의 콘택 플러그(170)는 각각 기판의 활성 영역(116)에 연결되어 있으며 상기 제1 콘택 홀(170H)의 내부에서 기판(110)의 주면 연장 방향에 수직인 방향 (Z 방향)으로 연장된다.
상기 콘택 플러그(170)의 상면의 일부에 접하고, 상기 절연 스페이서 구조체(150)의 측벽을 덮는 랜딩 패드 스페이서(158)가 형성된다. 상기 랜딩 패드 스페이서(158)는 상기 콘택 플러그(170) 위에서 제2 콘택 홀(172H)을 한정한다. 제1 콘택 홀(170H)이 제1 크기(W1)의 폭을 갖는 것에 대응하여, 상기 제2 콘택 홀(172H)은 기판(110)의 주면 연장 방향에서 평행한 방향으로 상기 제1 크기(W1) 보다 작은 제2 크기(W2)의 폭을 가질 수 있다.
콘택 도전층(172)은 상기 제2 콘택 홀(172H)의 일부를 채우며, 상기 콘택 플러그(170)의 상면에 접하도록 형성된다. 본 발명의 일 실시예에서는, 상기 콘택 도전층(172)은 상기 콘택 플러그(170)와 동일한 물질로 이루어질 수 있다. 그러나, 상기 콘택 도전층(172)을 이루는 물질이 상기 콘택 플러그(170)를 이루는 물질과 동일한 물질로 제한되는 것은 아니다.
랜딩 패드(180)는 상기 콘택 도전층(172)과 연결되어 상기 도전성 배리어막(159)으로 한정되는 공간을 채우며, 상기 복수의 도전 라인 구조체(140) 중에서 선택되는 하나의 도전 라인 구조체(140)와 수직으로 오버랩되도록 형성된다. 상기 랜딩 패드(180)는 상기 랜딩 패드 절연 패턴(162)에 접하며 아일랜드 형상을 가질 수 있다.
상기 콘택 도전층(172)과 상기 랜딩 패드(180) 사이에는 금속 실리사이드막(174)이 형성된다. 상기 금속 실리사이드막(174)은 랜딩 패드 스페이서(158)로 한정되는 제2 콘택 홀(172H)의 공간의 일부를 채우며 상기 콘택 도전층(172)에 접하도록 형성될 수 있다. 상기 금속 실리사이드막(174)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 및 망간 실리사이드(MnSix) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 금속 실리사이드막(174)은 코발트 실리사이드(CoSix)로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자(100)는 기판(110)의 활성 영역(116)과 랜딩 패드(180)를 전기적으로 연결하기 위해 상기 기판(110)의 활성 영역(116)과 연결되는 콘택 플러그(170) 및 콘택 도전층(172)을 포함한다. 상기 랜딩 패드(180)는 도전성 배리어막(159) 및 랜딩 패드 절연 패턴(162)에 접하여 도전 라인 구조체(140)와 수직으로 오버랩되도록 형성된다. 상기 랜딩 패드(180)는 상기 콘택 도전층(172)을 통해 상기 콘택 플러그(170)와 물리적, 전기적으로 연결된다. 상기 콘택 도전층(172)은 한 쌍의 도전 라인 구조체(140) 사이에서 랜딩 패드 스페이서(158)로 인해 한정된 공간에 제2 콘택 홀(172H)의 일부를 채우며 형성되고, 금속 실리사이드막(174)은 상기 콘택 도전층(172)과 상기 랜딩 패드(180) 사이에 형성된다. 전술한 바와 같이 콘택 플러그(170) 상에 직접 금속 실리사이드막(174)을 형성하지 않고, 추가적으로 콘택 도전층(172)을 랜딩 패드 스페이서(158)로 한정되는 공간에 형성하여 상기 금속 실리사이드막(174)을 상기 콘택 플러그(170)와 소정의 거리만큼 이격시키고, 상기 절연 스페이서 구조체(150)의 일부를 선택적으로 제거하여 에어스페이서(154)를 형성하는 공정에서 식각 물질이 상기 금속 실리사이드막(174)에 침투하는 것을 방지할 수 있다. 따라서, 금속 실리사이드막(174)의 녹음 현상을 방지할 수 있어 콘택 구조에서 신뢰성을 확보할 수 있다.
도 3 내지 도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3 내지 도 14에 도시된 반도체 소자의 셀 어레이 영역은 도 1에 예시한 레이아웃을 가질 수 있다. 도 3 내지 도 14는 각각 도 1의 A - A' 선 단면에 대응하는 일부 구성을 제조 과정의 단계 별로 도시한 단면도이다. 도 3 내지 도 14에 있어서, 도 2에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리막(114)을 형성한다. 상기 소자분리막(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 복수의 활성 영역(116)은 도 1에 예시한 활성 영역(AC)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
상기 소자분리막(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다. 상기 소자분리막(114)은 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 선택되는 하나의 물질로 이루어질 수 있다.
상기 기판(110)상에 절연막(148)을 형성한다. 상기 절연막(148) 상에 상호 평행하게 연장되는 복수의 도전 라인 구조체(140)를 형성한다. 상기 복수의 도전 라인 구조체(140)는 복수의 도전 라인(142)과, 상기 복수의 도전 라인(142)의 상면을 각각 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 일부 실시예들에서, 상기 도전 라인(142)는 폴리실리콘, 불순물이 도핑된 반도체 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 도전 라인(142)은 금속 실리사이드막, 금속 배리어막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들면, 상기 복수의 도전 라인(142)은 도핑된 폴리실리콘, TiN 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
일부 실시예들에서, 상기 복수의 절연 캡핑 라인(146)은 실리콘 질화막으로 이루어진다. 상기 복수의 절연 캡핑 라인(146)의 두께는 상기 복수의 도전 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 도전 라인 구조체(140)를 형성하기 위하여, 먼저 상기 절연막(148) 위에 도전 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 도전 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 도전 라인 형성용 도전층을 식각하여, 상기 복수의 도전 라인(142)을 형성한다.
도 4를 참조하면, 복수의 도전 라인 구조체(140) 각각의 상면 및 양 측면을 절연 물질로 덮어서 절연 스페이서를 형성한다. 상기 도전 라인 구조체(140)의 상면 및 양 측면에 내부 절연 스페이서 형성용 절연막(152A)을 형성한다. 상기 내부 절연 스페이서 형성용 절연막(152A)을 형성한 이후에는 상기 내부 절연 스페이서 형성용 절연막(152A)을 덮는 에어스페이서 형성용 희생 절연막(154A)을 형성한다.
상기 내부 절연 스페이서 형성용 절연막(152A) 및 에어스페이서 형성용 희생 절연막(154A)은 실리콘 산화막, 실리콘 질화막 및 이들의 조합에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 내부 절연 스페이서 형성용 절연막(152A)은 실리콘 질화막(SiN)으로 이루어지고, 상기 에어스페이서 형성용 희생 절연막(154A)은 실리콘 산화막(SiO2)로 이루어질 수 있다. 상기 내부 절연 스페이서 형성용 절연막(152A)을 도전 라인 구조체(140)의 상면 및 양 측면을 둘러싸도록 화학 기상 증착(Chemical vapor deposition), 물리 기상 증착(Physical vapor deposition) 및 원자층 증착(Atomic layer deposition) 중에서 선택되는 어느 하나의 공정을 통해 형성할 수 있다. 상기 내부 절연 스페이서 형성용 절연막(152A) 상에 에어스페이서 형성용 희생 절연막(154A)을 화학 기상 증착, 물리 기상 증착 및 원자층 증착 중에서 선택되는 어느 하나의 공정을 통해 형성할 수 있다. 전술한 증착 공정 이후에는 에어스페이서 형성용 희생 절연막(154A)만을 선택적으로 식각하는 물질을 이용하여, 상기 에어스페이서 형성용 희생 절연막(154A)를 선택적으로 제거한다. 상기 에어스페이서 형성용 희생 절연막(154A)이 실리콘 산화막으로 이루어져 있는 경우, 실리콘 산화물만을 선택적으로 식각할 수 있는 물질을 이용하여 상기 에어스페이서 형성용 희생 절연막(154A)만을 제거할 수 있다. 상기 제거 공정으로 인해 내부 절연 스페이서 형성용 절연막(152A)의 측면에 접하여 형성된 에어스페이서 형성용 희생 절연막(154A)의 일부만이 잔존하고, 상기 내부 절연 스페이서 형성용 절연막(152A) 상에 기판(110)의 주면 방향과 평행하게 형성된 에어스페이서 형성용 희생 절연막(154A)은 제거된다. 상기 에어스페이서 형성용 희생 절연막(154A)의 일부가 제거됨으로써, 상기 절연 캡핑 라인(144)의 상면 및 상기 기판(110)의 상면에 형성된 상기 내부 절연 스페이서 형성용 절연막(152A)이 노출된다.
도 5를 참조하면, 외부 절연 스페이서 형성용 절연막(156A)를 에어스페이서 형성용 희생 절연막(154A)의 측면 및 내부 절연 스페이서 형성용 절연막(152A)의 노출되어 있는 면을 덮도록 형성한다. 상기 외부 절연 스페이서 형성용 절연막(156A)는 실리콘 산화막, 실리콘 질화막, 및 이들의 조합에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 외부 절연 스페이서 형성용 절연막(156A)은 실리콘 질화막(SiN)으로 이루어질 수 있다. 상기 외부 절연 스페이서 형성용 절연막(156A)는 화학 기상 증착(Chemical Vapor Deposition), 물리 기상 증착(Physical Vapor Deposition) 및 원자층 증착 (Atomic Layer Deposition) 중에서 선택되는 어느 하나의 공정을 통해 형성할 수 있다.
도 6을 참조하면, 외부 절연 스페이서 형성용 절연막(156A)의 상면 및 한 쌍의 도전 라인 구조체(140) 사이에 상기 외부 절연 스페이서 형성용 절연막(156A)으로 한정된 공간을 채우도록 차단막(160)을 형성한다. 상기 차단막(160)은 이후 수행되는 콘택 플러그를 형성하는 에치 공정에서 상기 외부 절연 스페이서 형성용 절연막(156A)이 식각되는 것을 막아줄 수 있다. 상기 차단막(160)은 일종의 식각 저지막 역할을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차단막(160)은 화학 기상 증착, 플라즈마 증대 화학 기상 증착(Plasma enhanced chemical vapor deposition), 고밀도 플라즈마 화학 기상 증착(High density plasma chemical vapor deposition) 공정 및 원자층 증착 공정 중에서 선택되는 어느 하나의 공정을 이용하여 형성될 수 있다. 상기 차단막(160)은 실리콘 산화물, 예를 들어, BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 및 TOSZ 중에서 선택되는 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는, 상기 차단막(160)은 TOSZ(Tonen Silazene)로 이루어질 수 있다.
도 7을 참조하면, 기판(110)의 활성 영역(116)이 노출되도록 차단막(160)을 관통하는 복수의 제1 콘택 홀(170H)이 형성한다. 상기 제1 콘택 홀(170H)은 상기 차단막(160)의 일부를 선택적으로 제거하여 복수의 도전 라인 구조체(140) 중 이웃하는 2 개의 도전 라인 구조체(140) 사이에서 상기 이웃하는 2 개의 도전 라인 구조체(140) 각각의 측벽을 덮는 절연 스페이서 형성용 절연막 중 가장 외곽을 덮는 외부 절연 스페이서 형성용 절연막(156A)에 의해 한정되는 공간에 형성될 수 있다. 상기 제1 콘택 홀(170H)은 차단막(160)의 일부를 덮는 식각 마스크를 이용하여 상기 차단막(160)의 일부를 에치백(etch back) 공정으로 식각하여 형성할 수 있다.
도 8을 참조하면, 셀 어레이 영역에서, 상기 외부 절연 스페이서 형성용 절연막(156A)이 한정하는 각각의 사이 공간에 형성된 제1 콘택 홀(170H)에 콘택 형성용 도전층을 채운다. 상기 콘택 형성용 도전층을 채우는 방법으로 화학 기상 증착, 물리 기상 증착 및 실리콘 에피탁시 성장(Silicon Epitaxial Growing) 중에서 선택되는 어느 하나의 방법을 사용할 수 있다. 본 발명의 일 실시예에 있어서, 상기 콘택 형성용 도전층은 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 콘택 형성용 도전층은 기판(110)의 활성 영역(116)과 연결되어 추후 공정에서 콘택 플러그(170)를 형성하게 된다.
콘택 형성용 도전층을 형성한 후에는 식각 선택비를 가지는 식각 공정을 이용하여 상기 콘택 형성용 도전층의 일부를 선택적으로 제거하여 콘택 플러그(170)를 형성한다. 본 발명의 일 실시예에 있어서, 상기 콘택 형성용 도전층은 폴리실리콘으로 이루어질 수 있으므로, 실레인 가스(Silane gas)를 이용한 건식 식각(Dry etch) 방법 또는 에치백 공정을 이용하여 상기 콘택 형성용 도전층만을 선택적으로 제거하여 단차를 낮출 수 있다. 도전 라인 구조체(140)의 상부는 외부 절연 스페이서 형성용 절연막(156A)로 덮여 있으므로 상기 도전 라인 구조체(140)는 영향을 받지 않고, 높이가 그대로 유지될 수 있다.
도 9를 참조하면, 콘택 플러그(170) 상면의 일부에 접하고, 외부 절연 스페이서 형성용 절연막(156A)을 덮는 랜딩 패드 스페이서(158)를 형성한다.
콘택 플러그(170)의 상면, 외부 절연 스페이서 형성용 절연막(156A)의 상면 및 양 측면을 덮도록 랜딩 패드 스페이서 형성용 절연막을 형성한다. 상기 랜딩 패드 스페이서 형성용 절연막은 실리콘 산화막, 실리콘 질화막, 및 이들의 조합 중에서 선택되는 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드 스페이서 형성용 절연막은 실리콘 산화막으로 이루어질 수 있다. 상기 랜딩 패드 스페이서 형성용 절연막은 화학 기상 증착, 물리 기상 증착 및 원자층 증착 중에서 선택되는 어느 하나의 공정을 통해 형성될 수 있다.
전술한 공정 이후에, 랜딩 패드 스페이서 형성용 절연막을 식각 선택비를 가진 식각 공정으로 선택적으로 제거하여 랜딩 패드 스페이서(158)를 형성한다. 상기 랜딩 패드 스페이서(158)는 상기 랜딩 패드 스페이서 형성용 절연막 중 콘택 플러그(170) 및 도전 라인 구조체(140), 상기 도전 라인 구조체(140)의 측면에 형성되는 내부 절연 스페이서 형성용 절연막(152A), 에어스페이서 형성용 희생 절연막(154A) 및 외부 절연 스페이서 형성용 절연막(156A)의 상면에 기판(110)의 주면 방향과 평행한 방향(도 9의 X방향)으로 형성되어 있는 상기 랜딩 패드 스페이서 형성용 절연막을 제거하여 형성할 수 있다. 상기 외부 절연 스페이서 형성용 절연막(156A)의 측면에만 랜딩 패드 스페이서 형성용 절연막을 잔존하도록 하여 랜딩 패드 스페이서(158)를 형성한다.
한 쌍의 랜딩 패드 스페이서(158)는 한 쌍의 도전 라인 구조체(140) 사이의 콘택 플러그(170) 상의 공간에 제2 콘택 홀(172H)을 한정한다.
도 10을 참조하면, 상기 제2 콘택 홀(172H)의 일부를 채우며 콘택 플러그(170)의 상면에 접하는 콘택 도전층(172)이 형성된다.
콘택 도전층(172)은 상기 콘택 플러그(170)와 물리적, 전기적으로 접하도록 형성된다. 상기 콘택 도전층(172)은 상기 콘택 플러그(170)와 동일한 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 콘택 도전층(172)은 폴리실리콘으로 이루어질 수 있다.
상기 콘택 도전층(172)은, 폴리실리콘을 증착한 뒤에 상기 폴리실리콘만을 선택적으로 제거하는 식각 선택비 가진 에치백 공정을 이용하거나, 또는 실리콘만을 선택적으로 성장시키는 실리콘 선택적 에피탁시 성장(Silicon Selective Epitaxial Growth) 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시예에 있어서, 콘택 플러그(170) 및 콘택 도전층(172)은 모두 폴리실리콘으로 이루어질 수 있으므로, 전술한 실리콘 선택적 에피탁시 성장 공정을 이용하여 콘택 도전층(172)을 형성할 수 있다.
콘택 도전층(172)의 상면에 노출되는 표면에는 금속 실리사이드막(174)을 형성한다. 상기 금속 실리사이드막(174)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 및 망간 실리사이드(MnSix) 중 선택되는 적어도 하나의 실리사이드막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는 상기 금속 실리사이드막(174)은 코발트 실리사이드(CoSix)로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(174)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
본 발명의 일부 실시예들에서, 상기 금속 실리사이드막(174)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택 도전층(172) 각각의 상면에 노출되는 표면에 금속층을 퇴적한 후, 제1 RTP(Rapid Thermal Processing) 공정을 행하여 상기 금속층을 실리사이드화(silicidation)한다. 상기 제1 RTP 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTP 공정에서 실리콘 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTP 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTP 공정을 행하여, 상기 금속 실리사이드막(174)을 형성한다. 이후, 상기 금속층 중 미반응 부분을 제거한다. 일부 실시예들에서, 상기 금속층으로서 코발트(Co) 금속층을 형성하여, 코발트 실리사이드로 이루어지는 금속 실리사이드막(174)을 형성할 수 있다.
도 11을 참조하면, 외부 절연 스페이서 형성용 절연막(156A)의 노출 표면, 콘택 도전층(172)의 노출 표면 및 랜딩 패드 스페이서(158)의 노출된 내면을 덮는 도전성 배리어막(159)을 형성하고, 상기 도전성 배리어막(159) 상에 랜딩 패드 형성용 물질층(180A)을 형성한다.
상기 도전성 배리어막(159)은 티타늄(Ti), 티타늄 나이트라이드(TiN) 및 이들의 적측 구조 중 선택되는 하나의 물질로 이루어질 수 있다.
상기 랜딩 패드 형성용 물질층(180A)은 텅스텐(W)을 포함하는 금속 물질 또는 도핑된 폴리실리콘을 포함하는 도전성 물질 중에서 선택되는 적어도 하나의 물질을 증착하여 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드 형성용 물질층(180A)은 텅스텐으로 이루어질 수 있다. 상기 랜딩 패드 형성용 물질층(180A)은 상기 도전성 배리어막(159)을 통해 콘택 도전층(172) 및 콘택 플러그(170)와 연결된다.
도 12를 참조하면, 셀 어레이 영역에서 랜딩 패드 형성용 식각 마스크(190)를 이용하여 복수의 도전 라인 구조체(140)의 절연 캡핑 라인(144)의 상면 일부와 복수의 내부 절연 스페이서 형성용 절연막(152A), 복수의 에어스페이서 형성용 희생 절연막(154A), 복수의 외부 절연 스페이서 형성용 절연막(156A), 랜딩 패드 스페이서(158) 및 도전성 배리어막(159)의 상면 일부를 제거하여 랜딩 패드 형성용 리세스 공간(180B)를 형성한다.
상기 랜딩 패드 형성용 식각 마스크(190)는 복수의 아일랜드형 마스크 패턴을 가질 수 있다. 상기 랜딩 패드 형성용 식각 마스크(190)를 이용하여 셀 어레이 영역을 식각하는 경우, 상기 셀 어레이 영역에서 상기 랜딩 패드 형성용 리세스 공간(180B)의 단차는 낮아지고, 랜딩 패드 형성용 물질층(180A)으로부터 복수의 아일랜드 형태의 랜딩 패드(180)가 남게 될 수 있다. 상기 랜딩 패드(180)는 콘택 도전층(172)과 연결되어 제2 콘택 홀(172H)에서 도전성 배리어막(159)으로 한정되는 공간을 채우며, 상기 복수의 도전 라인 구조체(140) 중에서 선택되는 하나의 도전 라인 구조체(140)와 수직으로 오버랩되도록 형성된다.
전술한 식각 공정으로 인해 상기 랜딩 패드 형성용 리세스 공간(180B)을 통해 복수의 내부 절연 스페이서 형성용 절연막(152A), 에어스페이서 형성용 희생 절연막(154A) 및 외부 절연 스페이서 형성용 절연막(156A)의 상면 일부가 노출되게 된다. 또한, 상기 도전성 배리어막(159)의 상면 일부가 끊어지게 된다.
도 13을 참조하면, 랜딩 패드 형성용 리세스 공간(180B)을 통해 식각 물질을 침투시켜 에어스페이서 형성용 희생 절연막(154A, 도 12 참조)만을 선택적으로 제거하여 에어스페이서(154)를 형성하고, 랜딩 패드 형성용 식각 마스크(190)를 제거한다. 상기 랜딩 패드 형성용 식각 마스크(190)를 먼저 제거하고, 상기 에어스페이서 형성용 희생 절연막(154A)을 추후에 제거해도 된다. 즉, 공정의 순서는 바뀔 수 있다.
상기 랜딩 패드 형성용 리세스 공간(180B)은 에어스페이서 형성용 희생 절연막(154A)의 상면 일부와 접해 있으므로, 상기 에어스페이서 형성용 희생 절연막만을 선택적으로 제거하는 식각 선택비를 가진 물질을 이용하여 에어스페이서(154)를 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 에어스페이서 형성용 희생 절연막(154A)은 실리콘 산화막으로 이루어질 수 있으므로, 실리콘 산화막만을 선택적으로 제거하는 식각 공정을 이용할 수 있다. 예를 들어, LAL 용액 및 SC-1 용액 중에서 선택되는 적어도 하나의 세정 용액을 이용한 습식 식각(wet etch) 공정으로 에어스페이서 형성용 희생 절연막(154A)만을 선택적으로 제거하여 에어스페이서(154)를 형성할 수 있다.
도 14를 참조하면, 랜딩 패드 형성용 리세스 공간(180B)을 채우는 랜딩 패드 절연 패턴(162)을 형성하고, 절연 스페이서 구조체(150)를 완성한다.
상기 랜딩 패드 형성용 리세스 공간(180B)에 절연 물질을 도포하여 상기 랜딩 패드 절연 패턴(162)을 형성할 수 있다. 상기 랜딩 패드 절연 패턴(162)은 실리콘 산화물, 실리콘 질화물, 및 이들의 조합 중에서 선택되는 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드 절연 패턴(162)은 실리콘 질화물을 화학 기상 증착 공정을 이용하여 형성할 수 있다. 상기 랜딩 패드 절연 패턴(162)은 복수의 랜딩 패드(180) 상호간 절연시키는 역할을 한다. 즉, 상기 랜딩 패드 절연 패턴(162)은 랜딩 패드(180)의 브릿지(bridge) 현상을 방지할 수 있다.
내부 절연 스페이서 형성용 절연막(152A)으로부터 상부가 도전성 배리어막(159)으로 덮인 내부 절연 스페이서(152)가 얻어지고, 외부 절연 스페이서 형성용 절연막(156A)으로부터 일 측면의 상부는 상기 랜딩 패드 절연 패턴(162)으로, 다른 측면의 상부는 상기 도전성 배리어막(159)으로 덮인 외부 절연 스페이서(156)가 얻어진다. 상기 랜딩 패드 절연 패턴(162)으로 내부 절연 스페이서(152) 및 외부 절연 스페이서(156) 사이의 에어스페이서 높이를 한정함으로써 상기 랜딩 패드 절연 패턴(162), 상기 내부 절연 스페이서(152) 및 상기 외부 절연 스페이서(156)로 한정되는 공간에 에어스페이서(154)가 형성된다.
상기 에어스페이서(154)는 복수의 도전 라인 구조체(140)의 길이 방향을 따라 연장될 수 있다. 고도로 다운 스케일링(down scaling)된 고집적 반도체 소자의 제한된 공간 내에서 상기 복수의 도전 라인(142), 복수의 콘택 플러그(170) 및 복수의 콘택 도전층(172)와의 사이에 상기 에어스페이서(154)가 형성됨으로써, 복수의 도전 라인(142), 복수의 콘택 플러그(170) 및 복수의 콘택 도전층(172) 각각의 사이에서의 비유전율(relative permitivity)이 감소되어, 서로 인접한 도전 라인(142)들 또는 상기 도전 라인(142)과 상기 콘택 플러그(170) 및 콘택 도전층(172) 간의 커패시턴스(capacitance)를 감소시킬 수 있다.
상기 내부 절연 스페이서(152), 상기 외부 절연 스페이서(156) 및 에어스페이서(154)는 절연 스페이서 구조체(150)를 이룬다. 본 발명의 일 실시예에서는 전술한 바와 같이 내부 절연 스페이서(152), 에어스페이서(154) 및 외부 절연 스페이서(156)를 포함하는 삼중층 구조를 설명하였지만, 에어스페이서(154)를 포함한다면, 상기 절연 스페이서 구조체(150)가 삼중층에 한정되는 것은 아니다.
본 발명의 기술적 사상에 따른 실시예는, 랜딩 패드 형성용 리세스 공간(180B)을 통해 에어스페이서(154)를 형성하기 위한 식각 용액을 침투시키는 경우 발생할 수 있는 금속 실리사이드막(174)의 녹음 현상을 방지하여 신뢰성 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공할 수 있다. 도 13을 참조하여 설명한 대로 에어스페이서 형성용 희생 절연막(154A)을 식각 선택비를 가지는 용액을 이용하여 습식 식각 공정으로 세정하여 제거하는 경우 상기 용액이 외부 절연 스페이서(156)를 뚫고 금속 실리사이드막(174)에 침투하여 금속 실리사이드막(174)을 녹이는 현상이 발생할 수 있다. 이는 도 7을 참조하여 설명한 제1 콘택 홀(170H)을 형성하는 공정에서 차단막(160)의 에치 공정 시 외부 절연 스페이서 형성용 절연막(156A)의 일부가 식각되고, 도 8을 참조하여 설명한 콘택 플러그(170) 형성 공정에서 콘택 형성용 도전층의 에치백 단계에서 상기 외부 절연 스페이서 형성용 절연막(156A)의 일부가 추가적으로 식각되어 상기 외부 절연 스페이서 형성용 절연막(156A)의 두께가 얇아지기 때문이다. 금속 실리사이드막(174)이 녹는 경우 콘택 플러그(170)와 랜딩 패드(180)간 도전성이 낮아지는 등 부정적인 영향을 줄 수 있다.
전술한 문제점을 해결하기 위한 방법으로 외부 절연 스페이서(156)를 두껍게 형성하는 방법도 있으나, 공정 상 한 쌍의 도전 라인 구조체(140)의 도전 라인(142) 간 수평 단면적의 폭(W3)은 예를 들어 30nm 정도인데, 한 쌍의 도전 라인 구조체(140)의 측면에 형성되는 각각의 외부 절연 스페이서 및 랜딩 패드 스페이서(158) 합의 두께(W4)가 예를 들어 9nm 이상인 경우 콘택 홀을 형성할 수 없는 경우가 있을 수 있다. 전술한 경우에는 기판(110)의 활성 영역(116)과 연결할 수 있는 콘택 구조를 확보할 수 없게 된다.
본 발명의 기술적 사상은 랜딩 패드 스페이서(158)로 한정되는 제2 콘택 홀(172H) 공간에 콘택 플러그(170)와 전기적으로 연결되는 콘택 도전층(172)을 추가적으로 형성함으로써, 외부 절연 스페이서(156) 및 랜딩 패드 스페이서(158)의 두께를 늘이지 않고도 금속 실리사이드막(174)의 녹음을 방지할 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다. 즉, 상기 금속 실리사이드막(174)을 랜딩 패드 스페이서(158)로 인해 한정되는 상기 콘택 도전층(172)의 상면에 형성함으로써, 에어스페이서(154) 형성시 사용하는 습식 식각용 용액의 침투를 외부 절연 스페이서(156)만이 아니라, 외부 절연 스페이서(156)와 랜딩 패드 스페이서(158)로 함께 막을 수 있어 상기 금속 실리사이드막(174)의 녹음을 효율적으로 방지할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 2에 예시한 반도체 소자(100)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 반도체 소자(100)를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 2에 예시한 반도체 소자(100)를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 2에 예시한 반도체 소자(100)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 소자 분리용 트렌치, 114: 소자분리막, 116: 활성 영역, 140: 도전 라인 구조체, 142: 도전 라인, 142B: 및 제2 도전 라인, 142A: 제1 도전 라인, 144: 절연 캡핑 라인, 146: 절연 캡핑 라인, 148: 절연막, 150: 절연 스페이서 구조체, 152A: 내부 절연 스페이서 형성용 절연막, 152: 내부 절연 스페이서, 154A: 에어스페이서 형성용 희생 절연막, 154: 에어스페이서, 156A: 외부 절연 스페이서 형성용 절연막, 156: 외부 절연 스페이서, 158: 랜딩 패드 스페이서, 159: 도전성 배리어막, 160: 차단막, 162: 랜딩 패드 절연 패턴, 170H: 제1 콘택 홀, 170: 콘택 플러그, 172H: 제2 콘택 홀, 172: 콘택 도전층, 174: 금속 실리사이드막, 180B: 랜딩 패드 형성용 리세스 공간, 180A: 랜딩 패드 형성용 물질층, 180: 랜딩 패드, 190: 랜딩 패드 형성용 식각 마스크, 1000: 시스템, 1010: 제어기, 1020: 입/출력 장치, 1030: 기억 장치, 1040: 인터페이스, 1050: 버스, 1100: 메모리 카드, 1110: 기억 장치, 1120: 메모리 제어기, 1130: 호스트

Claims (10)

  1. 활성 영역을 가지는 기판;
    절연막을 사이에 두고 상기 기판과 이격된 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인 상에 형성된 한 쌍의 절연 캡핑 라인을 포함하는 한 쌍의 도전 라인 구조체;
    상기 한 쌍의 도전 라인 구조체의 측벽을 덮는 절연 스페이서 구조체;
    상기 한 쌍의 도전 라인 구조체 사이에서 절연 스페이서 구조체로 한정되는 공간에 형성되고 상기 활성 영역에 연결되는 콘택 플러그;
    상기 콘택 플러그의 상면에 접하도록 형성되는 랜딩 패드 스페이서;
    상기 콘택 플러그의 상면에 접하고, 상기 랜딩 패드 스페이서로 한정되는 공간에 형성되는 콘택 도전층;
    상기 콘택 도전층 상에 형성되는 금속 실리사이드막;
    상기 절연 스페이서 구조체의 상면 일부 및 상기 랜딩 패드 스페이서의 상면 일부에 접하는 랜딩 패드 절연 패턴; 및
    상기 금속 실리사이드막을 사이에 두고 상기 콘택 도전층과 연결되고, 상기 랜딩 패드 절연 패턴과 접하며, 상기 한 쌍의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 랜딩 패드를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 콘택 플러그는 상기 기판의 주면 연장 방향과 평행한 방향으로 제1 크기의 폭을 갖고,
    상기 콘택 도전층은 상기 기판의 주면 연장 방향과 평행한 방향으로 상기 제1 크기보다 작은 제2 크기의 폭을 가지는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 절연 스페이서 구조체는 상기 도전 라인 구조체의 측벽을 덮는 내부 절연 스페이서, 상기 콘택 플러그가 형성되는 상기 공간을 한정하는 외부 절연 스페이서 및 상기 외부 절연 스페이서와 상기 내부 절연 스페이서 사이에 한정되는 에어스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 활성 영역을 가지는 기판 상에서 절연막을 사이에 두고 상기 기판과 이격된 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인 상에 형성된 한 쌍의 절연 캡핑 라인을 포함하는 한 쌍의 도전 라인 구조체를 형성하는 단계;
    상기 한 쌍의 도전 라인 구조체의 측벽을 덮는 절연 스페이서 구조체를 형성하는 단계;
    상기 한 쌍의 도전 라인 구조체 사이에서 절연 스페이서 구조체로 한정되는 공간에 상기 활성 영역에 연결되는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그의 상면에 접하는 랜딩 패드 스페이서를 형성하는 단계;
    상기 콘택 플러그의 상면 위에서 상기 랜딩 패드 스페이서로 한정되는 공간에 콘택 도전층을 형성하는 단계;
    상기 콘택 도전층의 상면 위에 금속 실리사이드막을 형성하는 단계;
    상기 금속 실리사이드막을 사이에 두고 상기 콘택 도전층과 연결되고, 상기 한 쌍의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 랜딩 패드를 형성하는 단계; 및
    상기 절연 스페이서 구조체의 상면 일부 및 상기 랜딩 패드 스페이서의 상면 일부에 접하고, 상기 랜딩 패드에 접하는 랜딩 패드 절연 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 콘택 도전층을 형성하는 단계는,
    상기 콘택 플러그 상에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 콘택 도전층은 상기 콘택 플러그의 상면으로부터 선택적 에피탁시 성장 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제6 항에 있어서,
    상기 절연 스페이서 구조체를 형성하는 단계는,
    상기 한 쌍의 도전 라인 구조체의 측벽을 덮는 내부 절연막을 형성하는 단계;
    상기 내부 절연막의 측벽을 덮는 에어스페이서 형성용 희생 절연막을 형성하는 단계; 및
    상기 한 쌍의 도전 라인 구조체의 상면 및 상기 에어스페이서 형성용 희생 절연막을 덮는 외부 절연막을 형성하는 단계를 포함하고,
    상기 랜딩 패드를 형성하는 단계 후 상기 랜딩 패드 절연 패턴을 형성하는 단계 전에,
    상기 에어스페이서 형성용 희생 절연막을 선택적으로 제거하여 에어스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020130102014A 2013-08-27 2013-08-27 반도체 소자 및 반도체 소자의 제조 방법 KR102094476B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130102014A KR102094476B1 (ko) 2013-08-27 2013-08-27 반도체 소자 및 반도체 소자의 제조 방법
US14/267,008 US9041122B2 (en) 2013-08-27 2014-05-01 Semiconductor devices having metal silicide layers and methods of manufacturing such semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130102014A KR102094476B1 (ko) 2013-08-27 2013-08-27 반도체 소자 및 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150024986A KR20150024986A (ko) 2015-03-10
KR102094476B1 true KR102094476B1 (ko) 2020-03-30

Family

ID=52582074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130102014A KR102094476B1 (ko) 2013-08-27 2013-08-27 반도체 소자 및 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US9041122B2 (ko)
KR (1) KR102094476B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR102403604B1 (ko) 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102395192B1 (ko) * 2015-11-27 2022-05-06 삼성전자주식회사 에어 스페이서를 포함하는 반도체 소자
KR102406726B1 (ko) 2016-04-25 2022-06-07 삼성전자주식회사 반도체 소자의 제조 방법
KR102495914B1 (ko) 2016-08-11 2023-02-03 삼성전자 주식회사 반도체 소자
CN108962824B (zh) 2017-05-17 2019-08-13 联华电子股份有限公司 半导体元件及其制作方法
US10361080B2 (en) 2017-07-04 2019-07-23 United Microelectronics Corp. Patterning method
KR20200074659A (ko) * 2018-12-17 2020-06-25 삼성전자주식회사 집적회로 소자
US11217587B2 (en) 2019-06-05 2022-01-04 Winbond Electronics Corp. Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device
KR20210013799A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR20220035618A (ko) 2020-09-14 2022-03-22 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조방법
US11482525B2 (en) 2020-12-21 2022-10-25 Nanya Technology Corporation Method for manufacturing semiconductor structure with capacitor landing pad
US11980018B2 (en) 2021-07-09 2024-05-07 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device and method of fabricating the same
CN114207823A (zh) * 2021-10-30 2022-03-18 长江存储科技有限责任公司 具有阶梯结构的三维存储器器件及其形成方法
CN114628504A (zh) * 2022-04-29 2022-06-14 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696336B2 (en) * 2001-05-14 2004-02-24 Micron Technology, Inc. Double sided container process used during the manufacture of a semiconductor device
US6472266B1 (en) 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
US7074717B2 (en) * 2003-03-04 2006-07-11 Micron Technology, Inc. Damascene processes for forming conductive structures
KR100784860B1 (ko) 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101368803B1 (ko) * 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
KR101102715B1 (ko) * 2009-04-08 2012-01-05 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR101615654B1 (ko) * 2010-05-14 2016-05-12 삼성전자주식회사 반도체 소자의 형성방법
KR101762661B1 (ko) 2010-09-17 2017-08-04 삼성전자주식회사 반도체 소자 제조 방법
KR20120121795A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법
KR20120124706A (ko) 2011-05-04 2012-11-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP2013042068A (ja) 2011-08-19 2013-02-28 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2013045801A (ja) 2011-08-22 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20130114484A (ko) * 2012-04-09 2013-10-18 삼성전자주식회사 반도체 소자의 제조방법
KR101916221B1 (ko) * 2012-09-14 2018-11-08 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR20140083744A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법

Also Published As

Publication number Publication date
KR20150024986A (ko) 2015-03-10
US9041122B2 (en) 2015-05-26
US20150061136A1 (en) 2015-03-05

Similar Documents

Publication Publication Date Title
KR102094476B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR102198857B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR102014950B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9337202B2 (en) Semiconductor device with air gap and method for fabricating the same
US9460964B2 (en) Method for forming void-free polysilicon and method for fabricating semiconductor device using the same
KR102001511B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9640426B2 (en) Semiconductor device with self-aligned air gap and method for fabricating the same
US9536868B2 (en) Semiconductor device
US9202774B2 (en) Semiconductor device with air gap and method for fabricating the same
KR102171267B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR101873331B1 (ko) 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR20150104337A (ko) 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102251816B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR20110029672A (ko) 반도체 소자 및 그 형성방법
KR20140095657A (ko) 반도체 소자 및 그 제조 방법
KR20150053020A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9178051B2 (en) Semiconductor device
KR20160001426A (ko) 반도체 소자
KR20120128518A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant