CN108962824B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一接触结构于一绝缘层内，其中接触结构包含一下半部设于绝缘层内以及一上半部设于部分下半部上方并延伸覆盖部分绝缘层。接着形成一介电层于下半部及上半部上，去除部分介电层以形成一第一开口暴露出部分上半部及部分下半部，之后再形成一电容于第一开口内并直接接触上半部及下半部。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)单元内的接触插塞的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
为解决上述问题，本发明一实施例公开一种制作半导体元件的方法。首先形成一接触结构于一绝缘层内，其中接触结构包含一下半部设于绝缘层内以及一上半部设于部分下半部上方并延伸覆盖部分绝缘层。接着形成一介电层于下半部及上半部上，去除部分介电层以形成一第一开口暴露出部分上半部及部分下半部，之后再形成一电容于第一开口内并直接接触上半部及下半部。
本发明另一实施例公开一种半导体元件，其主要包含一接触结构于一绝缘层内以及一电容设于该接触结构上。其中接触结构包含一下半部设于该绝缘层内以及一上半部设于部分下半部上方并延伸覆盖部分绝缘层，另外电容则设于下半部与上半部上并直接接触上半部及下半部。
本发明又一实施例公开一种半导体元件，其主要包含一接触结构设于一绝缘层内以及一电容设于接触结构上。其中接触结构包含一下半部设于绝缘层内及一上半部设于部分下半部上方并延伸覆盖部分绝缘层。电容则包含一主体设于上半部上方以及一延伸部突出于主体下方，另外该延伸部是深入部分上半部内且延伸部下表面直接接触上半部。
附图说明
图1至图6为本发明一实施例制作一半导体元件的方法示意图；
图7为本发明一实施例的一半导体元件的结构示意图；
图8为本发明一实施例的一半导体元件的结构示意图；
图9为本发明一实施例的一半导体元件的结构示意图；
图10为本发明一实施例的一半导体元件的结构示意图；
图11为本发明一实施例的一半导体元件的结构示意图；
图12为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 绝缘层 14 位线结构
16 开口 18 阻障层
20 导电层 22 掩模层
24 图案化光致抗蚀剂 26 接触结构
28 上半部 30 下半部
32 氮化硅层 34 氧化硅层
36 氮化硅层 38 掩模层
40 掩模层 42 有机介电层
44 含硅硬掩模与抗反射层 46 图案化光致抗蚀剂
48 开口 50 开口
52 电容 54 下电极
56 电容介电层 58 上电极
60 主体 62 延伸部
64 倾斜面 66 倾斜面
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一绝缘层12与多个位线结构14设于绝缘层12内，其中绝缘层12与位线结构14可设置于一半导体基底(图未示)上，且位线结构14下方的半导体基底内可设有掺杂区与字符线等DRAM元件。在本实施例中，绝缘层12较佳为一DRAM单元中设于字符线上方的层间介电层，其中绝缘层12可包含单层或多层绝缘材料，例如可包含氧化硅、氮化硅、氮氧化硅或其组合等。
然后进行一光刻暨蚀刻制作工艺去除部分绝缘层以形成至少一开口，例如图中的多个开口16，并形成一阻障层18以及一导电层20于绝缘层12上填满开口16。接着依序形成一掩模层22以及一图案化掩模于导电层20上。在本实施例中，阻障层18可包含氮化钛、氮化钽或其组合，导电层20可包含铝、铬、铜、钽、钼、钨或其组合且最佳为钨，掩模层22较佳包含氮化硅，图案化掩模则较佳包含一图案化光致抗蚀剂24。
随后如图2所示，利用图案化光致抗蚀剂24为掩模进行至少一蚀刻制作工艺，先去除部分掩模层22、部分导电层20与部分阻障层18，再完全拔除掩模层20以形成一接触结构26。更具体而言，用来形成接触结构26的蚀刻制作工艺可采用多段式蚀刻方式来依序去除部分由氮化硅所构成的掩模层22、部分导电层20以及部分阻障层18，其中所使用的蚀刻气体可依据各材料层的组成而有所不同。举例来说，用来去除部分掩模层22的气体成分可选自由四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)或其组合所构成群组，用来去除部分导电层20的气体成分可选自由三氟化氮(NF3)、六氟化硫(SF6)或其组合所构成群组，用来去除部分阻障层18的气体成分可选自由氯气(Cl2)、三氟化氮(NF3)、六氟化硫(SF6)或其组合所构成群组，而最后完全去除剩余掩模层22的气体成分可选自由四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)或其组合所构成群组。
另外在本实施例中，所形成的接触结构26较佳为DRAM单元中用来当作连接后续电容与掺杂区的存储节点接触垫(storage node pad)或电容接触垫，其中接触结构26经由上述蚀刻制作工艺后从细部来看较佳包含一下半部30设于绝缘层12内以及一上半部28设于部分下半部30上方并延伸覆盖部分的绝缘层12与部分的位线结构14。
接着如图3所示，依序形成多个介电层于接触结构26上。在本实施例中，介电层较佳包含一氮化硅层32、一氧化硅层34、一氮化硅层36、一较佳由非晶硅所构成的掩模层38以及一由氧化物所构成的掩模层40。然后利用光刻暨蚀刻制作工艺对前述多个介电层进行图案转移，例如先依序形成一有机介电层(organic dielectric layer,ODL)42、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层44以及一图案化光致抗蚀剂46于掩模层40上。
如图4所示，接着利用图案化光致抗蚀剂46为掩模以单次或多次蚀刻方式去除部分含硅硬掩模与抗反射层44、部分有机介电层42、部分掩模层40、部分掩模层38以及部分氮化硅层36以形成开口48，但不暴露氧化硅层34。随后去除剩余的图案化光致抗蚀剂46、含硅硬掩模与抗反射层44、有机介电层42以及掩模层40。
如图5所示，然后以剩余的图案化的掩模层38为掩模利用蚀刻去除部分氮化硅层36、部分氧化硅层34以及部分氮化硅层32并暴露出接触结构26的上半部28与下半部30以形成开口50。如同图2中形成接触结构26的方法，本阶段形成开口的蚀刻制作工艺可采用多段式蚀刻方式来依序去除部分氮化硅层36、部分氧化硅层34以及部分氮化硅层32，其中所使用的蚀刻气体可依据各层材料的不同而有所不同。举例来说，用来去除部分氧化硅层34的气体成分可选自由六氟丁二烯(C4F6)、八氟环丁烷(C4F8)或其组合所构成群组，用来去除部分氮化硅层32、36的气体成分可选自由三氟甲烷(CHF3)、二氟甲烷(CH2F2)以及八氟环丁烷(C4F8)所构成群组。
接着如图6所示，先去除剩余的掩模层38，再形成一电容52于开口50内直接接触接触结构26。更具体而言，形成电容52的方式可依序沉积一导电层、一介电层以及另一导电层于开口50内，之后再进行一平坦化制作工艺，例如可利用蚀刻或化学机械研磨制作工艺去除部分导电层、部分介电层、部分导电层甚至部分氮化硅层36使剩余的导电层、介电层以及导电层上表面切齐氮化硅层36上表面而形成电容52的下电极54、电容介电层56以及上电极58。至此即完成本发明一实施例的半导体元件的制作。
在本实施例中，电容52的上电极58与下电极54可为相同或不同材料，且均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的群组，而可为单层或复合层结构。电容介电层56较佳选自具有低漏电流的介电材料，例如可选自由氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、氮化硅、氧化硅以及氮氧化硅所构成的群组。
此外，依据本发明的一实施例，电容介电层56又可包含一介电常数大于4的高介电常数介电层，其可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium siliconoxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontiumtitanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
请再参照图6，图6另揭露本发明一实施例的一半导体元件的结构示意图。如图6所示，半导体元件主要包含至少一接触结构26设于绝缘层12内以及一电容52分别设于各接触结构26上。其中各接触结构26又包含一下半部30设于绝缘层12内以及上半部28设于部分下半部30上方并延伸覆盖部分绝缘层12，电容52则设于接触结构26上并直接接触上半部28与下半部30。
在本实施例中，接触结构26较佳通过图中的虚线分隔出上下两部分，其中上半部28较佳呈现约略一字型而下半部30则呈现约略一L型。
电容52则包含一主体60设于上半部28上方以及一延伸部62突出于主体60下方，其中主体60底部较佳切齐埋设于氮化硅层32内的上半部28上表面，延伸部62则深入上半部28与氮化硅层32之间的空间并同时接触接触结构26的上半28部与下半部30。
此外，半导体元件又包含一阻障层18设于下半部30与绝缘层12之间，其中阻障层18较佳包含氮化钛。从细部来看，下半部30一侧的阻障层18是不对称下半部30另一侧的阻障层18，例如下半部30一侧(如图中右侧)的阻障层18较佳呈现一字型而下半部30另一侧(如图中左侧)的阻障层18则呈现约略L型。
请参照图7，图7为本发明一实施例的一半导体元件的结构示意图。如图7所示，相较于前述图5的实施例在形成开口50时不去除任何接触结构26中的导电层20，本实施例又可依据制作工艺需求于图5利用图案化的掩模层38为掩模去除部分氮化硅层36、部分氧化硅层34以及部分氮化硅层32的时候同时去除部分接触结构26中的导电层20，使开口50深入一部分的导电层20或上半部28内。如此后续填入导电层与绝缘层形成电容52时电容52的主体60便会深入接触结构26的上半部28内，且从另一角度来看接触结构26的上半部28与下半部30均各包含一L型。
请参照图8，图8为本发明一实施例的一半导体元件的结构示意图。如图8所示，半导体元件同样包含一接触结构26于一绝缘层12内以及一电容52设于接触结构26上，其中接触结构26又包含一下半部30设于绝缘层12内以及上半部28设于下半部30上方并延伸覆盖部分绝缘层12。
相较于前述实施例将接触结构26的上半部28与下半部30分隔一字型与L型，本实施例的接触结构26较佳通过图中的虚线分隔出上下两部，其中接触结构26的上半部28较佳包含两个L型而下半部30则包含一字型。
本实施例的电容52包含一主体60设于上半部28上方以及一延伸部62突出于主体60下方，其中由于接触结构26的上半部28完全遮蔽住下半部30使电容52的延伸部62不直接接触下半部30，因此延伸部62较佳深入部分上半部28内且延伸部62下表面直接接触上半部28。此外从另一角度来看，延伸部62较佳直接接触上半部30的二侧壁，且延伸部62较佳不重叠设于绝缘层12内的位线结构14。
请参照图9，图9为本发明一实施例的一半导体元件的结构示意图。如图9所示，本发明又可结合图7与图8的实施例，例如可如图7中使电容52的主体60深入接触结构26的上半部28之外，电容52的延伸部62又同时深入部分上半部28内且延伸部62下表面直接接触上半部28。
请参照图10，图10为本发明一实施例的一半导体元件的结构示意图。如图10所示，相较于前述实施例中电容52的延伸部62侧壁与底部均为平坦表面，本实施例中电容52的延伸部62侧壁可包含至少一倾斜面64同时连接垂直侧壁与平坦表面。
请参照图11，图11为本发明一实施例的一半导体元件的结构示意图。如图11所示，相较于前述实施例中电容52的延伸部62的侧壁与底部均为平坦表面，本实施例的电容52的延伸部62底部不具有任何平坦表面，而是由两侧的垂直侧壁向下渐缩而构成一倾斜面66。
请参照图12，图12为本发明一实施例的一半导体元件的结构示意图。如图12所示，本发明可于图5形成开口50的时候略为调整开口50的宽度，例如使开口50右侧边缘向内侧靠拢，之后填入导电层与介电层形成电容52时下电极54可填满接触结构26上半部28与氮化硅层32之间的开口50。此实施例也属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，包含：
形成一接触结构于一绝缘层内，该接触结构包含一下半部设于该绝缘层内以及一上半部设于部分该下半部上方并延伸覆盖部分该绝缘层；
形成一介电层于该下半部及该上半部上；
去除部分该介电层以形成一第一开口暴露出部分该上半部及部分该下半部；
形成一电容于该第一开口内并直接接触该上半部及该下半部，其中该电容不直接接触该绝缘层。
2.如权利要求1所述的方法，另包含：
形成一第二开口于该绝缘层内；
形成一导电层于该绝缘层上并填入该第二开口；以及
去除部分该导电层以形成该上半部及该下半部。
3.如权利要求2所述的方法，另包含：
形成一阻障层于该绝缘层上以及该第二开口内；
形成该导电层于该阻障层上；以及
进行一第一蚀刻制作工艺去除部分该导电层及部分该阻障层以形成该上半部及该下半部。
4.如权利要求3所述的方法，其中该阻障层包含氮化钛。
5.如权利要求3所述的方法，其中该下半部一侧的该阻障层是不对称该下半部另一侧的该阻障层。
6.如权利要求3所述的方法，其中该下半部一侧的该阻障层包含一字型且该下半部另一侧的该阻障层包含L型。
7.如权利要求1所述的方法，其中该上半部包含一一字型且该下半部包含一L型。
8.如权利要求1所述的方法，其中该上半部包含一L型且该下半部包含另一L型。
9.一种半导体元件，包含：
接触结构设于一绝缘层内，该接触结构包含：
下半部设于该绝缘层内；以及
上半部设于部分该下半部上方并延伸覆盖部分该绝缘层；以及
电容设于该接触结构上并直接接触该上半部及该下半部，其中该电容不直接接触该绝缘层。
10.如权利要求9所述的半导体元件，另包含一阻障层设于该下半部及该绝缘层之间。
11.如权利要求10所述的半导体元件，其中该阻障层包含氮化钛。
12.如权利要求10所述的半导体元件，其中该下半部一侧的该阻障层是不对称该下半部另一侧的该阻障层。
13.如权利要求10所述的半导体元件，其中该下半部一侧的该阻障层包含一字型且该下半部另一侧的该阻障层包含L型。
14.如权利要求9所述的半导体元件，其中该上半部包含一一字型且该下半部包含一L型。
15.如权利要求9所述的半导体元件，其中该上半部包含一L型且该下半部包含另一L型。
16.一种半导体元件，包含：
接触结构设于一绝缘层内，该接触结构包含：
下半部设于该绝缘层内；以及
上半部设于部分该下半部上方并延伸覆盖部分该绝缘层；
电容设于该接触结构上，该电容包含：
主体设于该上半部上方；以及
延伸部突出于该主体下方，该延伸部深入部分该上半部内且该延伸部下表面直接接触该上半部，其中该电容不直接接触该绝缘层。
17.如权利要求16所述的半导体元件，另包含一阻障层设于该下半部及该绝缘层之间。
18.如权利要求16所述的半导体元件，其中该延伸部直接接触该上半部的二侧壁。
19.如权利要求16所述的半导体元件，其中该绝缘层包含一位线结构且该延伸部不重叠该位线结构。
20.如权利要求16所述的半导体元件，其中该主体及该延伸部是同时深入该上半部内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509836B (zh) * 2017-09-14 2022-11-01 联华电子股份有限公司 形成存储器电容的方法
CN112864153B (zh) * 2019-11-28 2024-06-07 长鑫存储技术有限公司 半导体结构及其制备方法
KR102668685B1 (ko) * 2020-03-20 2024-05-24 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11882682B2 (en) 2020-07-31 2024-01-23 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure, and semiconductor structure
CN114267677A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 电容器阵列结构及其制造方法和动态随机存储器
CN112928030B (zh) * 2021-01-28 2023-05-26 长鑫存储技术有限公司 电容结构的处理方法及半导体结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077622A (ja) * 1998-08-31 2000-03-14 Texas Instr Inc <Ti> 半導体記憶装置及びその製造方法
US6083788A (en) * 1999-03-26 2000-07-04 Infineon Technologies North America Corp. Stacked capacitor memory cell and method of manufacture
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
CN100463185C (zh) * 2005-08-16 2009-02-18 力晶半导体股份有限公司 动态随机存取存储器及其制造方法
JP2009016596A (ja) * 2007-07-05 2009-01-22 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR20120051820A (ko) * 2010-11-15 2012-05-23 삼성전자주식회사 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법
KR20120086637A (ko) 2011-01-26 2012-08-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR101827353B1 (ko) * 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR101883380B1 (ko) 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
JP2015041674A (ja) * 2013-08-21 2015-03-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
KR102094476B1 (ko) 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102046987B1 (ko) * 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
KR102171267B1 (ko) 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102180050B1 (ko) * 2014-02-14 2020-11-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102154188B1 (ko) 2014-08-26 2020-09-09 삼성전자 주식회사 신호 배선의 상부로 연장된 랜딩 패드가 선택적으로 배치된 메모리 소자
KR102468781B1 (ko) 2015-07-01 2022-11-22 삼성전자주식회사 반도체 소자의 제조방법
KR102304926B1 (ko) * 2015-09-11 2021-09-24 삼성전자 주식회사 서포터들을 갖는 반도체 소자 및 그 제조 방법
US9754943B1 (en) * 2016-09-21 2017-09-05 United Microelectronics Corp. Dynamic random access memory device

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