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Abstract

本發明揭露一種製作電容的方法。首先提供一材料層，然後形成一第一導電層、一第一介電層以及一第二導電層於材料層上，圖案化第一介電層及第二導電層以形成一第一電容介電層及一中電極，形成一第二介電層於第一導電層及中電極上，去除部分第二介電層以形成一第二電容介電層，形成一第三導電層於第一導電層及第二電容介電層上且第三導電層直接接觸第一導電層以及去除部分第三導電層並暴露部分第二電容介電層。

Description

電容及其製作方法
本發明是關於一種電容及其製作方法，尤指一種金屬-絕緣體-金屬(metal-insulator-metal,MIM)電容及其製作方法。
在半導體製程中，利用金屬-絕緣體-金屬(metal-insulator-metal,MIM)複合式結構所構成的金屬電容器已廣泛地運用於極大型積體電路(ultra large scale integration,ULSI)的設計上。因為此種金屬電容器具有較低的電阻值(resistance)以及較小的寄生電容(parasitic capacitance)，而且沒有空乏區感應電壓(induced voltage)偏移的問題，因此目前多採用MIM構造做為金屬電容器的主要結構。
隨著積體電路的積集度(integration)增加以及高性能的需求，低電阻之多重金屬內連線(multilevel interconnects)的製作便逐漸成為許多半導體積體電路製程所必須採用的方式。而銅雙鑲嵌(dual damascene)技術搭配低介電常數材料所構成的金屬間介電層(inter metal dielectric,IMD)是目前最受歡迎的金屬內連線製程組合，尤其針對高積集度、高速(high-speed)邏輯積體電路晶片製造以及0.18微米以下的深次微米(deep sub-micro)半導體製程，銅金屬雙鑲嵌內連線技術在積體電路製程中已日益重要，而且勢必將成為下一世代半導體製程的標準內連線技術。因此，如何整合銅製程以應用於具有低電阻之金屬內連線以及MIM電容器便是目前研究的重點方向。
本發明較佳實施例揭露一種製作電容的方法。首先提供一材料層，然後形成一第一導電層、一第一介電層以及一第二導電層於材料層上，圖案化第一介電層及第二導電層以形成一第一電容介電層及一中電極，形成一第二介電層於第一導電層及中電極上，去除部分第二介電層以形成一第二電容介電層，形成一第三導電層於第一導電層及第二電容介電層上且第三導電層直接接觸第一導電層以及去除部分第三導電層並暴露部分第二電容介電層。
本發明另一實施例揭露一種電容，包含：一下電極、一中電極設於下電極上、一第一電容介電層設於下電極及中電極之間、一上電極設於下電極及中電極上且上電極直接接觸下電極以及一第二電容介電層設於中電極及上電極之間。
12:下電極
14:中電極
16:第一電容介電層
18:上電極
20:第二電容介電層
22:材料層
24:材料層
26:接觸插塞
28:接觸插塞
30:接觸插塞
32:第一導電層
34:第一介電層
36:第二導電層
38:第二介電層
40:第三導電層
第1圖為本發明較佳實施例之一電容元件之結構示意圖。
第2圖為第1圖之剖面示意圖。
第3圖至第5圖為本發明不同實施例之電容元件之結構上視圖。
第6圖至第10圖為本發明較佳實施例製作第1圖中電容之方法示意圖。
請參照第1圖與第2圖，第1圖為本發明較佳實施例之一電容元件之結構示意圖，其中第1圖為電容元件之立體結構示意圖，第2圖最右邊為第1圖沿著切線AA'之剖面示意圖，第2圖的中間為第1圖沿著切線BB'之剖面示意圖，而第2圖最左邊為第1圖上半部分沿著切線CC'之剖面示意圖。此外，為了簡化圖示，第1圖並未繪示出各接觸插塞與接觸插塞周圍的材料層，接觸插塞與材料層僅繪示於第2圖的剖面示意圖中。如第1圖所示，本發明之電容較佳包含一下電極12、二中電極14設於下電極12上、一第一電容介電層16設於下電極12與中電極14之間、一上電極18設於下電極12與中電極14上以及一第二電容介電層20設於中電極14與上電極18之間。
需注意的是，本實施例中雖以兩個不相互接觸的中電極14為例且各中電極14均為條狀，但中電極14的數量與形狀均不侷限於此，而可視產品需求來調整。例如，各中電極14也可以彼此互相連接，且連接的部份可為第二電容介電層20與上電極18所覆蓋，或是被曝露。另外本實施例的電容上電極18較佳在覆蓋中電極14的同時接觸部 分下電極12，上電極18僅覆蓋部分中電極14，或上電極18的至少一邊緣是與下電極12之一邊緣切齊。以圖中的實施例來看，上電極18是直接接觸下電極12且上電極18的三邊緣是同時與下電極12的三邊緣切齊。
其次，下電極12可設於一材料層22上且上電極18上方又可另設置另一材料層24，其中材料層22與材料層24可包含相同或不同材料的絕緣材料。依據本發明之一實施例，材料層22可為一半導體基底或一設於半導體基底上的層間介電層或金屬間介電層，而材料層24則較佳為一金屬間介電層，但不侷限於此。材料層22與材料層24中可設置複數個接觸插塞，其中設於材料層24中的接觸插塞26較佳電連接並直接接觸上電極18，設於材料層24中的接觸插塞28較佳電連接並直接接觸中電極14，而設於材料層22中的接觸插塞30則電連接並直接接觸下電極12。此外，在本實施例中，接觸插塞30的數量亦無需限制，例如第2圖之剖面示意圖中可僅設置單一一根接觸插塞30於材料層22中電連接下電極12。
請接著參照第3圖至第5圖，第3圖至第5圖為本發明其他實施例之電容元件上視圖。如第3圖所示，中電極14可包含一連接部與複數個分支而呈現手指狀，上電極18較佳覆蓋中電極14的分支而不覆蓋連接部，第二電容介電層20則覆蓋於中電極14的連接部上。相較於第3圖，第4圖中的上電極18較佳覆蓋中電極14的連接部與部分分支，而第二電容介電層20則僅覆蓋中電極14的部分分支。另外第5圖的中電極14較佳為約略S型，上電極18較佳覆蓋中電極14的中間部分而中電極14 的兩個尾端則分別設於上電極18的左右兩側。
請接著參照第6圖至第10圖，第6圖至第10圖為本發明較佳實施例製作第1圖中電容之方法示意圖。如第6圖所示，首先提供一材料層22，例如一由矽所構成之半導體基底或設於半導體基底上之一介電層，其中半導體基底上可設有各式所需的元件(圖未示)，例如金氧半導體電晶體，例如氧化物場效半導體電晶體(OS FET)、互補式金氧半導體電晶體(CMOS)元件、鰭狀結構電晶體(FinFET)或其他主動元件。介電層可為一覆蓋於主動元件上之層間介電層或金屬間介電層，介電層中可設有金屬導線連接半導體基底上的主動元件，但不侷限於此。
然後依序形成一第一導電層32、一第一介電層34以及一第二導電層36於材料層上，其中第一導電層32較佳用來形成前述之下電極12而第二導電層36則用來形成前述之中電極14。在本實施例中，第一導電層32與第二導電層36可為相同或不同材料，且均可選自由鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)以及鋁(Al)所構成的群組。第一介電層34較佳選自具有低漏電流的介電材料，例如可選自由氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、氮化矽、氧化矽以及氮氧化矽所構成的群組。
此外，依據本發明之一實施例，第一介電層34又可包含一介電常數大於4的高介電常數介電層，其可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide， Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。
接著如第7圖所示，圖案化第二導電層36與第一介電層34以形成一圖案化第二導電層與一圖案化第一介電層，其中圖案化第二導電層與圖案化第一介電層分別為第1圖之中電極14與電容介電層16。在本實施例中，圖案化第二導電層36與第一介電層34的動作可利用一微影暨蝕刻製程來達成，例如可先形成一圖案化光罩(圖未示)於第二導電層36上，然後進行一蝕刻製程，同時去除未被圖案化光罩所遮蔽的部分第二導電層36與部分第一介電層34，以於第一導電層32上形成如第1圖所示之條狀的中電極14以及第一電容介電層16設於第一導電層32與中電極14之間。
隨後如第8圖所示，形成一第二介電層38於第一導電層32與中電極14上並接觸第一電容介電層16。在本實施例中，第二介電層38可選擇與第一介電層34為相同或不同材料，例如可選自前述之氮化矽等具有低漏電流的介電材料或具有高介電常數之高介電常數介電層。值得注意的是，由於第二介電層38是同時設於第一導電層32與中電極14上，因此第二介電層38較佳同時覆蓋中電極14上表面、前後側壁與 左右側壁以及中電極14以外的第一導電層32上表面。
如第9圖所示，接著先進行一蝕刻製程去除部分第二介電層38，以形成一圖案化第二介電層或第二電容介電層20並同時暴露部分第一導電層32上表面，然後再形成一第三導電層40於第一導電層32與第二電容介電層20上，其中第三導電層40較佳用來形成第1圖中的上電極18。需注意的是，由於部分第一導電層32上表面已於前述圖案化第二介電層38被暴露出來，因此所形成的第三導電層40較佳直接接觸所暴露出的第一導電層32上表面。
在本實施例中，第三導電層40的材料可與第二導電層36以及/或第一導電層32相同或不同，例如可選自由鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)以及鋁(Al)所構成的群組，但不侷限於此。
之後如第10圖所示，進行一微影暨蝕刻製程去除部分第三導電層40並暴露部分第二電容介電層20，或更具體而言，如第1圖所示，使原本埋在第三導電層40中部分的第二電容介電層20與部分的中電極14被暴露出來。
接著再同時圖案化第三導電層40與第一導電層32，例如利用另一道微影暨蝕刻製程去除部分第三導電層40及部分第一導電層32來定義出所需的電容大小，以同時形成第1圖中的上電極18與下電極12並同時完成本發明較佳實施例之一電容元件。
隨後如第2圖所示，可再形成另一材料層24於材料層22上並覆蓋整個電容，其中材料層24可為一金屬間介電層或任何其他由介電材料所構成之材料層。然後形成複數個接觸插塞26、28於材料層24中電連接並直接接觸上電極18與中電極14，下電極12則係電連接並接觸原本便製作於材料層22中的接觸插塞30。需注意的是，由於本發明的上電極18與下電極12原本便相互接觸而導通，因此於製作接觸插塞時除了形成電連接中電極14的接觸插塞20外可視產品需求僅形成連接上電極18的接觸插塞或僅連接下電極12的接觸插塞。
綜上所述，本發明主要先依序形成一第一導電層、一第一介電層以及一第二導電層於材料層上，圖案化第一介電層與第二導電層以形成一第一電容介電層與中電極，形成一第二電容介電層於中電極上，以及形成一第三導電層於第一導電層與中電極上並同時使第三導電層直接接觸第一導電層，最後再圖案化第三導電層與第一導電層以形成一具有高密度的立體電容結構。依據本發明之較佳實施例，此立體電容不但較習知電容具有更高的電容密度，又可與氧化物半導體場校電晶體(oxide semiconductor FET)一同整合至隨機存取記憶體(random access memory,RAM)元件，除了可大幅縮小元件體積外又具有更低的漏電流。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:下電極
14:中電極
16:第一電容介電層
18:上電極
20:第二電容介電層

Claims (13)

  1. 一種製作電容的方法，包含：提供一材料層；形成一第一導電層、一第一介電層以及一第二導電層於該材料層上；圖案化該第一介電層及該第二導電層以形成一第一電容介電層及一中電極；形成一第二介電層於該第一導電層及該中電極上；去除部分該第二介電層以形成一第二電容介電層，形成該第二電容介電層直接接觸該第一導電層，其中該第二電容介電層覆蓋該中電極的一上表面以及至少兩側壁；形成一第三導電層於該第一導電層及該第二電容介電層上，其中該第三導電層直接接觸該第一導電層；以及去除部分該第三導電層並暴露部分該第二電容介電層。
  2. 如申請專利範圍第1項所述之方法，另包含去除部分該第二介電層並暴露部分該第一導電層以形成該第二電容介電層。
  3. 如申請專利範圍第1項所述之方法，另包含於去除部分該第三導電層並暴露部分該第二電容介電層後圖案化該第三導電層及該第一導電層以形成該電容。
  4. 如申請專利範圍第3項所述之方法，另包含於圖案化該第三 導電層及該第一導電層後形成至少一第一接觸插塞接觸該中電極。
  5. 如申請專利範圍第3項所述之方法，另包含於圖案化該第三導電層及該第一導電層後形成至少一第二接觸插塞接觸該第三導電層。
  6. 如申請專利範圍第1項所述之方法，其中該第一介電層及該第二介電層包含高介電常數介電層。
  7. 一種電容，包含：一下電極；一中電極設於該下電極上；一第一電容介電層設於該下電極及該中電極之間；一上電極設於該下電極及該中電極上，其中該上電極直接接觸該下電極；以及一第二電容介電層設於該中電極及該上電極之間，其中該第二電容介電層直接接觸該下電極，且其中該第二電容介電層覆蓋該中電極的一上表面以及至少兩側壁。
  8. 如申請專利範圍第7項所述之電容，其中該上電極僅覆蓋部分該中電極。
  9. 如申請專利範圍第7項所述之電容，其中該上電極之一邊緣係與該下電極之一邊緣切齊。
  10. 如申請專利範圍第7項所述之電容，其中該上電極之三邊緣係與該下電極之三邊緣切齊。
  11. 如申請專利範圍第7項所述之電容，另包含一第一接觸插塞接觸該中電極。
  12. 如申請專利範圍第7項所述之電容，另包含一第二接觸插塞接觸該上電極。
  13. 如申請專利範圍第7項所述之電容，另包含一第二接觸插塞接觸該下電極。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804262B2 (en) 2019-02-22 2020-10-13 International Business Machines Corporation Cointegration of FET devices with decoupling capacitor
TWI737258B (zh) 2020-04-13 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製造方法
KR20230012876A (ko) * 2021-07-16 2023-01-26 주식회사 키파운드리 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030113974A1 (en) * 2001-12-14 2003-06-19 Ning Xian J. Stacked metal-insulator-metal capacitor structures in between interconnection layers
US20080055816A1 (en) * 2006-08-29 2008-03-06 Hyung Jin Park Capacitor of Semiconductor Device and Fabrication Method Thereof
TW201039407A (en) * 2009-04-27 2010-11-01 United Microelectronics Corp Method of making multi-layer structure for metal-insulator-metal capacitor
US20110032660A1 (en) * 2009-08-05 2011-02-10 International Business Machines Corporation Complimentary metal-insulator-metal (mim) capacitors and method of manufacture
US20130127012A1 (en) * 2011-11-23 2013-05-23 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
US4914546A (en) * 1989-02-03 1990-04-03 Micrel Incorporated Stacked multi-polysilicon layer capacitor
JPH10116964A (ja) * 1996-10-09 1998-05-06 Oki Electric Ind Co Ltd 半導体装置とその製造方法およびスパッタリング装置
US6064108A (en) * 1997-09-02 2000-05-16 Hughes Electronics Corporation Integrated interdigitated capacitor
KR100355239B1 (ko) * 2000-12-26 2002-10-11 삼성전자 주식회사 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법
US8148223B2 (en) 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
KR100764741B1 (ko) * 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP5129541B2 (ja) 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8604586B2 (en) 2009-08-06 2013-12-10 Qualcomm Incorporated High breakdown voltage embedded MIM capacitor structure
KR101482627B1 (ko) * 2010-06-07 2015-01-14 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조 방법
US8487405B2 (en) 2011-02-17 2013-07-16 Maxim Integrated Products, Inc. Deep trench capacitor with conformally-deposited conductive layers having compressive stress
US9219110B2 (en) * 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030113974A1 (en) * 2001-12-14 2003-06-19 Ning Xian J. Stacked metal-insulator-metal capacitor structures in between interconnection layers
US20080055816A1 (en) * 2006-08-29 2008-03-06 Hyung Jin Park Capacitor of Semiconductor Device and Fabrication Method Thereof
TW201039407A (en) * 2009-04-27 2010-11-01 United Microelectronics Corp Method of making multi-layer structure for metal-insulator-metal capacitor
US20110032660A1 (en) * 2009-08-05 2011-02-10 International Business Machines Corporation Complimentary metal-insulator-metal (mim) capacitors and method of manufacture
US20130127012A1 (en) * 2011-11-23 2013-05-23 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same

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Publication number Publication date
TW201721883A (zh) 2017-06-16
US20170170256A1 (en) 2017-06-15
US9966428B2 (en) 2018-05-08

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