KR100764741B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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KR100764741B1
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electrically connected
conductive
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wiring
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김윤해
오명환
여명수
박혜연
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삼성전자주식회사
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Abstract

반도체 장치 및 그 형성 방법이 제공된다. 상기 반도체 장치는 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함한다. 상기 제1 도전판 내지 상기 제4 도전판은 그 중 적어도 둘 이상은 서로 전기적으로 연결되고, 적어도 둘 이상의 커패시터를 구성한다.
엠아이엠 커패시터, 커패시턴스, 배선, 다마신

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a는 종래 기술에 따른 엠아이엠 커패시터를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 1b는 도 1a의 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이고, 도 3b는 도 3a의 회로도이다.
도 4a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 4b는 도 4a의 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도이다.
도 6a는 도 5의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이고, 도 6b는 도 6a의 회로도이다.
도 7a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 7b는 도 7a의 회로도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도 이다.
도 9a는 도 8의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이고, 도 9b는 도 9a의 회로도이다.
도 10a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 10b는 도 10a의 회로도이다.
도 11 내지 도 14는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 2의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 15 내지 도 18은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 5의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 19 내지 도 22는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 8의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110,210,310 : 반도체 기판 120,220,320 : 제1 도전판
128,228,328 : 제1 절연막 130,230,330 : 제2 도전판
138,238,338 : 제2 절연막 140,240,340 : 제3 도전판
148,248,348 : 제3 절연막 150,250,350 : 제4 도전판
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 높은 커패시턴스를 갖는 커패시터들을 포함하는 반도체 장치 및 그 형성 방법에 관한 것이다.
고속동작을 요구하는 아날로그 회로 및 고주파(RF:radio frequency) 장치에서는 고용량의 커패시터를 구현하기 위한 방법이 연구되고 있다. 그런데, 커패시터 하부전극 및 상부전극을 도핑된 폴리실리콘으로 형성하는 경우에는 하부전극과 유전막의 계면, 그리고 유전막과 상부전극의 계면에서 산화반응이 일어나 자연산화막이 형성되기 때문에 커패시턴스가 감소하는 단점이 있다.
이를 해결하기 위해 엠아이엠(MIM:metal-insulator-metal) 커패시터가 제안되었다. 엠아이엠 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다. 또한, 엠아이엠 커패시터는 커패시턴스를 제어하기 쉽고, 피아피(PIP:poly-insulator-poly) 커패시터에 비해 전압 및 주파수 변화에 따른 커패시턴스의 변화가 작다. 따라서, 엠아이엠 커패시터는 아날로그 디지털 컨버터(ADC:analog to digital converter), 고주파 장치, 스위칭 커패시터 필터, 시모스 이미지 센서(CMOS image sensor) 등에 널리 사용된다.
도 1a는 종래 기술에 따른 엠아이엠 커패시터를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 1b는 도 1a의 회로도이다.
도 1a 및 도 1b를 참조하면, 하부 배선(26)을 갖는 반도체기판(10) 상에 하부 전극(30)과 상부 전극(40)이 위치한다. 하부 전극(30)과 상부 전극(40) 사이에 유전막(38)이 개재한다. 하부 전극(30)과 반도체 기판(10) 사이에 제1 절연막(28)이 위치하고, 제1 절연막(28) 상에 제2 절연막(48)이 위치한다. 제2 절연막(48) 내에 제1 내지 제3 상부 배선(52,54,56)이 배치된다. 제1 상부 배선(52)은 제1 콘택(53)에 의해 상부 전극(40)에 전기적으로 연결되고, 제2 상부 배선(54)은 제2 콘택(55)에 의해 하부 전극(30)에 전기적으로 연결된다. 제3 상부 배선(56)은 제3 콘택(57)에 의해 하부 배선(26)에 전기적으로 연결된다. 또, 제1 상부 배선(52)은 제1 외부 단자(A)에 전기적으로 연결되고, 제2 상부 배선(54)은 제2 외부 단자(B)에 전기적으로 연결된다. 상부 전극(40)과 하부 전극(30)은 하나의 커패시터(C1)를 구성한다.
반도체 장치의 안정적인 동작을 위해서는 일정 수준 이상의 커패시턴스가 필요하다. 그런데 반도체 장치의 고집적화로 커패시터가 차지하는 면적이 줄어들어 커패시턴스의 감소를 초래하고 있다. 따라서 제한된 면적에서 높은 커패시턴스를 갖는 커패시터가 요구된다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 높은 커패시턴스를 갖는 커패시터들을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함한다. 상기 제1 도전판 내지 상기 제4 도전판은 그 중 적어도 둘 이상은 서로 전기적으로 연결되고, 적어도 둘 이상 의 커패시터를 구성한다.
상기 반도체 장치에서, 상기 제1 도전판과 상기 제3 도전판이 서로 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 서로 전기적으로 연결될 수 있다. 이때, 상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판과 상기 제3 도전판은 제2 커패시터를 구성하고, 상기 제3 도전판과 상기 제4 도전판은 제3 커패시터를 구성할 수 있다.
상기 반도체 장치에서, 상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판은 서로 전기적으로 연결될 수 있다. 이때, 상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성할 수 있다.
상기 반도체 장치에서, 상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판은 서로 전기적으로 연결될 수 있다. 이때, 상기 제2 도전판 및 상기 제3 도전판은 제1 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제2 커패시터를 구성할 수 있다.
상기 반도체 장치에서, 상기 제2 도전판 및 상기 제3 도전판 사이에 고유전막이 개재할 수 있다.
상기 반도체 장치는 상기 제4 도전판 상에 상기 제2 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 배치된 형태와 동일한 형태로 배치된 도전판들을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치가 제공된다. 상기 반도체 장치는 제1 도전판을 갖는 반도체 기판, 상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판, 상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판, 및 상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함한다. 상기 제1 도전판과 상기 제3 도전판이 서로 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 서로 전기적으로 연결된다. 상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제3 커패시터를 구성한다.
상기 반도체 장치는 상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선과, 상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함할 수 있다. 이때, 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다.
상기 반도체 장치는 상기 제4 도전판 아래에 위치하고, 제1 콘택에 의해 상기 제4 도전판과 전기적으로 연결되는 하부 배선과, 상기 제1 도전판 위에 위치하고, 제2 콘택에 의해 상기 제1 도전판과 전기적으로 연결되는 상부 배선을 더 포함할 수 있다. 또, 상기 제2 도전판은 상기 제1 콘택에 전기적으로 연결되고, 상기 제3 도전판은 상기 제2 콘택에 전기적으로 연결될 수 있다. 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다.
본 발명의 실시예에 따른 반도체 장치가 제공된다. 상기 반도체 장치는 제1 도전판을 갖는 반도체 기판, 상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판, 상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판, 및 상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함한다. 상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 서로 전기적으로 연결된다. 상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성한다.
상기 반도체 장치는 상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선과, 상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함할 수 있다. 이때, 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다.
상기 반도체 장치는 상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 절연되는 하부 배선, 상기 제4 도전판 일측에 배치되고, 상기 제2 도전판과 절연되는 상부 배선, 상기 하부 배선 및 상기 상부 배선을 전기적으로 연결시키는 제1 콘택, 및 상기 제1 도전판 및 상기 제4 도전판을 전기적으로 연결시키는 제2 콘택을 더 포함할 수 있다. 이때, 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다. 상기 제2 도전판은 상기 제1 콘택에 전기적으 로 연결되고, 상기 제3 도전판은 상기 제2 콘택에 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치가 제공된다. 상기 반도체 장치는 제1 도전판을 갖는 반도체 기판, 상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판, 상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판, 및 상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함한다. 상기 제1 도전판, 상기 제2 도전판, 및 상기 제4 도전판이 서로 전기적으로 연결된다. 상기 제2 도전판 및 상기 제3 도전판은 제1 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제2 커패시터를 구성한다.
상기 반도체 장치는 상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선과, 상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함할 수 있다. 이때, 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다.
상기 반도체 장치는 상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 절연되는 하부 배선, 상기 제4 도전판 일측에 배치되고, 상기 제2 도전판과 절연되는 상부 배선, 상기 하부 배선 및 상기 상부 배선을 전기적으로 연결시키는 제1 콘택, 및 상기 제1 도전판 및 상기 제4 도전판을 전기적으로 연결시키는 제2 콘택을 더 포함할 수 있다. 이때, 상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고, 상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치할 수 있다. 상기 제2 도전판은 상기 제2 콘택에 전기적으로 연결되고, 상기 제3 도전판은 상기 제1 콘택에 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법이 제공된다. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판이 준비된다. 상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판이 형성된다. 상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판이 형성된다. 상기 반도체 기판 상에 제3 절연막이 형성된다. 식각 공정을 진행하여 상기 제2 하부 배선과 상기 제2 도전판을 노출시키는 제 1 홈과, 상기 제1 하부 배선과 상기 제3 도전판을 노출시키는 제2 홈이 형성된다. 상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판이 형성된다. 상기 제1 도전판과 상기 제3 도전판이 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 전기적으로 연결된다.
상기 형성 방법에서, 상기 제4 도전판이 형성될 때, 상기 제1 홈에 상기 제4 도전판과 상기 제2 하부 배선에 전기적으로 연결되는 제1 상부배선이 형성되고, 상기 제2 홈에 상기 제1 하부 배선에 전기적으로 연결되는 제2 상부 배선이 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법이 제공된다. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판이 준비된다. 상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판이 형성된다. 상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판이 형성된다. 상기 반도체 기판 상에 제3 절연막이 형성된다. 식각 공정을 진행하여 상기 제2 하부 배선과 상기 제2 도전판을 노출시키는 제1 홈과, 상기 제1 하부 배선과 상기 제3 도전판을 노출시키는 제2 홈이 형성된다. 상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판이 형성된다. 상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 전기적으로 연결된다.
상기 형성 방법에서, 상기 제4 도전판이 형성될 때, 상기 제1 홈에 상기 제2 하부 배선에 전기적으로 연결되는 제2 상부 배선이 형성되고, 상기 제2 홈에 상기 제4 도전판과 상기 제1 하부 배선에 전기적으로 연결되는 제1 상부 배선이 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법이 제공된다. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판이 준비된다. 상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판이 형성된다. 상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판이 형성된다. 상기 반도체 기판 상에 제3 절연막이 형성된다. 식각 공정을 진행하여 상기 제1 하부 배선과 상기 제3 도전판을 노출시키는 제1 홈과, 상기 제2 하부 배선과 상기 제2 도전판을 노출시키는 제2 홈이 형성된 다. 상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판이 형성된다. 상기 제1 도전판, 상기 제2 도전판, 및 상기 제4 도전판이 전기적으로 연결된다.
상기 형성 방법에서, 상기 제4 도전판이 형성될 때, 상기 제1 홈에 상기 제2 하부 배선에 전기적으로 연결되는 제2 상부 배선이 형성되고, 상기 제2 홈에 상기 제4 도전판과 상기 제1 하부 배선에 전기적으로 연결되는 제1 상부배선이 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 도전판, 절연막, 배선, 커패시터 등을 기술하기 위해서 사용되었지만, 도전판, 절연막, 배선, 커패시터 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 도전판, 절연막, 배선, 커패시터 등을 다른 도전판, 절연막, 배선, 커패시터 등과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어떤 실시예에서 제1 배선, 제1 커패시터로 호칭된 것이 다른 실시예에서 제2 배선, 제2 커패시터로 호칭될 수 있다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(반도체 장치의 구조)
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도이다. 도 3a는 도 2의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이고, 도 3b는 도 3a의 회로도이다.
도 2, 도 3a, 및 도 3b를 참조하면, 제1 도전판(120)을 갖는 반도체 기판(110) 상에 제2 도전판(130), 제3 도전판(140), 제4 도전판(150)이 차례로 배치된다. 제1 도전판 내지 제4 도전판(120,130,140,150)은 서로 중첩된다. 제1 도전판(120)과 제2 도전판(130) 사이에 제1 절연막(128)이, 제2 도전판(130)과 제3 도전판(140) 사이에 제2 절연막(138)이, 제3 도전판(140)과 제4 도전판(150) 사이에 제3 절연막(148)이 개재한다.
제1 도전판(120)과 제4 도전판(150)은 구리와 같은 금속물질로 이루어질 수 있고, 제2 도전판(130)과 제3 도전판(140)은 Ti, TiN, TaN과 같은 금속물질로 이루어질 수 있다.
제1 절연막(128)은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제2 절연막(138)은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제3 절연막(148)은 층간절연막 또는 금속간 절연 막으로, SiO2, SiOF, SiOC 등으로 이루어질 수 있다. 제3 도전판(140)과 제3 절연막(148) 사이에 제1 절연막(128)과 같은 막질의 절연막이 더 개재할 수 있다.
반도체 기판(110)은 제1 하부 배선(122), 제2 하부 배선(124), 및 제3 하부 배선(126)을 포함할 수 있다. 제1 내지 제3 하부 배선(122,124,126)은 그 아래의 트랜지스터나 배선(미도시) 등에 전기적으로 연결될 수 있다. 제1 하부 배선(122)은 제1 도전판(120)에 전기적으로 연결되고, 제2 및 제3 하부 배선(124,126)은 제1 도전판(120)과 절연된다.
반도체 기판(110) 상의 제3 절연막(148) 내에 제1 상부 배선(152), 제2 상부 배선(154), 제3 상부 배선(156)이 배치될 수 있다. 제1 내지 제3 상부 배선(152,154,156)은 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제1 상부 배선(152)은 제4 도전판(150)에 전기적으로 연결되고, 제2 및 제3 상부 배선(154,156)은 제4 도전판(150)과 절연된다.
제2 하부 배선(124)과 제1 상부 배선(152), 제1 하부 배선(122)과 제2 상부 배선(154), 및 제3 하부 배선(126)과 제3 상부 배선(156)은 각각 제1 콘택(153), 제2 콘택(155), 및 제3 콘택(157)에 의해 전기적으로 연결된다. 또, 제2 도전판(130)은 제1 콘택(153)에 전기적으로 연결되고, 제3 도전판(140)은 제2 콘택(155)에 전기적으로 연결된다. 따라서, 제2 도전판(130)과 제4 도전판(150)이 전기적으로 연결되고, 제1 도전판(120)과 제3 도전판(140)이 전기적으로 연결된다. 또, 제2 도전판(130)과 제4 도전판(150)은 제1 상부 배선(152)을 통해 제1 외부 단 자(A)에 전기적으로 연결되고, 제1 도전판(120)과 제3 도전판(140)은 제2 상부 배선(154)을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제4 도전판(120,130,140,150)은 세 개의 커패시터를 구성한다. 제2 도전판(130)과 제3 도전판(140), 제3 도전판(140)과 제4 도전판(150), 및 제1 도전판(120)과 제2 도전판(130)은 각각 제1 커패시터(C1), 제2 커패시터(C2), 및 제3 커패시터(C3)를 구성한다. 즉, 제1 도전판(120)은 제3 커패시터(C3)의 하부 전극이 되고, 제2 도전판(130)은 제3 커패시터(C3)의 상부 전극과 제1 커패시터(C1)의 하부 전극이 되고, 제3 도전판(140)은 제1 커패시터(C1)의 상부 전극과 제2 커패시터(C2)의 하부 전극이 되고, 제4 도전판(150)은 제2 커패시터(C2)의 상부 전극이 된다.
본 실시예에 따르면, 네 개의 도전판이 병렬연결된 세 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 가질 수 있다. 제2 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다.
도 4a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 4b는 도 4a의 회로도이다.
도 4a 및 도 4b를 참조하면, 도 3a의 반도체 기판 상에 제5 내지 제7 도전판(130',140',150')이 제2 내지 제4 도전판(130,140,150)이 배치된 형태와 동일한 형태로 배치될 수 있다. 또, 제5 내지 제7 도전판(130',140',150') 사이에 개재하는 제4 내지 제6 절연막(128',138',148')도 제1 내지 제3 절연막(128,138,148)이 배치된 형태와 동일한 형태로 추가로 배치될 수 있다.
제5 도전판(130')과 제6 도전판(140')은 Ti, TiN, TaN과 같은 금속물질로 이루어질 수있고, 제7 도전판(150')은 구리와 같은 금속물질로 이루어질 수 있다.
제4 절연막(128')은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제5 절연막(138')은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제6 절연막(148')은 층간절연막 또는 금속간 절연막으로, SiO, SiOF, SiOC 등으로 이루어질 수 있다. 제6 도전판(140')과 제6 절연막(148') 사이에 제4 절연막(128')과 같은 막질의 절연막이 더 개재할 수 있다.
제6 절연막(148') 내에 제4 상부 배선(152'), 제5 상부 배선(154'), 제6 상부 배선(156')이 배치될 수 있다. 제4 내지 제6 상부 배선(152',154',156')은 각각 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제4 상부 배선(152')은 제7 도전판(150')에 전기적으로 연결되고, 제5 및 제6 상부 배선(154',156')은 제7 도전판(150')과 절연된다.
제1 상부 배선(152)과 제4 상부 배선(152'), 제2 상부 배선(154)과 제5 상부 배선(154'), 및 제3 상부 배선(156)과 제6 상부 배선(156')은 각각 제4 콘택(153'), 제5 콘택(155'), 및 제6 콘택(157')에 의해 전기적으로 연결된다. 또, 제5 도전판(130')은 제4 콘택(153')에 전기적으로 연결되고, 제6 도전판(140')은 제5 콘택(155')에 전기적으로 연결된다. 따라서, 제2 도전판(130), 제4 도전판(150), 제5 도전판(130'), 및 제7 도전판(150')이 전기적으로 연결되고, 제1 도전판(120), 제3 도전판(150), 및 제6 도전판(140')이 전기적으로 연결된다. 또, 제2 도전판(130), 제4 도전판(150), 제5 도전판(130'), 및 제7 도전판(150')은 제4 상부 배선(152')을 통해 제1 외부 단자(A)에 전기적으로 연결되고, 제1 도전판(120), 제3 도전판(150), 및 제6 도전판(140)은 제5 상부 배선(154')을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제7 도전판(120,130,140,150,130',140',150')은 다섯 개의 커패시터를 구성한다. 제1 내지 제4 도전판(120,130,140,150)은 도 3b에 도시된 것처럼 세 개의 커패시터를 구성한다. 이에 더하여 본 실시예에서는 제5 도전판(130')과 제6 도전판(140'), 및 제6 도전판(140')과 제7 도전판(150')이 각각 제4 커패시터(C1'), 및 제5 커패시터(C2')를 더 구성한다. 즉, 제5 도전판(130')은 제4 커패시터(C1')의 하부 전극이 되고, 제6 도전판(140')은 제4 커패시터(C1')의 상부 전극과 제5 커패시터(C2')의 하부 전극이 되고, 제7 도전판(150')은 제5 커패시터(C2')의 상부 전극이 된다.
본 실시예에 따르면, 일곱 개의 도전판이 병렬연결된 다섯 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 포함할 수 있다. 제2 절연막과 제5 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다. 또, 본 발명의 실시예에 따른 반도체 장치는 제5 내지 제7 도전판이 배치된 형태와 동일한 형태로 반복적으로 배치되는 도전판들을 더 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도이다. 도 6a는 도 5의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이고, 도 6b는 도 6a의 회로도이다.
도 5, 도 6a, 및 도 6b를 참조하면, 제1 도전판(220)을 갖는 반도체 기판(210) 상에 제2 도전판(230), 제3 도전판(240), 제4 도전판(250)이 차례로 배치된다. 제1 도전판 내지 제4 도전판(220,230,240,250)은 서로 중첩된다. 제1 도전판(220)과 제2 도전판(230) 사이에 제1 절연막(228)이, 제2 도전판(230)과 제3 도전판(240) 사이에 제2 절연막(238)이, 제3 도전판(240)과 제4 도전판(250) 사이에 제3 절연막(248)이 개재한다.
제1 도전판(220)과 제4 도전판(250)은 구리와 같은 금속물질로 이루어질 수 있고, 제2 도전판(230)과 제3 도전판(240)은 Ti, TiN, TaN과 같은 금속물질로 이루어질 수 있다.
제1 절연막(228)은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제2 절연막(238)은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제3 절연막(248)은 층간절연막 또는 금속간 절연막으로, SiO2, SiOF, SiOC 등으로 이루어질 수 있다. 제3 도전판(240)과 제3 절연막(248) 사이에 제1 절연막(228)과 같은 막질의 절연막이 더 개재할 수 있다.
반도체 기판(210)은 제1 하부 배선(222), 제2 하부 배선(224), 및 제3 하부 배선(226)을 포함할 수 있다. 제1 내지 제3 하부 배선(222,224,226)은 그 아래의 반도체 기판(210) 내에 위치하는 트랜지스터나 배선 등에 전기적으로 연결될 수 있다. 제1 하부 배선(222)은 제1 도전판(220)에 전기적으로 연결되고, 제2 및 제3 하부 배선(224,226)은 제1 도전판(220)과 절연된다.
제3 절연막(248) 내에 제1 상부 배선(252), 제2 상부 배선(254), 제3 상부 배선(256)이 배치될 수 있다. 제1 내지 제3 상부 배선(252,254,256)은 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제1 상부 배선(252)은 제4 도전판(250)에 전기적으로 연결되고, 제2 및 제3 상부 배선(254,256)은 제4 도전판(250)과 절연된다.
제2 하부 배선(224)과 제2 상부 배선(254), 제1 하부 배선(222)과 제1 상부 배선(252), 및 제3 하부 배선(226)과 제3 상부 배선(256)은 각각 제1 콘택(253), 제2 콘택(255), 및 제3 콘택(257)에 의해 전기적으로 연결된다. 또, 제2 도전판(230)은 제1 콘택(253)에 전기적으로 연결되고, 제3 도전판(240)은 제2 콘택(255)에 전기적으로 연결된다. 따라서, 제1 도전판(220), 제3 도전판(240), 및 제4 도전판(250)이 전기적으로 연결된다. 또, 제1 도전판(220), 제3 도전판(240)과 제4 도전판(250)은 제1 상부 배선(252)을 통해 제1 외부 단자(A)에 전기적으로 연결되고, 제2 도전판(230)은 제2 상부 배선(254)을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제4 도전판(220,230,240,250)은 두 개의 커패시터를 구성한다. 제2 도전판(230)과 제3 도전판(240), 및 제1 도전판(220)과 제2 도전판(230)은 각각 제1 커패시터(C1), 및 제2 커패시터(C2)를 구성한다. 즉, 제1 도전판(220)은 제2 커패시터(C2)의 하부 전극이 되고, 제2 도전판(230)은 제2 커패시터(C2)의 상부 전극과 제1 커패시터(C1)의 하부 전극이 되고, 제3 도전판(240)은 제1 커패시터(C1)의 상부 전극이 된다.
본 실시예에 따르면, 네 개의 도전판이 병렬연결된 두 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 가질 수 있다. 제2 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다.
도 7a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 7b는 도 7a의 회로도이다.
도 7a 및 도 7b를 참조하면, 도 6a의 반도체 기판 상에 제5 내지 제7 도전판(230',240',250')이 제2 내지 제4 도전판(230,240,250)이 배치된 형태와 동일한 형태로 배치될 수 있다. 또, 제5 내지 제7 도전판(230',240',250') 사이에 개재하는 제4 내지 제6 절연막(228',238',248')도 제1 내지 제3 절연막(228,238,248)이 배치된 형태와 동일한 형태로 배치될 수 있다.
제5 도전판(230')과 제6 도전판(240')은 Ti, TiN, TaN과 같은 금속물질로 이루어질 수있고, 제7 도전판(250')은 구리와 같은 금속물질로 이루어질 수 있다.
제4 절연막(228')은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제5 절연막(238')은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제6 절연막(248')은 층간절연막 또는 금속간 절연막으로, SiO, SiOF, SiOC 등으로 이루어질 수 있다. 제6 도전판(240')과 제6 절연막(248') 사이에 제4 절연막(228')과 같은 막질의 절연막이 더 개재할 수 있다.
제6 절연막(248') 내에 제4 상부 배선(252'), 제5 상부 배선(254'), 제6 상부 배선(256')이 배치될 수 있다. 제4 내지 제6 상부 배선(252',254',256')은 각각 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제4 상부 배선(252')은 제7 도전판(250')에 전기적으로 연결되고, 제5 및 제6 상부 배선(254',256')은 제7 도전판(250')과 절연된다.
제2 상부 배선(254)과 제5 상부 배선(254'), 제1 상부 배선(252)과 제4 상부 배선(252'), 및 제3 상부 배선(256)과 제6 상부 배선(256')은 각각 제4 콘택(253'), 제5 콘택(255'), 및 제6 콘택(257')에 의해 전기적으로 연결된다. 또, 제5 도전판(230')은 제4 콘택(253')에 전기적으로 연결되고, 제6 도전판(240')은 제5 콘택(255')에 전기적으로 연결된다. 따라서, 제1 도전판(220), 제3 도전판(240), 제4 도전판(250), 제6 도전판(240'), 및 제7 도전판(250')이 전기적으로 연결되고, 제2 도전판(230) 및 제5 도전판(230')이 전기적으로 연결된다. 또, 제1 도전판(220), 제3 도전판(240), 제4 도전판(250), 제6 도전판(240'), 및 제7 도전판(250')은 제4 상부 배선(252')을 통해 제1 외부 단자(A)에 전기적으로 연결되고, 제2 도전판(230) 및 제5 도전판(230')은 제5 상부 배선(254')을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제7 도전판(220,230,240,250,230',240',250')은 네 개의 커패시터를 구성한다. 제1 내지 제4 도전판(220,230,240,250)은 도 6b에 도시된 것처럼 두 개의 커패시터를 구성한다. 이에 더하여 본 실시예에서는 제5 도전판(230')과 제6 도전판(240') 및 제4 도전판(250)과 제5 도전판(230')이 각각 제3 커패시터(C1'), 및 제4 커패시터(C2')를 더 구성한다. 즉, 제4 도전판(250)은 제4 커패시터(C2')의 하부 전극이 되고, 제5 도전판(230')은 제4 커패시터(C2')의 상부 전극과 제3 커패시터(C1')의 하부 전극이 되고, 제6 도전판(240')은 제3 커패시터(C1')의 상부 전극이 된다.
본 실시예에 따르면, 일곱 개의 도전판이 병렬연결된 네 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 포함할 수 있다. 제2 절연막과 제5 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다. 또, 본 발명의 실시예에 따른 반도체 장치는 제5 내지 제7 도전판이 배치된 형태와 동일한 형태로 반복적으로 배치되는 도전판들을 더 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 평면도이다. 도 9a는 도 8의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이고, 도 9b는 도 9a의 회로도이다.
도 8, 도 9a, 및 도 9b를 참조하면, 제1 도전판(320)을 갖는 반도체 기판(310) 상에 제2 도전판(330), 제3 도전판(340), 제4 도전판(350)이 차례로 배치된다. 제1 도전판 내지 제4 도전판(320,330,340,350)은 서로 중첩된다. 제1 도전판(320)과 제2 도전판(330) 사이에 제1 절연막(328)이, 제2 도전판(330)과 제3 도전판(340) 사이에 제2 절연막(338)이, 제3 도전판(340)과 제4 도전판(350) 사이에 제3 절연막(348)이 개재한다.
제1 도전판(320)과 제4 도전판(350)은 구리와 같은 금속물질로 이루어질 수 있고, 제2 도전판(330)과 제3 도전판(340)은 Ti, TiN, TaN과 같은 금속물질로 이루어질 수 있다.
제1 절연막(328)은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제2 절연막(338)은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제3 절연막(348)은 층간절연막 또는 금속간 절연막으로, SiO, SiOF, SiOC 등으로 이루어질 수 있다. 제3 도전판(340)과 제3 절연막(348) 사이에 제1 절연막(328)과 같은 막질의 절연막이 더 개재할 수 있다.
반도체 기판(310)은 제1 하부 배선(322), 제2 하부 배선(324), 및 제3 하부 배선(326)을 포함할 수 있다. 제1 내지 제3 하부 배선(322,324,326)은 그 아래의 반도체 기판(310) 내에 위치하는 트랜지스터나 배선 등에 전기적으로 연결될 수 있다. 제1 하부 배선(322)은 제1 도전판(320)에 전기적으로 연결되고, 제2 및 제3 하부 배선(324,326)은 제1 도전판(320)과 절연된다.
제3 절연막(348) 내에 제1 상부 배선(352), 제2 상부 배선(354), 제3 상부 배선(356)이 배치될 수 있다. 제1 내지 제3 상부 배선(352,354,356)은 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제1 상부 배선(352)은 제4 도전판(350)에 전기적으로 연결되고, 제2 및 제3 상부 배선(354,356)은 제4 도전판(350)과 절연된다.
제2 하부 배선(324)과 제2 상부 배선(354), 제1 하부 배선(322)과 제1 상부 배선(352), 및 제3 하부 배선(326)과 제3 상부 배선(356)은 각각 제1 콘택(353), 제2 콘택(355), 및 제3 콘택(357)에 의해 전기적으로 연결된다. 또, 제3 도전판(340)은 제1 콘택(353)에 전기적으로 연결되고, 제2 도전판(330)은 제2 콘택(355)에 전기적으로 연결된다. 따라서, 제1 도전판(320), 제2 도전판(330), 및 제4 도전판(350)이 전기적으로 연결된다. 또, 제1 도전판(320), 제2 도전판(330) 과 제4 도전판(350)은 제1 상부 배선(352)을 통해 제1 외부 단자(A)에 전기적으로 연결되고, 제3 도전판(340)은 제2 상부 배선(354)을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제4 도전판(320,330,340,350)은 두 개의 커패시터를 구성한다. 제2 도전판(330)과 제3 도전판(340), 및 제3 도전판(340)과 제4 도전판(350)은 각각 제1 커패시터(C1) 및 제2 커패시터(C2)를 구성한다. 즉, 제2 도전판(330)은 제1 커패시터(C1)의 하부 전극이 되고, 제3 도전판(340)은 제1 커패시터(C1)의 상부 전극과 제2 커패시터(C2)의 하부 전극이 되고, 제4 도전판(350)은 제2 커패시터(C2)의 상부 전극이 된다.
본 실시예에 따르면, 네 개의 도전판이 병렬연결된 두 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 가질 수 있다. 제2 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다.
도 10a는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이고, 도 10b는 도 10a의 회로도이다.
도 10a 및 도 10b를 참조하면, 도 9a의 반도체 기판 상에 제5 내지 제7 도전판(330',340',350')이 제2 내지 제4 도전판(330,340,350)이 배치된 형태와 동일한 형태로 배치될 수 있다. 또, 제5 내지 제7 도전판(330',340',350') 사이에 개재하는 제4 내지 제6 절연막(328',338',348')도 제1 내지 제3 절연막(328,338,348)이 배치된 형태와 동일한 형태로 배치될 수 있다.
제5 도전판(330')과 제6 도전판(340')은 Ti, TiN, TaN과 같은 금속물질로 이 루어질 수있고, 제7 도전판(350')은 구리와 같은 금속물질로 이루어질 수 있다.
제4 절연막(328')은 금속물질의 확산을 방지하는 역할을 할 수 있으며, SiN, SiC, SiCN 등으로 이루어질 수 있다. 제5 절연막(338')은 커패시턴스의 증가를 위해 고유전막을 포함할 수 있다. 제6 절연막(348')은 층간절연막 또는 금속간 절연막으로, SiO, SiOF, SiOC 등으로 이루어질 수 있다. 제6 도전판(340')과 제6 절연막(348') 사이에 제4 절연막(328')과 같은 막질의 절연막이 더 개재할 수 있다.
제6 절연막(348') 내에 제4 상부 배선(352'), 제5 상부 배선(354'), 제6 상부 배선(356')이 배치될 수 있다. 제4 내지 제6 상부 배선(352',354',356')은 각각 반도체 기판에 신호 전원을 제공하는 외부 단자(A,B)에 전기적으로 연결될 수 있다. 제4 상부 배선(352')은 제7 도전판(350')에 전기적으로 연결되고, 제5 및 제6 상부 배선(354',356')은 제7 도전판(350')과 절연된다.
제2 상부 배선(354)과 제5 상부 배선(354'), 제1 상부 배선(352)과 제4 상부 배선(352'), 및 제3 상부 배선(356)과 제6 상부 배선(356')은 각각 제4 콘택(353'), 제5 콘택(355'), 및 제6 콘택(357')에 의해 전기적으로 연결된다. 또, 제5 도전판(330')은 제5 콘택(355')에 전기적으로 연결되고, 제6 도전판(340')은 제4 콘택(353')에 전기적으로 연결된다. 따라서, 제1 도전판(320), 제2 도전판(330), 제4 도전판(350), 제5 도전판(330'), 및 제7 도전판(350')이 전기적으로 연결되고, 제3 도전판(340) 및 제6 도전판(340')이 전기적으로 연결된다. 또, 제1 도전판(320), 제2 도전판(330), 제4 도전판(350), 제5 도전판(330'), 및 제7 도전판(350')은 제4 상부 배선(352')을 통해 제1 외부 단자(A)에 전기적으로 연결되고, 제3 도전판(340) 및 제6 도전판(340')은 제5 상부 배선(354')을 통해 제2 외부 단자(B)에 전기적으로 연결된다.
제1 내지 제7 도전판(320,330,340,350,330',340',350')은 네 개의 커패시터를 구성한다. 제1 내지 제4 도전판(320,330,340,350)은 도 9b에 도시된 것처럼 두 개의 커패시터를 구성한다. 이에 더하여 본 실시예에서는 제5 도전판(330')과 제6 도전판(340') 및 제6 도전판(340')과 제7 도전판(350')이 각각 제3 커패시터(C1') 및 제4 커패시터(C2')를 더 구성한다. 즉, 제5 도전판(330')은 제3 커패시터(C1')의 하부 전극이 되고, 제6 도전판(340')은 제3 커패시터(C1')의 상부 전극과 제4 커패시터(C2')의 하부 전극이 되고, 제7 도전판(350')은 제4 커패시터(C2')의 상부 전극이 된다.
본 실시예에 따르면, 일곱 개의 도전판이 병렬연결된 네 개의 커패시터를 구성할 수 있다. 따라서, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 포함할 수 있다. 제2 절연막과 제5 절연막이 고유전막인 경우 상기 커패시턴스를 더 높힐 수 있다. 또, 본 발명의 실시예에 따른 반도체 장치는 제5 내지 제7 도전판이 배치된 형태와 동일한 형태로 반복적으로 배치되는 도전판들을 더 포함할 수 있다.
상술한 실시예들에 있어서, 도전판들 및 배선들은 이들을 구성하는 금속물질이 확산하는 것을 방지할 수 있는 베리어 금속막(barrier metal layer)을 더 포함할 수 있다.
(반도체 장치의 형성 방법)
도 11 내지 도 14는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 2의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 2 및 도 11을 참조하면, 제1 도전판(120) 및 제1 내지 제3 하부 배선(122,124,126)이 형성된 반도체 기판(110) 상에 제1 절연막(128)이 형성된다. 반도체 기판은 트랜지스터와 같은 능동 소자와 배선들을 포함할 수 있다. 제1 도전판(120) 및 제1 내지 제3 하부 배선(122,124,126)은 구리와 같은 금속물질로 형성될 수 있다. 제1 절연막(128)은 금속물질의 확산을 방지할 수 있는 SiN, SiC, SiCN 등으로 형성될 수 있다. 제1 절연막(128) 상에 제2 도전판(130)이 제1 도전판(120)과 중첩되도록 형성되며, Ti, TiN, TaN과 같은 금속물질로 형성될 수 있다.
도 2 및 도 12를 참조하면, 제2 도전판(130) 상에 제2 절연막(138)과 제3 도전판(140)이 형성된다. 제2 절연막(138)은 SiO2, SiN, SiON과 같은 실리콘계 절연막이나 Ta2O5, HfO, Al2O3과 같은 금속계 절연막으로 형성될 수 있다. 커패시턴스를 증가시키기 위해서 고유전막을 사용하는 것이 바람직하다. 제3 도전판(140)은 제2 도전판(130)과 중첩되도록 형성되며, Ti, TiN, 또는 TaN과 같은 금속물질로 형성될 수 있다.
도 2 및 도 13을 참조하면, 반도체 기판 전면에 제3 절연막(148)이 형성된다. 제3 절연막(148)은 SiO2, SiOF, SiOC 등으로 형성될 수 있다. 제3 절연막(148)은 층간절연막 또는 금속간 절연막으로 호칭될 수 있다. 제3 절연막(148)을 형성하기 전에 제3 도전판(140) 상에 제1 절연막(128)과 같이 금속물질의 확산을 방지 하는 역할을 하는 절연막(미도시)이 더 형성될 수 있다.
이어서, 식각 공정을 진행하여 플레이트형 홈(160), 라인형 홈(162,164,166), 및 제1 내지 제3 콘택홀(163,165,167)이 형성된다. 제1 콘택홀(163)에 의해, 제2 하부 배선(124)과 제2 도전판(130)이 노출된다. 제2 콘택홀(165)에 의해, 제1 하부 배선(122)과 제3 도전판(140)이 노출되고, 제3 콘택홀(167)에 의해, 제3 하부 배선(126)이 노출된다. 상기 식각 공정에서 제1 내지 제3 하부 배선(122,124,126)이 식각 정지층의 역할을 할 수 있다. 따라서, 상기 식각 공정에서 과잉식각을 방지할 수 있고, 또 하부 배선 간 또는/및 하부 배선과 그 아래의 또 다른 배선간 단락을 방지할 수 있다. 즉, 커패시터들이 안정적으로 형성될 수 있다.
도 2 및 도 14를 참조하면, 홈(160,162,164,166) 및 제1 내지 제3 콘택홀(153,155,157)을 금속물질로 채워 제4 도전판(150), 제1 내지 제3 상부 배선(152,154,156), 및 제1 내지 제3 콘택(153,155,157)이 형성된다. 이와 같이 식각된 절연막 내에 금속물질을 채워 배선을 형성하는 방법은 다마신 공정으로 호칭될 수 있다. 상기 금속물질로 구리 등이 사용될 수 있다.
제1 콘택(153)에 의해 제2 하부 배선(124), 제2 도전판(130), 제1 상부 배선(152), 및 제4 도전판(150)이 전기적으로 연결된다. 또, 제2 콘택(155)에 의해 제1 도전판(120), 제3 도전판(140), 및 제2 상부 배선(154)이 전기적으로 연결된다. 제1 및 제2 콘택(153,155)이 구리로 형성되더라도 제2 및 제3 도전판(130,140)이 Ti, TiN, TaN 등으로 형성되면, 제1 및 제2 콘택(153,155)에 포함된 구리가 제2 및 제3 도전판(130,140)으로 확산되는 것을 방지할 수 있다. 제3 콘택(157)에 의해 제3 하부 배선(126)과 제3 상부 배선(156)이 전기적으로 연결된다.
도 15 내지 도 18은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 5의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 5 및 도 15를 참조하면, 제1 도전판(220) 및 제1 내지 제3 하부 배선(222,224,226)이 형성된 반도체 기판(210) 상에 제1 절연막(228)이 형성된다. 제1 절연막(228) 상에 제2 도전판(230)이 제1 도전판(220)과 중첩되도록 형성된다.
도 5 및 도 16을 참조하면, 제2 도전판(230) 상에 제2 절연막(238)과 제3 도전판(240)이 형성된다. 제2 절연막(238)은 커패시턴스를 증가시키기 위해서 고유전막으로 형성될 수 있다. 제3 도전판(240)은 제2 도전판(230)과 중첩되도록 형성된다.
도 5 및 도 17을 참조하면, 반도체 기판 전면에 제3 절연막(248)이 형성된다. 제3 절연막(248)을 형성하기 전에 제3 도전판(240) 상에 제1 절연막(128)과 같이 금속물질의 확산을 방지하는 역할을 하는 절연막(미도시)이 더 형성될 수 있다.
이어서, 식각 공정을 진행하여 플레이트형 홈(260), 라인형 홈(262,264,266), 및 제1 내지 제3 콘택홀(263,265,267)이 형성된다. 제1 콘택홀(263)에 의해, 제2 하부 배선(224)과 제2 도전판(230)이 노출된다. 제2 콘택홀(265)에 의해, 제1 하부 배선(222)과 제3 도전판(240)이 노출되고, 제3 콘택홀(267)에 의해, 제3 하부 배선(226)이 노출된다. 상기 식각 공정에서 제1 내지 제3 하부 배선(222,224,226)이 식각 정지층의 역할을 할 수 있다.
도 5 및 도 18을 참조하면, 홈(260,262,264,266) 및 제1 내지 제3 콘택홀(253,255,257)을 금속물질로 채워 제4 도전판(250), 제1 내지 제3 상부 배선(252,254,256), 및 제1 내지 제3 콘택(253,255,257)이 형성된다.
제1 콘택(253)에 의해 제2 하부 배선(224), 제2 도전판(230), 및 제2 상부 배선(254)이 전기적으로 연결된다. 또, 제2 콘택(255)에 의해 제1 도전판(220), 제3 도전판(240), 제1 상부 배선(252), 및 제4 도전판(250)이 전기적으로 연결된다. 제3 콘택(257)에 의해 제3 하부 배선(226)과 제3 상부 배선(256)이 전기적으로 연결된다.
도 19 내지 도 22는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위해 도 8의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 8 및 도 19를 참조하면, 제1 도전판(320) 및 제1 내지 제3 하부 배선(322,324,326)이 형성된 반도체 기판(310) 상에 제1 절연막(328)이 형성된다. 제1 절연막(328) 상에 제2 도전판(330)이 제1 도전판(320)과 중첩되도록 형성된다.
도 8 및 도 20을 참조하면, 제2 도전판(330) 상에 제2 절연막(338)과 제3 도전판(340)이 형성된다. 제2 절연막(338)은 커패시턴스를 증가시키기 위해서 고유전막으로 형성될 수 있다. 제3 도전판(340)은 제2 도전판(330)과 중첩되도록 형성된다.
도 8 및 도 21을 참조하면, 반도체 기판 전면에 제3 절연막(348)이 형성된다. 제3 절연막(148)을 형성하기 전에 제3 도전판(140) 상에 제1 절연막(128)과 같이 금속물질의 확산을 방지하는 역할을 하는 절연막(미도시)이 더 형성될 수 있다.
이어서, 식각 공정을 진행하여 플레이트형 홈(360), 라인형 홈(362,364,366), 및 제1 내지 제3 콘택홀(363,365,367)이 형성된다. 제1 콘택홀(363)에 의해, 제2 하부 배선(324)과 제3 도전판(340)이 노출된다. 제2 콘택홀(365)에 의해, 제1 하부 배선(322)과 제2 도전판(330)이 노출되고, 제3 콘택홀(367)에 의해, 제3 하부 배선(326)이 노출된다. 상기 식각 공정에서 제1 내지 제3 하부 배선(322,324,326)이 식각 정지층의 역할을 할 수 있다.
도 8 및 도 22를 참조하면, 홈(360,362,364,366) 및 제1 내지 제3 콘택홀(353,355,357)을 금속물질로 채워 제4 도전판(350), 제1 내지 제3 상부 배선(352,354,356), 및 제1 내지 제3 콘택(353,355,357)이 형성된다.
제1 콘택(353)에 의해 제2 하부 배선(324), 제3 도전판(340), 및 제2 상부 배선(354)이 전기적으로 연결된다. 또, 제2 콘택(355)에 의해 제1 도전판(320), 제2 도전판(330), 제1 상부 배선(352), 및 제4 도전판(350)이 전기적으로 연결된다. 제3 콘택(357)에 의해 제3 하부 배선(326)과 제3 상부 배선(256)이 전기적으로 연결된다.
상술한 실시예들에 있어서, 도전판들 및 배선들을 형성하기 전 또는 형성한 후에 이들을 구성하는 금속물질이 확산하는 것을 방지할 수 있는 베리어 금속막(barrier metal layer)이 더 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예들에 따르면, 반도체 장치는 높은 커패시턴스를 갖는 커패시터들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터들이 안정적으로 형성될 수 있다.

Claims (27)

  1. 삭제
  2. 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함하며,
    상기 제1 도전판과 상기 제3 도전판이 서로 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 서로 전기적으로 연결되고,
    상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판과 상기 제3 도전판은 제2 커패시터를 구성하고, 상기 제3 도전판과 상기 제4 도전판은 제3 커패시터를 구성하는 반도체 장치.
  3. 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함하며,
    상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판은 서로 전기적으로 연결되고,
    상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성하는 반도체 장치.
  4. 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함하며,
    상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판은 서로 전기적으로 연결되고,
    상기 제2 도전판 및 상기 제3 도전판은 제1 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제2 커패시터를 구성하는 반도체 장치.
  5. 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함하며,
    상기 제1 도전판 내지 상기 제4 도전판은 그 중 적어도 둘 이상은 서로 전기적으로 연결되고, 적어도 둘 이상의 커패시터를 구성하고,
    상기 제2 도전판 및 상기 제3 도전판 사이에 고유전막이 개재하는 반도체 장치.
  6. 반도체 기판 상에 절연막들을 개재하여 차례로 배치되고, 서로 중첩되는 제1 도전판, 제2 도전판, 제3 도전판, 및 제4 도전판를 포함하며,
    상기 제1 도전판 내지 상기 제4 도전판은 그 중 적어도 둘 이상은 서로 전기적으로 연결되고, 적어도 둘 이상의 커패시터를 구성하고,
    상기 제4 도전판 상에 상기 제2 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 배치된 형태와 동일한 형태로 배치된 도전판들을 더 포함하는 반도체 장치.
  7. 제1 도전판을 갖는 반도체 기판;
    상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판;
    상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판; 및
    상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함하며,
    상기 제1 도전판과 상기 제3 도전판이 서로 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 서로 전기적으로 연결되며,
    상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제3 커패시터를 구성하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선; 및
    상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제4 도전판 아래에 위치하고, 제1 콘택에 의해 상기 제4 도전판과 전기적으로 연결되는 하부 배선; 및
    상기 제1 도전판 위에 위치하고, 제2 콘택에 의해 상기 제1 도전판과 전기적으로 연결되는 상부 배선을 더 포함하며,
    상기 제2 도전판은 상기 제1 콘택에 전기적으로 연결되고, 상기 제3 도전판은 상기 제2 콘택에 전기적으로 연결되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  12. 제1 도전판을 갖는 반도체 기판;
    상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판;
    상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판; 및
    상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함하며,
    상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 서로 전기적으로 연결되며,
    상기 제1 도전판 및 상기 제2 도전판은 제1 커패시터를 구성하고, 상기 제2 도전판 및 상기 제3 도전판은 제2 커패시터를 구성하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선; 및
    상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 절연되는 하부 배선;
    상기 제4 도전판 일측에 배치되고, 상기 제2 도전판과 절연되는 상부 배선
    상기 하부 배선 및 상기 상부 배선을 전기적으로 연결시키는 제1 콘택; 및
    상기 제1 도전판 및 상기 제4 도전판을 전기적으로 연결시키는 제2 콘택을 더 포함하며,
    상기 제2 도전판은 상기 제1 콘택에 전기적으로 연결되고, 상기 제3 도전판 은 상기 제2 콘택에 전기적으로 연결되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  17. 제1 도전판을 갖는 반도체 기판;
    상기 제1 도전판 상에 제1 절연막을 개재하여 배치된 제2 도전판;
    상기 제2 도전판 상에 제2 절연막을 개재하여 배치된 제3 도전판; 및
    상기 제3 도전판 상에 제3 절연막을 개재하여 배치된 제4 도전판을 포함하며,
    상기 제1 도전판, 상기 제2 도전판, 및 상기 제4 도전판이 서로 전기적으로 연결되며,
    상기 제2 도전판 및 상기 제3 도전판은 제1 커패시터를 구성하고, 상기 제3 도전판 및 상기 제4 도전판은 제2 커패시터를 구성하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 전기적으로 연결되는 하부 배선; 및
    상기 제4 도전판 일측에 배치되고, 상기 제4 도전판과 전기적으로 연결되는 상부 배선을 더 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제1 도전판 일측에 배치되고, 상기 제1 도전판과 절연되는 하부 배선;
    상기 제4 도전판 일측에 배치되고, 상기 제2 도전판과 절연되는 상부 배선;
    상기 하부 배선 및 상기 상부 배선을 전기적으로 연결시키는 제1 콘택; 및
    상기 제1 도전판 및 상기 제4 도전판을 전기적으로 연결시키는 제2 콘택을 더 포함하며,
    상기 제2 도전판은 상기 제2 콘택에 전기적으로 연결되고, 상기 제3 도전판은 상기 제1 콘택에 전기적으로 연결되는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제1 도전판과 상기 하부 배선은 상기 반도체 기판 내 동일 높이에 위치하고,
    상기 제4 도전판과 상기 상부 배선은 상기 반도체 기판 상의 동일 높이에 위치하는 반도체 장치.
  22. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판을 준비하는 단계;
    상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판을 형성하는 단계;
    상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판을 형성하는 단계;
    상기 반도체 기판 상에 제3 절연막을 형성하는 단계;
    식각 공정을 진행하여 상기 제2 하부 배선과 상기 제2 도전판을 노출시키는 제 1 홈과, 상기 제1 하부 배선과 상기 제3 도전판을 노출시키는 제2 홈을 형성하는 단계; 및
    상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판을 형성하는 단계를 포함하며,
    상기 제1 도전판과 상기 제3 도전판이 전기적으로 연결되고, 상기 제2 도전판과 상기 제4 도전판이 전기적으로 연결되는 반도체 장치의 형성 방법.
  23. 제 22 항에 있어서,
    상기 제4 도전판이 형성하는 단계는, 상기 제1 홈에 상기 제4 도전판과 상기 제2 하부 배선에 전기적으로 연결되는 제1 상부배선을 형성하고, 상기 제2 홈에 상기 제1 하부 배선에 전기적으로 연결되는 제2 상부 배선을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  24. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판을 준비하는 단계;
    상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판을 형성하는 단계;
    상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판을 형성하는 단계;
    상기 반도체 기판 상에 제3 절연막을 형성하는 단계;
    식각 공정을 진행하여 상기 제2 하부 배선과 상기 제2 도전판을 노출시키는 제 1 홈과, 상기 제2 하부 배선과 상기 제3 도전판을 노출시키는 제2 홈을 형성하는 단계; 및
    상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판을 형성하는 단계를 포함하며,
    상기 제1 도전판, 상기 제3 도전판, 및 상기 제4 도전판이 전기적으로 연결되는 반도체 장치의 형성 방법.
  25. 제 24 항에 있어서,
    상기 제4 도전판을 형성하는 단계는, 상기 제1 홈에 상기 제2 하부 배선에 전기적으로 연결되는 제2 상부 배선을 형성하고, 상기 제2 홈에 상기 제4 도전판과 상기 제1 하부 배선에 전기적으로 연결되는 제1 상부배선을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  26. 제1 도전판, 상기 제1 도전판에 전기적으로 연결되는 제1 하부 배선, 및 상기 제1 도전판과 절연되는 제2 하부 배선이 형성된 반도체 기판을 준비하는 단계;
    상기 제1 도전판 상에 제1 절연막을 개재하여 제2 도전판을 형성하는 단계;
    상기 제2 도전판 상에 제2 절연막을 개재하여 제3 도전판을 형성하는 단계;
    상기 반도체 기판 상에 제3 절연막을 형성하는 단계;
    식각 공정을 진행하여 상기 제2 하부 배선과 상기 제3 도전판을 노출시키는 제 1 홈과, 상기 제1 하부 배선과 상기 제2 도전판을 노출시키는 제2 홈을 형성하는 단계; 및
    상기 제1 홈을 도전물질로 채워 상기 제3 도전판 상에 제4 도전판을 형성하는 단계를 포함하며,
    상기 제1 도전판, 상기 제2 도전판, 및 상기 제4 도전판이 전기적으로 연결되는 반도체 장치의 형성 방법.
  27. 제 26 항에 있어서,
    상기 제4 도전판을 형성하는 단계는, 상기 제1 홈에 상기 제2 하부 배선에 전기적으로 연결되는 제2 상부 배선을 형성하고, 상기 제2 홈에 상기 제4 도전판과 상기 제1 하부 배선에 전기적으로 연결되는 제1 상부배선을 형성하는 것을 포함하 는 반도체 장치의 형성 방법.
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