KR101817970B1 - 접착 막 및 서포터를 갖는 반도체 소자 - Google Patents

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Abstract

기판 상에 다수의 금속 패턴들이 배치된다. 상기 금속 패턴들 사이에 지지 구조가 제공된다. 상기 지지 구조는 서포터(supporter) 및 접착 막(glue layer)을 갖는다. 상기 금속 패턴들의 각각은 상기 기판 상의 수직 길이가 수평 길이보다 크다. 상기 서포터는 4.5 eV 이상의 밴드 갭 에너지(band gap energy)를 갖는다. 상기 접착 막은 상기 금속 패턴들에 접촉된다. 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이다.

Description

접착 막 및 서포터를 갖는 반도체 소자{Semiconductor device having glue layer and supporter}
본 발명은 높은 종횡 비(high aspect ratio)를 갖는 도전성 패턴을 채택하는 반도체 소자 및 그 제조방법에 관한 것이다.
커패시터의 형성에 있어서, 하부 전극의 쓰러짐을 방지하기 위한 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하려는 과제는, 하부 전극의 쓰러짐을 방지할 수 있는 지지 구조, 그것을 채택하는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 다수의 금속 패턴들을 포함한다. 상기 금속 패턴들 사이에 지지 구조가 제공된다. 상기 지지 구조는 서포터(supporter) 및 접착 막(glue layer)을 갖는다. 상기 금속 패턴들의 각각은 상기 기판 상의 수직 길이가 수평 길이보다 크다. 상기 서포터는 4.5 eV 이상의 밴드 갭 에너지(band gap energy)를 갖는다. 상기 접착 막은 상기 금속 패턴들에 접촉된다. 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이다.
몇몇 실시 예에서, 상기 서포터는 10 이하의 유전 율(dielectric constant)을 가질 수 있다.
다른 실시 예에서, 상기 서포터는 SiN 막, SiCN 막, SiON 막, 또는 이들의 조합들을 포함할 수 있다. 상기 접착 막은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다.
또 다른 실시 예에서, 상기 지지 구조는 상기 금속 패턴들의 상기 수직 길이보다 작은 두께를 가질 수 있다. 상기 지지 구조 및 상기 금속 패턴들의 하단들 사이의 거리는 상기 지지 구조 및 상기 금속 패턴들의 상단들 사이의 거리보다 클 수 있다.
또 다른 실시 예에서, 상기 접착 막은 상기 서포터 및 상기 금속 패턴들 사이에 형성될 수 있다. 상기 접착 막은 상기 서포터에 접촉될 수 있다.
또 다른 실시 예에서, 상기 접착 막은 상기 금속 패턴들 사이에 연결될 수 있다. 된 반도체 소자.
또 다른 실시 예에서, 상기 접착 막은 상기 서포터의 상부 및 하부 중 적어도 하나에 부착될 수 있다.
또 다른 실시 예에서, 상기 접착 막은 상기 서포터 상부에 형성된 상부 접착 막 및 상기 서포터 하부에 형성된 하부 접착 막을 포함할 수 있다.
또 다른 실시 예에서, 상기 기판 상의 절연 막 및 상기 절연 막 내의 랜딩 패드들(landing pads)이 제공될 수 있다. 상기 절연 막 상에 식각 저지 막이 형성될 수 있다. 상기 식각 저지 막 및 상기 금속 패턴들 사이에 보조 접착 막이 개재될 수 있다. 상기 금속 패턴들은 상기 식각 저지 막을 관통하여 상기 랜딩 패드들에 접촉될 수 있다.
또 다른 실시 예에서, 상기 금속 패턴들은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들을 포함할 수 있다.
또한, 본 발명의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 스위칭 소자들을 포함한다. 상기 스위칭 소자들에 접속된 랜딩 패드들(landing pads)이 제공된다. 상기 랜딩 패드들 상에 하부 전극들이 배치된다. 상기 하부 전극들 사이에 지지 구조가 제공된다. 상기 지지 구조는 서포터(supporter) 및 접착 막(glue layer)을 갖는다. 상기 접착 막은 상기 서포터의 상부 및 하부 중 적어도 하나에 부착된다. 상기 접착 막은 상기 하부 전극들에 접촉된다. 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이다.
다른 실시 예에서, 상기 접착 막은 상기 서포터 상부에 형성된 상부 접착 막 및 상기 서포터 하부에 형성된 하부 접착 막을 포함할 수 있다.
또 다른 실시 예에서, 상기 접착 막은 상기 서포터보다 얇은 두께를 가질 수 있다.
또 다른 실시 예에서, 상기 서포터는 상기 접착 막 상부에 형성된 상부 서포터 및 상기 접착 막 하부에 형성된 하부 서포터를 포함할 수 있다. 상기 상부 서포터 및 상기 하부 서포터 사이에 중간 절연 막이 제공될 수 있다. 상기 중간 절연 막은 상기 상부 서포터 및 상기 하부 서포터에 대하여 식각 선택 비를 갖는 물질 막일 수 있다. 이 경우에, 상기 접착 막은 상기 중간 절연 막 및 상기 하부 전극들 사이에 형성될 수 있다. 나아가서, 상기 접착 막은 상기 상부 서포터 및 상기 하부 전극들 사이에 신장될 수 있다.
또 다른 실시 예에서, 상기 하부 전극들 및 상기 지지 구조와 마주보는 상부 전극이 제공될 수 있다. 상기 하부 전극들 및 상기 상부 전극 사이와 상기 지지 구조 및 상기 상부 전극 사이에 커패시터 유전 막이 형성될 수 있다.
이에 더하여, 본 발명의 실시 예들은, 또 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 스위칭 소자들을 포함한다. 상기 스위칭 소자들에 접속된 랜딩 패드들(landing pads)이 제공된다. 상기 랜딩 패드들 상에 하부 전극들이 배치된다. 상기 하부 전극들 사이에 4.5 eV 이상의 밴드 갭 에너지(band gap energy)를 갖는 서포터(supporter)가 형성된다. 상기 하부 전극들 및 상기 서포터 사이에 접착 막(glue layer)이 배치된다. 상기 하부 전극들과 마주보는 상부 전극이 제공된다. 상기 하부 전극들 및 상기 상부 전극 사이의 커패시터 유전 막이 배치된다. 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이다.
다른 실시 예에서, 상기 접착 막은 상기 하부 전극들 및 상기 서포터에 접촉될 수 있다.
또 다른 실시 예에서, 상기 하부 전극들은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들을 포함할 수 있다. 상기 서포터는 SiN 막, SiCN 막, SiON 막, 또는 이들의 조합들을 포함할 수 있다. 상기 접착 막은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다.
또 다른 실시 예에서, 상기 하부 전극들의 각각은 상기 기판 상의 수직 길이가 수평 길이보다 클 수 있다. 상기 서포터는 상기 수직 길이보다 작은 두께를 가질 수 있다. 상기 서포터는 상기 하부 전극들의 상단들에 인접할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면, 하부 전극들 사이에 지지 구조가 제공될 수 있다. 상기 지지 구조는 접착 막(glue layer) 및 서포터(supporter)를 포함할 수 있다. 상기 접착 막은 상기 하부 전극들에 대한 접착 특성이 우수한 물질 막일 수 있다. 상기 서포터는 절연 특성 및 기계적 강도가 양호한 물질 막일 수 있다. 상기 지지 구조는 상기 하부 전극들의 쓰러짐을 방지하는 역할을 할 수 있다.
도 1은 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명 기술적 사상의 제1 실시 예에 따른 물질 막들의 유전 율 및 밴드 갭을 보여주는 그래프이다.
도 3은 도 1의 주요 구성을 보여주는 레이아웃이다.
도 4는 도 1의 주요 구성을 보여주기 위하여 도 3의 절단선 I-I' 따라 취해진 부분 단면도이다.
도 5 및 도 6은 도 1의 변형된 실시 예를 보여주는 부분 단면도들이다.
도 7 내지 도 13은 본 발명 기술적 사상의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 14 내지 도 18은 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 19 내지 도 25는 본 발명 기술적 사상의 제4 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 26 내지 도 34는 본 발명 기술적 사상의 제5 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 35 내지 도 41은 본 발명 기술적 사상의 제6 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 42 내지 도 46은 본 발명 기술적 사상의 제7 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 47 내지 도 50은 본 발명 기술적 사상의 제8 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 51 내지 도 61은 본 발명 기술적 사상의 제9 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 62는 본 발명 기술적 사상의 제10 실시 예에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 63은 본 발명 기술적 사상의 제11 실시 예에 따른 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[ 실시예 1]
도 1 내지 도 6을 참조하여 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자를 설명하기로 한다.
도 1을 참조하면, 기판(11) 상에 매립 절연 막(12), 비트 라인(13), 제1 배리어 막(14), 제1 소스/드레인 영역(15), 층간 절연 막(16), 활성 필라(17), 게이트 유전 막(18), 게이트 전극(19), 및 제2 소스/드레인 영역(20)이 제공될 수 있다. 상기 제1 소스/드레인 영역(15), 상기 활성 필라(17), 상기 게이트 유전 막(18), 상기 게이트 전극(19), 및 상기 제2 소스/드레인 영역(20)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 상기 기판(11) 상에 행 및 열 방향으로 반복하여 여러 개 배치될 수 있다. 상기 트랜지스터는 스위칭 소자의 역할을 수행할 수 있다.
상기 기판(11)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 매립 절연 막(12)은 상기 기판(11)의 일면을 덮을 수 있다. 상기 매립 절연 막(12)은 기판 접착 막일 수 있다. 이 경우에, 상기 매립 절연 막(12)은 실리콘 산화 막일 수 있다. 상기 층간 절연 막(16)은 상기 매립 절연 막(12)을 덮을 수 있다. 상기 층간 절연 막(16) 내에 상기 트랜지스터가 형성될 수 있다. 상기 층간 절연 막(16) 및 상기 제2 소스/드레인 영역(20)의 상부 표면들은 동일 평면 상에 노출될 수 있다. 상기 층간 절연 막(16)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 몇몇 다른 실시 예에서, 상기 기판(11)은 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board), 글라스 플레이트(glass plate), 금속 판(metal plate), 또는 이들의 조합들을 포함할 수 있다.
상기 비트 라인(13)은 상기 매립 절연 막(12) 상에 평행하게 여러 개 배열될 수 있다. 상기 제1 배리어 막(14)은 상기 비트 라인(13)을 덮을 수 있다. 상기 비트 라인(13)은 금속 막, 금속 실리사이드 막, 반도체 막, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 비트 라인(13)은 W 막일 수 있으며, 상기 제1 배리어 막(14)은 Ti/TiN 막일 수 있다. 상기 제1 소스/드레인 영역(15)은 상기 제1 배리어 막(14) 상에 형성될 수 있다. 상기 활성 필라(17)는 상기 제1 소스/드레인 영역(15) 및 상기 제2 소스/드레인 영역(20) 사이에 배치될 수 있다. 상기 활성 필라(17)는 기둥 모양의 단결정 반도체 패턴일 수 있다. 상기 게이트 전극(19)은 상기 활성 필라(17)의 측벽을 덮을 수 있다. 상기 게이트 전극(19) 및 상기 활성 필라(17) 사이에 상기 게이트 유전 막(18)이 개재될 수 있다.
상기 게이트 전극(19)은 금속 막, 금속 실리사이드 막, 반도체 막, 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 유전 막(18)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 고 유전 막(high-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다.
상기 제2 소스/드레인 영역(20) 상에 제2 배리어 막(22), 랜딩 패드(25), 및 상부 절연 막(26)이 배치될 수 있다. 상기 상부 절연 막(26)은 상기 층간 절연 막(16)을 덮을 수 있다. 상기 랜딩 패드(25)는 상기 상부 절연 막(26)을 관통하여 상기 제2 배리어 막(22)에 접촉될 수 있다. 상기 제2 배리어 막(22)은 상기 랜딩 패드(25) 및 상기 제2 소스/드레인 영역(20) 사이에 개재될 수 있다. 상기 상부 절연 막(26) 및 상기 랜딩 패드(25)의 상부 표면들은 동일 평면 상에 노출될 수 있다.
상기 랜딩 패드(25)는 Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, Ru 막, Ir 막, Pt 막, 또는 이들의 조합들을 포함할 수 있다. 상기 제2 배리어 막(22)은 Ti/TiN 막을 포함할 수 있다. 상기 상부 절연 막(26)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다.
상술한 바와 같이, 상기 기판(11) 상에는 다수의 상기 트랜지스터들이 제공될 수 있다. 또한, 상기 기판(11) 상에는 다수의 상기 랜딩 패드들(25)이 형성될 수 있다. 상기 랜딩 패드들(25) 및 상기 상부 절연 막(26)은 식각 저지 막(27)으로 덮일 수 있다. 상기 랜딩 패드들(25) 상에 하부 전극들(43)이 형성될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(33S, 41)가 제공될 수 있다. 상기 하부 전극들(43) 및 상기 지지 구조(33S, 41)는 상부 전극(53)으로 덮일 수 있다. 상기 하부 전극들(43) 및 상기 상부 전극(53) 사이에 커패시터 유전 막(51)이 개재될 수 있다. 상기 커패시터 유전 막(51)은 상기 지지 구조(33S, 41) 및 상기 상부 전극(53) 사이에 신장될 수 있다. 상기 하부 전극들(43), 상기 커패시터 유전 막(51) 및 상기 상부 전극(53)은 커패시터들을 구성할 수 있다. 상기 커패시터들은 상기 트랜지스터들과 전기적으로 접속될 수 있다.
상기 하부 전극들(43)의 각각은 상기 식각 저지 막(27)을 관통하여 상기 랜딩 패드들(25) 중 대응하는 하나에 접촉될 수 있다. 상기 하부 전극들(43)의 각각은, 상기 기판(11) 상의 수직 길이가 수평 길이보다 큰, 필라(pillar) 모양일 수 있다. 예를 들면, 상기 하부 전극들(43)의 종횡 비(aspect ratio)는 10:1 내지 100:1, 또는 그 이상 일수 있다. 상기 하부 전극들(43)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 본 실시 예에서, 상기 하부 전극들(43)은 Ru 막, RuO 막, 또는 이들의 조합들일 수 있다.
상기 지지 구조(33S, 41)의 두께는 상기 하부 전극들(43)의 상기 수직 길이보다 작을 수 있다. 상기 지지 구조(33S, 41)는 상기 하부 전극들(43)의 상단들에 인접할 수 있다. 즉, 상기 지지 구조(33S, 41) 및 상기 하부 전극들(43)의 하단들 사이의 거리는 상기 지지 구조(33S, 41) 및 상기 하부 전극들(43)의 상단들 사이의 거리보다 클 수 있다. 상기 지지 구조(33S, 41)는 서포터(supporter; 33S) 및 접착 막(glue layer; 41)을 포함할 수 있다. 상기 서포터(33S) 및 상기 접착 막(41)은 서로 다른 물질 막일 수 있다. 상기 지지 구조(33S, 41)는 상기 하부 전극들(43)의 쓰러짐을 방지하는 역할을 할 수 있다. 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터(33S) 사이에 개재될 수 있다. 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터(33S)에 접촉될 수 있다.
상기 커패시터 유전 막(51)은 상기 하부 전극들(43) 및 상기 지지 구조(33S, 41)의 표면을 균일하게 덮을 수 있다. 상기 커패시터 유전 막(51)은 TaO 막, TaON 막, AlO 막, HfO 막, ZrO 막, TiO 막, BST((Ba,Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합들을 포함할 수 있다. 상기 상부 전극(53)은 상기 하부 전극들(43)을 덮을 수 있으며, 상기 하부 전극들(43) 사이를 완전히 매립할 수 있다. 상기 상부 전극(53)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다.
도 2는 다양한 물질 막들의 유전 율 및 밴드 갭을 보여주는 그래프이다. 도 2의 수평 축은 유전 율(dielectric constant)을 나타내고 눈금의 단위는 상수이다. 도 2의 수직 축은 밴드 갭 에너지(band gap energy)를 나타내고 눈금의 단위는 eV 이다.
도 2를 참조하면, 상기 서포터(33S)는 상기 하부 전극들(43) 간의 누설 전류를 방지할 수 있는 우수한 절연 특성을 갖는 물질 막일 수 있다. 상기 서포터(33S)는 4.5 eV 이상의 밴드 갭 에너지(band gap energy) 및 10 이하의 유전 율(dielectric constant)을 갖는 물질 막일 수 있다. 예를 들면, 상기 서포터(33S)는 SiN 막, SiCN 막, SiON 막, 또는 이들의 조합들을 포함할 수 있다.
상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터(33S)에 우수한 밀착 특성을 보이는 물질 막일 수 있다. 예를 들면, 상기 접착 막(41)은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다. 본 발명자들의 몇몇 실험 결과에 따르면, 상기 하부 전극들(43)을 Ru 막으로 형성하고, 상기 접착 막(41)을 TaO 막으로 형성하였을 때, 상기 하부 전극들(43) 및 상기 접착 막(41) 사이에 매우 우수한 접착 특성을 보임을 확인하였다.
도 3은 도 1의 주요 구성을 보여주는 레이아웃이다.
도 3을 참조하면, 상기 하부 전극들(43)은 행 및 열 방향으로 소정 간격을 유지하도록 배열될 수 있다. 상기 지지 구조(33S, 41)는 개구부(47H)를 포함할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43) 사이에 제공될 수 있다. 상기 접착 막(41)은 상기 서포터(33S) 및 상기 하부 전극들(43) 사이에 개재될 수 있다.
도 4는 도 1의 주요 구성을 보여주기 위하여 도 3의 절단선 I-I' 따라 취해진 부분 단면도이다. 도 4를 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 상기 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 상기 지지 구조(33S, 41)가 배치될 수 있다. 상기 개구부(47H)는 상기 지지 구조(33S, 41)를 관통할 수 있다. 상기 접착 막(41)은 상기 서포터(33S) 및 상기 하부 전극들(43) 사이의 접착특성을 개선하는 역할을 할 수 있다.
도 5는 도 1의 변형된 실시 예를 보여주는 부분 단면도이다. 도 5를 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(33S, 41)가 배치될 수 있다.
도 6을 참조하면, 상기 상부 절연 막(26) 및 상기 랜딩 패드들(25) 상에 식각 저지 막(27), 보조 접착 막들(41A) 및 상기 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43)은 상기 식각 저지 막(27)을 관통하여 상기 랜딩 패드들(25)에 접촉될 수 있다. 상기 보조 접착 막들(41A)은 상기 하부 전극들(43) 및 상기 식각 저지 막(27) 사이에 개재될 수 있다. 상기 보조 접착 막들(41A)은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다. 상기 보조 접착 막들(41A)은 상기 접착 막(41)과 동시에 형성된 동일한 물질 막일 수 있다.
상기 지지 구조(33S, 41)는 상기 하부 전극들(43)의 상단들에 인접하게 배치될 수 있다. 상기 지지 구조(33S, 41)는 상기 보조 접착 막들(41A) 및 상기 식각 저지 막(27)과 떨어지도록 배치될 수 있다.
[ 실시예 2]
도 7 내지 도 13을 참조하여, 제2 실시 예에 따른 반도체 소자를 설명하기로 한다.
도 7을 참조하면, 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(33S, 71)가 배치될 수 있다. 상기 지지 구조(33S, 71)는 서포터(33S) 및 상부 접착 막(71)을 포함할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43)에 접촉할 수 있다. 상기 상부 접착 막(71)은 상기 서포터(33S) 상에 제공될 수 있다.
상기 상부 접착 막(71)은 상기 하부 전극들(43) 사이에 연결될 수 있다. 이 경우에, 상기 상부 접착 막(71)의 일단은 상기 하부 전극들(43) 중 선택된 하나의 측벽에 접촉될 수 있으며, 상기 상부 접착 막(71)의 다른 일단은 상기 하부 전극들(43) 중 선택된 다른 하나의 측벽에 접촉될 수 있다. 상기 상부 접착 막(71)은 상기 서포터(33S)보다 얇은 두께를 가질 수 있다. 상기 상부 접착 막(71)은 상기 하부 전극들(43)에 대하여 우수한 밀착 특성을 보일 수 있다.
도 8을 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(33S, 71)가 배치될 수 있다. 상기 지지 구조(33S, 71)는 서포터(33S) 및 상부 접착 막(71)을 포함할 수 있다.
도 9를 참조하면, 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(33S, 61)가 배치될 수 있다. 상기 지지 구조(33S, 61)는 서포터(33S) 및 하부 접착 막(61)을 포함할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43)에 접촉할 수 있다. 상기 하부 접착 막(61)은 상기 서포터(33S) 하부에 제공될 수 있다.
상기 하부 접착 막(61)은 상기 하부 전극들(43) 사이에 연결될 수 있다. 이 경우에, 상기 하부 접착 막(61)의 일단은 상기 하부 전극들(43) 중 선택된 하나의 측벽에 접촉될 수 있으며, 상기 하부 접착 막(61)의 다른 일단은 상기 하부 전극들(43) 중 선택된 다른 하나의 측벽에 접촉될 수 있다. 상기 하부 접착 막(61)은 상기 서포터(33S)보다 얇은 두께를 가질 수 있다. 상기 하부 접착 막(61)은 상기 하부 전극들(43)에 대하여 우수한 밀착 특성을 보일 수 있다.
도 10을 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(33S, 61)가 배치될 수 있다. 상기 지지 구조(33S, 61)는 서포터(33S) 및 하부 접착 막(61)을 포함할 수 있다.
도 11을 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(33S, 61, 71)가 배치될 수 있다. 상기 지지 구조(33S, 61, 71)는 서포터(33S), 하부 접착 막(61) 및 상부 접착 막(71)을 포함할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43)에 접촉할 수 있다. 상기 하부 접착 막(61)은 상기 서포터(33S) 하부에 제공될 수 있다. 상기 상부 접착 막(71)은 상기 서포터(33S) 상부에 제공될 수 있다.
도 12를 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(33S, 61, 71)가 배치될 수 있다. 상기 지지 구조(33S, 61, 71)는 서포터(33S), 하부 접착 막(61) 및 상부 접착 막(71)을 포함할 수 있다.
도 13을 참조하면, 상기 상부 절연 막(26) 및 상기 랜딩 패드들(25) 상에 식각 저지 막(27), 보조 접착 막들(41A) 및 상기 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43)은 상기 식각 저지 막(27)을 관통하여 상기 랜딩 패드들(25)에 접촉될 수 있다. 상기 보조 접착 막들(41A)은 상기 하부 전극들(43) 및 상기 식각 저지 막(27) 사이에 개재될 수 있다.
상기 하부 전극들(43) 사이에 지지 구조(33S, 41, 61, 71)가 배치될 수 있다. 상기 지지 구조(33S, 41, 61, 71)는 서포터(33S), 접착 막(41), 하부 접착 막(61) 및 상부 접착 막(71)을 포함할 수 있다. 상기 접착 막(41)은 상기 서포터(33S) 및 상기 하부 전극들(43) 사이에 개재될 수 있다. 상기 접착 막(41)은 상기 서포터(33S), 상기 하부 접착 막(61), 상기 상부 접착 막(71) 및 상기 하부 전극들(43)에 접촉할 수 있다.
상기 보조 접착 막들(41A)은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다. 상기 보조 접착 막들(41A)은 상기 접착 막(41)과 동시에 형성된 동일한 물질 막일 수 있다.
[ 실시예 3]
도 14 내지 도 18을 참조하여, 제3 실시 예에 따른 반도체 소자를 설명하기로 한다.
도 14를 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 81)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 81)는 하부 서포터(133S), 상부 서포터(233S), 및 접착 막(81)을 포함할 수 있다. 상기 접착 막(81)은 상기 하부 서포터(133S) 및 상기 상부 서포터(233S) 사이에 배치될 수 있다. 상기 상부 서포터(233S)는 상기 접착 막(81)의 상부에 형성될 수 있으며, 상기 하부 서포터(133S)는 상기 접착 막(81)의 하부에 형성될 수 있다.
도 15를 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(133S, 233S, 81)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 81)는 하부 서포터(133S), 상부 서포터(233S), 및 접착 막(81)을 포함할 수 있다.
도 16을 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 81, 82)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 81, 82)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 제1 접착 막(81) 및 제2 접착 막(82)을 포함할 수 있다. 상기 제1 서포터(133S), 상기 제1 접착 막(81), 상기 제2 서포터(233S), 상기 제2 접착 막(82) 및 상기 제3 서포터(333S)는 차례로 적층될 수 있다. 즉, 상기 지지 구조(133S, 233S, 333S, 81, 82)는 다수의 서포터들(133S, 233S, 333S) 및 다수의 접착 막들(81, 82)이 번갈아 가며 반복적으로 적층된 구조를 포함할 수 있다.
도 17을 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(133S, 233S, 333S, 81, 82)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 81, 82)는 다수의 서포터들(133S, 233S, 333S) 및 다수의 접착 막들(81, 82)이 번갈아 가며 반복적으로 적층된 구조를 포함할 수 있다.
도 18을 참조하면, 상기 상부 절연 막(26) 및 상기 랜딩 패드들(25) 상에 식각 저지 막(27), 보조 접착 막들(41A) 및 상기 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43)은 상기 식각 저지 막(27)을 관통하여 상기 랜딩 패드들(25)에 접촉될 수 있다. 상기 보조 접착 막들(41A)은 상기 하부 전극들(43) 및 상기 식각 저지 막(27) 사이에 개재될 수 있다.
상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 41, 81, 82)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 41, 81, 82)는 다수의 서포터들(133S, 233S, 333S) 및 다수의 접착 막들(81, 82)이 번갈아 가며 반복적으로 적층된 구조를 포함할 수 있다. 또한, 상기 지지 구조(133S, 233S, 333S, 41, 81, 82)는 접착 막(41)을 포함할 수 있다. 상기 접착 막(41)은 상기 서포터들(133S, 233S, 333S) 및 상기 하부 전극들(43) 사이에 개재될 수 있다. 상기 접착 막(41)은 상기 서포터들(133S, 233S, 333S), 제1 접착 막(81), 제2 접착 막(82) 및 상기 하부 전극들(43)에 접촉할 수 있다.
[ 실시예 4]
도 19 내지 도 25를 참조하여, 제4 실시 예에 따른 반도체 소자를 설명하기로 한다.
도 19를 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 91, 95)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 91, 95)는 하부 서포터(133S), 상부 서포터(233S), 접착 막(91) 및 중간 절연 막(95)을 포함할 수 있다. 상기 접착 막(91) 및 상기 중간 절연 막(95)은 상기 하부 서포터(133S) 및 상기 상부 서포터(233S) 사이에 배치될 수 있다. 상기 접착 막(91)은 상기 중간 절연 막(95)에 의하여 분할될 수 있다. 상기 접착 막(91)은 상기 중간 절연 막(95) 및 상기 하부 전극들(43) 사이에 배치될 수 있다.
상기 중간 절연 막(95)은 상기 하부 서포터(133S) 및 상기 상부 서포터(233S)에 대하여 식각 선택 비를 갖는 물질 막일 수 있다. 상기 중간 절연 막(95)은 4.5 eV 이상의 밴드 갭 에너지(band gap energy) 및 10 이하의 유전 율(dielectric constant)을 갖는 물질 막일 수 있다. 예를 들면, 상기 중간 절연 막(95)은 실리콘 산화 막일 수 있다. 상기 중간 절연 막(95)은 상기 하부 전극들(43) 사이의 누설 전류를 감소하는 역할을 할 수 있다.
도 20을 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(133S, 233S, 91, 95)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 91, 95)는 하부 서포터(133S), 상부 서포터(233S), 접착 막(91) 및 중간 절연 막(95)을 포함할 수 있다.
도 21을 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 제1 접착 막(91), 제2 접착 막(92), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다. 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)는 다수의 서포터들(133S, 233S, 333S), 다수의 접착 막들(81, 82) 및 다수의 중간 절연 막들(95, 96)이 번갈아 가며 반복적으로 적층된 구조를 포함할 수 있다.
도 22를 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)는 다수의 서포터들(133S, 233S, 333S), 다수의 접착 막들(81, 82) 및 다수의 중간 절연 막들(95, 96)이 번갈아 가며 반복적으로 적층된 구조를 포함할 수 있다.
도 23을 참조하면, 상기 랜딩 패드들(25) 상에 필라(pillar) 모양을 갖는 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 91A, 95, 96)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91A, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 접착 막(91A), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다. 이 경우에, 다수의 서포터들(133S, 233S, 333S) 및 다수의 중간 절연 막들(95, 96)은 번갈아 가며 반복적으로 적층될 수 있다.
상기 접착 막(91A)은 상기 제1 서포터(133S), 상기 제2 서포터(233S) 및 상기 제1 중간 절연 막(95) 사이에 매립될 수 있으며, 상기 제2 서포터(233S), 상기 제3 서포터(333S) 및 상기 제2 중간 절연 막(96) 사이에 매립될 수 있다. 또한, 상기 접착 막(91A)은 상기 하부 전극들(43) 및 상기 제3 서포터(333S) 사이에 신장될 수 있으며, 상기 하부 전극들(43) 및 상기 제2 서포터(233S) 사이에 신장될 수 있다.
도 24를 참조하면, 상기 랜딩 패드들(25) 상에 실린더(Cylinder)모양을 갖는 하부 전극들(43C)이 제공될 수 있다. 상기 하부 전극들(43C) 사이에 상기 지지 구조(133S, 233S, 333S, 91A, 95, 96)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91A, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 접착 막(91A), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다.
도 25를 참조하면, 상기 상부 절연 막(26) 및 상기 랜딩 패드들(25) 상에 식각 저지 막(27), 보조 접착 막들(91B) 및 상기 하부 전극들(43)이 제공될 수 있다. 상기 하부 전극들(43)은 상기 식각 저지 막(27)을 관통하여 상기 랜딩 패드들(25)에 접촉될 수 있다. 상기 보조 접착 막들(91B)은 상기 하부 전극들(43) 및 상기 식각 저지 막(27) 사이에 개재될 수 있다.
상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 91A, 95, 96)가 배치될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91A, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 접착 막(91A), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다.
[ 실시예 5]
도 3, 도 4, 도 6 및 도 26 내지 도 34를 참조하여, 제5 실시 예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 26을 참조하면, 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27)을 형성할 수 있다. 상기 식각 저지 막(27) 상에 제1 몰딩 막(31), 서포터 막(supporter layer; 33) 및 제2 몰딩 막(35)을 차례로 형성할 수 있다. 상기 제2 몰딩 막(35) 상에 제1 마스크 패턴(37)을 형성할 수 있다.
상기 랜딩 패드들(25) 및 상기 상부 절연 막(26)은 상기 기판(도 1의 11) 상에 제공될 수 있다. 상기 랜딩 패드들(25)은 행 및 열 방향으로 서로 떨어지도록 형성될 수 있다. 상기 기판(도 1의 11) 상에는 도 1을 참조하여 설명된 것과 유사한 스위칭 소자들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 랜딩 패드들(25)은 상기 스위칭 소자들에 전기적으로 접속될 수 있다. 상기 랜딩 패드들(25) 및 상기 상부 절연 막(26)은 평탄화 공정을 이용하여 평평한 상부표면을 갖도록 형성될 수 있다. 상기 식각 저지 막(27)은 상기 기판(도 1의 11) 상을 전면적으로 덮을 수 있다. 상기 제1 몰딩 막(31)은 상기 식각 저지 막(27) 상을 전면적으로 덮을 수 있다. 상기 서포터 막(33)은 상기 제1 몰딩 막(31) 상을 전면적으로 덮을 수 있다. 상기 제2 몰딩 막(35)은 상기 서포터 막(33) 상을 전면적으로 덮을 수 있다.
상기 서포터 막(33)은 상기 제1 몰딩 막(31) 및 상기 제2 몰딩 막(35)에 대하여 식각 선택 비를 갖는 물질 막으로 형성할 수 있다. 상기 서포터 막(33)은 4.5 eV 이상의 밴드 갭 에너지(band gap energy) 및 10 이하의 유전 율(dielectric constant)을 갖는 물질 막일 수 있다. 상기 서포터 막(33)은 SiN 막, SiCN 막, SiON 막, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 서포터 막(33)은 SiN 막일 수 있다.
상기 식각 저지 막(27)은 상기 제1 몰딩 막(31)에 대하여 식각 선택 비를 갖는 절연 막으로 형성할 수 있다. 예를 들면, 상기 식각 저지 막(27)은 SiN 막과 같은 질화 막으로 형성할 수 있다. 상기 제1 몰딩 막(31)은 P-TEOS 막, BPSG 및, HDP 막, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 막(31)은 실리콘 산화 막으로 형성할 수 있다. 상기 제2 몰딩 막(35)은 상기 서포터 막(33) 및 상기 제1 몰딩 막(31)에 대하여 식각 선택 비를 갖는 물질 막으로 형성할 수 있다. 예를 들면, 상기 제2 몰딩 막(35)은 폴리실리콘 막으로 형성할 수 있다. 몇몇 다른 실시 예에서, 상기 제2 몰딩 막(35)은 상기 제1 몰딩 막(31)과 동일한 물질 막으로 형성할 수도 있다.
도 27 및 도 28을 참조하면, 상기 제1 마스크 패턴(37)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)을 관통하는 제1 개구부들(41H)을 형성할 수 있다. 상기 제1 개구부들(41H)에 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)의 측벽들이 노출될 수 있다. 이어서, 상기 제1 마스크 패턴(37)을 제거할 수 있다. 계속하여, 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)의 측벽들 상에 접착 막(glue layer; 41)을 형성할 수 있다. 상기 접착 막(41)은 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성할 수 있다. 그 결과, 상기 제2 몰딩 막(35)의 상부 표면이 노출될 수 있으며, 상기 제1 개구부들(41H)의 바닥에 상기 제1 몰딩 막(31)이 노출될 수 있다.
상기 접착 막(41)은 상기 서포터 막(33)과 다른 물질 막으로 형성할 수 있다. 상기 접착 막(41)은 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31)에 대하여 식각 선택 비를 갖는 물질 막으로 형성할 수 있다. 예를 들면, 상기 접착 막(41)은 TaO 막, TiO 막, 또는 이들의 조합들을 포함할 수 있다.
몇몇 다른 실시 예에서, 상기 제1 마스크 패턴(37)은 상기 접착 막(41)을 형성한 다음 제거할 수도 있다.
도 29를 참조하면, 상기 제2 몰딩 막(35)을 마스크 패턴으로 사용하여 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 관통하는 제2 개구부들(43H)을 형성할 수 있다. 상기 제1 개구부들(41H) 및 상기 제2 개구부들(43H)은 하부 전극 홀들을 구성할 수 있다. 상기 하부 전극 홀들은 상기 랜딩 패드들(25) 상에 정렬될 수 있다. 상기 접착 막(41)은 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)의 측벽들 상에 보존될 수 있다. 상기 제2 개구부들(43H)의 바닥들에 상기 랜딩 패드들(25)이 노출될 수 있다.
도 30을 참조하면, 상기 제1 개구부들(41H) 및 상기 제2 개구부들(43H)을 채우는 하부 전극들(43)을 형성할 수 있다. 상기 하부 전극들(43)은 박막 형성 공정 및 평탄화 공정을 이용하여 형성할 수 있다. 상기 하부 전극들(43) 및 상기 제2 몰딩 막(35)의 상부 표면들은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 하부 전극들(43)은 상기 랜딩 패드들(25)에 접촉될 수 있다. 상기 하부 전극들(43) 및 상기 서포터 막(33) 사이에 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터 막(33) 사이에 보존될 수 있으며, 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 제2 몰딩 막(35) 사이에도 보존될 수 있다.
상기 하부 전극들(43)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 예를 들면, 상기 하부 전극들(43)은 Ru 막, RuO 막, 또는 이들의 조합들일 수 있다. 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터 막(33)에 접촉될 수 있다. 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터 막(33)에 대하여 우수한 밀착 특성을 보이는 물질 막일 수 있다.
도 31 및 도 32를 참조하면, 상기 하부 전극들(43) 및 상기 제2 몰딩 막(35) 상에 제2 마스크 패턴(45)을 형성할 수 있다. 상기 제2 마스크 패턴(45)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)을 관통하는 제3 개구부들(47H)을 형성할 수 있다. 상기 제3 개구부들(47H)은 도 3과 유사한 구성을 보일 수 있다. 그 결과, 상기 서포터 막(33)이 패터닝되어 상기 하부 전극들(43) 사이에 보존된 서포터(supporter; 33S)가 형성될 수 있다.
도 3, 도 4 및 도 33을 참조하면, 상기 제2 마스크 패턴(45), 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31)을 제거하여 상기 하부 전극들(43)을 노출할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43) 사이에 보존될 수 있다. 상기 접착 막(41)은 상기 하부 전극들(43) 및 상기 서포터(33S) 사이에 보존될 수 있다. 상기 서포터(33S) 및 상기 접착 막(41)은 지지 구조(33S, 41)를 구성할 수 있다. 상기 지지 구조(33S, 41)는 상기 하부 전극들(43)의 쓰러짐을 방지하는 역할을 할 수 있다.
계속하여, 상기 하부 전극들(43)의 표면을 균일하게 덮는 커패시터 유전 막(51)을 형성할 수 있다. 상기 커패시터 유전 막(51)은 상기 지지 구조(33S, 41)의 상부 및 하부를 덮을 수 있다. 상기 커패시터 유전 막(51) 상에 상부 전극(53)을 형성할 수 있다. 상기 상부 전극(53)은 상기 하부 전극들(43) 사이를 완전히 채울 수 있다.
도 6 및 도 34를 참조하면, 상기 제2 몰딩 막(35), 상기 서포터 막(33), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 관통하는 하부 전극 홀들(41H, 43H)을 형성할 수 있다. 상기 하부 전극 홀들(41H, 43H)은 상기 랜딩 패드들(25) 상에 정렬될 수 있다. 상기 하부 전극 홀들(41H, 43H)의 측벽들에 접착 막(41)을 형성할 수 있다. 상기 접착 막(41)은 상기 제2 몰딩 막(35), 상기 서포터 막(33), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)의 측벽들을 덮을 수 있다. 상기 하부 전극 홀들(41H, 43H)의 바닥들에 상기 랜딩 패드들(25)이 노출될 수 있다. 계속하여, 도 6과 유사한 구성을 포함하는 상기 반도체 소자를 형성할 수 있다.
[ 실시예 6]
도 35 내지 도 41을 참조하여, 제6 실시 예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 35를 참조하면, 도 26 및 도 27과 유사한 방법을 이용하여 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27), 제1 몰딩 막(31), 서포터 막(supporter layer; 33), 제2 몰딩 막(35), 및 제1 개구부들(41H)을 형성할 수 있다. 상기 제1 개구부들(41H)에 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)의 측벽들이 노출될 수 있다. 이어서, 상기 제1 마스크 패턴(37)을 제거할 수 있다. 계속하여, 등방성 식각 공정을 이용하여 상기 서포터 막(33)을 부분적으로 제거하여 상기 제2 몰딩 막(35)의 하부에 언더컷 영역들(41UC)을 형성할 수 있다.
도 36을 참조하면, 상기 언더컷 영역들(41UC) 내에 접착 막(41E)을 형성할 수 있다. 상기 접착 막(41E)은 박막 형성 공정 및 에치 백(etch back) 공정을 이용하여 형성할 수 있다. 이 경우에, 상기 접착 막(41E)은 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31) 사이에 개재될 수 있다. 상기 제1 개구부들(41H) 내에 상기 제2 몰딩 막(35) 및 상기 접착 막(41E)의 측벽들이 노출될 수 있다.
도 37 및 도 38을 참조하면, 도 29 및 도 30과 유사한 방법을 이용하여 상기 제1 개구부들(41H)을 채우고 상기 제1 몰딩 막(31)을 관통하여 상기 랜딩 패드들(25)과 접촉되는 하부 전극들(43)을 형성할 수 있다. 상기 하부 전극들(43) 및 상기 제2 몰딩 막(35) 상에 제2 마스크 패턴(45)을 형성할 수 있다. 상기 제2 마스크 패턴(45)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35) 및 상기 서포터 막(33)을 관통하는 제3 개구부들(47H)을 형성할 수 있다. 그 결과, 상기 서포터 막(33)이 패터닝되어 상기 하부 전극들(43) 사이에 보존된 서포터(supporter; 33S)가 형성될 수 있다.
도 39를 참조하면, 도 3, 도 4 및 도 33과 유사한 방법으로 상기 제2 마스크 패턴(45), 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31)을 제거하여 상기 하부 전극들(43)을 노출할 수 있다. 상기 서포터(33S)는 상기 하부 전극들(43) 사이에 보존될 수 있다. 상기 접착 막(41E)은 상기 하부 전극들(43) 및 상기 서포터(33S) 사이에 보존될 수 있다. 상기 서포터(33S) 및 상기 접착 막(41E)은 지지 구조(33S, 41E)를 구성할 수 있다.
계속하여, 상기 하부 전극들(43)의 표면을 균일하게 덮는 커패시터 유전 막(51)을 형성할 수 있다. 상기 커패시터 유전 막(51)은 상기 지지 구조(33S, 41E)의 상부 및 하부를 덮을 수 있다. 상기 커패시터 유전 막(51) 상에 상부 전극(53)을 형성할 수 있다.
도 40을 참조하면, 상기 접착 막(41E)은 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성할 수 있다. 이 경우에, 상기 접착 막(41E)은 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31) 사이를 채우고 상기 제2 몰딩 막(35)의 측벽 상을 덮을 수 있다. 상기 제1 개구부들(41H) 내에 상기 접착 막(41E)의 측벽들이 노출될 수 있다.
도 41을 참조하면, 상기 제1 개구부들(41H)을 채우고 상기 제1 몰딩 막(31)을 관통하여 상기 랜딩 패드들(25)과 접촉되는 하부 전극들(43)을 형성할 수 있다. 계속하여, 도 38 및 도 39와 유사한 방법들을 이용하여 커패시터 유전 막(51) 및 상부 전극(53)을 형성할 수 있다.
[ 실시예 7]
도 11, 도 13, 및 도 42 내지 도 46을 참조하여, 제7 실시 예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 42를 참조하면, 도 26과 유사한 방법을 사용하여, 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27) 및 제1 몰딩 막(31)을 형성할 수 있다. 상기 제1 몰딩 막(31) 상에 제1 접착 막(61), 서포터 막(supporter layer; 33), 제2 접착 막(71) 및 제2 몰딩 막(35)을 차례로 형성할 수 있다. 상기 제2 몰딩 막(35) 상에 제1 마스크 패턴(37)을 형성할 수 있다.
상기 제1 접착 막(61)은 상기 제1 몰딩 막(31) 상을 완전히 덮을 수 있다. 상기 제2 접착 막(71)은 상기 서포터 막(33) 상을 완전히 덮을 수 있다. 상기 제1 접착 막(61) 및 상기 제2 접착 막(71)은 상기 서포터 막(33)보다 얇을 수 있다.
도 43을 참조하면, 상기 제2 몰딩 막(35), 상기 제2 접착 막(71), 상기 서포터 막(33), 상기 제1 접착 막(61), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 차례로 관통하여 상기 랜딩 패드들(25)에 접촉되는 하부 전극들(43)을 형성할 수 있다.
도 44를 참조하면, 상기 하부 전극들(43) 및 상기 제2 몰딩 막(35) 상에 제2 마스크 패턴(45)을 형성할 수 있다. 상기 제2 마스크 패턴(45)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35), 상기 제2 접착 막(71), 상기 서포터 막(33), 및 상기 제1 접착 막(61)을 관통하는 제3 개구부들(47H)을 형성할 수 있다. 그 결과, 상기 서포터 막(33)이 패터닝되어 상기 하부 전극들(43) 사이에 보존된 서포터(supporter; 33S)가 형성될 수 있다. 상기 제2 접착 막(71) 및 상기 제1 접착 막(61)은 상기 서포터(33S)의 상부 및 하부에 보존될 수 있다.
도 11 및 도 45를 참조하면, 상기 제2 몰딩 막(35) 및 상기 제1 몰딩 막(31)을 제거한 후, 상기 하부 전극들(43) 상에 커패시터 유전 막(51) 및 상부 전극(53)을 형성할 수 있다. 상기 제1 접착 막(61), 상기 서포터(33S) 및 상기 제2 접착 막(71)은 지지 구조(33S, 61, 71)를 구성할 수 있다. 상기 커패시터 유전 막(51)은 상기 지지 구조(33S, 61, 71)의 상부 및 하부를 덮을 수 있다.
몇몇 다른 실시 예에서, 상기 제1 접착 막(61) 및 상기 제2 접착 막(71) 중 어느 하나는 생략될 수 있다.
도 13 및 도 46을 참조하면, 상기 제2 몰딩 막(35), 상기 제2 접착 막(71), 상기 서포터 막(33), 상기 제1 접착 막(61), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 관통하는 하부 전극 홀들을 형성할 수 있다. 상기 하부 전극 홀들은 상기 랜딩 패드들(25) 상에 정렬될 수 있다. 상기 하부 전극 홀들의 측벽들에 접착 막(41)을 형성할 수 있다. 상기 접착 막(41)은 상기 제2 몰딩 막(35), 상기 제2 접착 막(71), 상기 서포터 막(33), 상기 제1 접착 막(61), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)의 측벽들을 덮을 수 있다. 상기 하부 전극 홀들의 바닥들에 상기 랜딩 패드들(25)이 노출될 수 있다. 계속하여, 도 13과 유사한 구성을 포함하는 상기 반도체 소자를 형성할 수 있다.
[ 실시예 8]
도 14, 도 16, 도 18 및 도 47 내지 도 50을 참조하여, 제8 실시 예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 47을 참조하면, 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27) 및 제1 몰딩 막(31)을 형성할 수 있다. 상기 제1 몰딩 막(31) 상에 하부 서포터 막(133), 접착 막(81), 상부 서포터 막(233), 및 제2 몰딩 막(35)을 차례로 형성할 수 있다. 상기 제2 몰딩 막(35) 상에 제1 마스크 패턴(37)을 형성할 수 있다.
도 14 및 도 48을 참조하면, 상기 각 저지 막(27)을 관통하여 상기 랜딩 패드들(25)에 접촉된 하부 전극들(43)을 형성할 수 있다. 상기 하부 전극들(43) 상에 커패시터 유전 막(51) 및 상부 전극(53)을 형성할 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 81, 233S)를 형성할 수 있다. 상기 지지 구조(133S, 81, 233S)는 상기 접착 막(81) 하부의 하부 서포터(133S) 및 상기 접착 막(81) 상부의 상부 서포터(233S)를 포함할 수 있다.
도 16 및 도 49를 참조하면, 식각 저지 막(27)을 관통하여 랜딩 패드들(25)에 접촉된 하부 전극들(43)을 형성할 수 있다. 상기 하부 전극들(43) 상에 커패시터 유전 막(51) 및 상부 전극(53)을 형성할 수 있다. 상기 하부 전극들(43) 사이에 지지 구조(133S, 81, 233S, 82, 333S)를 형성할 수 있다. 상기 지지 구조(133S, 81, 233S, 82, 333S)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 제1 접착 막(81) 및 제2 접착 막(82)을 포함할 수 있다.
도 18 및 도 50을 참조하면, 상기 제2 몰딩 막(35), 상기 제3 서포터(333S), 상기 제2 접착 막(82), 상기 제2 서포터(233S), 상기 제1 접착 막(81), 상기 제1 서포터(133S), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 관통하는 하부 전극 홀들을 형성할 수 있다. 상기 하부 전극 홀들의 측벽들에 접착 막(41)을 형성할 수 있다. 상기 접착 막(41)은 상기 제2 몰딩 막(35), 상기 제3 서포터(333S), 상기 제2 접착 막(82), 상기 제2 서포터(233S), 상기 제1 접착 막(81), 상기 제1 서포터(133S), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)의 측벽들을 덮을 수 있다. 계속하여, 도 18과 유사한 구성을 포함하는 상기 반도체 소자를 형성할 수 있다.
[ 실시예 9]
도 19, 도 21, 도 23, 도 25 및 도 51 내지 도 61을 참조하여, 제9 실시 예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 51을 참조하면, 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27) 및 제1 몰딩 막(31)을 형성할 수 있다. 상기 제1 몰딩 막(31) 상에 하부 서포터 막(133), 중간 절연 막(95), 상부 서포터 막(233), 및 제2 몰딩 막(35)을 차례로 형성할 수 있다. 상기 제2 몰딩 막(35) 상에 제1 마스크 패턴(37)을 형성할 수 있다. 상기 중간 절연 막(95)은 상기 하부 서포터 막(133) 및 상기 상부 서포터 막(233)에 대하여 식각 선택 비를 갖는 물질 막일 수 있다. 예를 들면, 상기 중간 절연 막(95)은 실리콘 산화 막일 수 있다.
도 52 및 도 53을 참조하면, 상기 제1 마스크 패턴(37)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35), 상기 상부 서포터 막(233) 및 상기 중간 절연 막(95)을 관통하는 제1 개구부들(41H)을 형성할 수 있다. 이어서, 등방성 식각 공정을 사용하여 상기 상부 서포터 막(233)의 하부에 언더컷 영역들(41UC)을 형성할 수 있다. 상기 제1 마스크 패턴(37)을 제거할 수 있다.
도 54 및 도 55를 참조하면, 상기 언더컷 영역들(41UC)을 채우는 접착 막(91)을 형성할 수 있다. 계속하여, 상기 제1 개구부들(41H)을 채우고 상기 제1 몰딩 막(31)을 관통하여 상기 랜딩 패드들(25)에 접촉된 하부 전극들(43)을 형성할 수 있다.
도 19 및 도 56을 참조하면, 상기 하부 전극들(43) 사이에 지지 구조(133S, 233S, 91, 95)가 형성될 수 있다. 상기 지지 구조(133S, 233S, 91, 95)는 하부 서포터(133S), 상부 서포터(233S), 접착 막(91) 및 중간 절연 막(95)을 포함할 수 있다. 상기 접착 막(91) 및 상기 중간 절연 막(95)은 상기 하부 서포터(133S) 및 상기 상부 서포터(233S) 사이에 형성될 수 있다. 상기 접착 막(91)은 상기 중간 절연 막(95)에 의하여 분할될 수 있다. 상기 접착 막(91)은 상기 중간 절연 막(95) 및 상기 하부 전극들(43) 사이에 형성될 수 있다. 상기 하부 전극들(43) 상에 커패시터 유전 막(51) 및 상부 전극(53)을 형성할 수 있다.
도 21 및 도 57을 참조하면, 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)가 형성될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 제1 접착 막(91), 제2 접착 막(92), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다. 상기 하부 전극들(43) 상에 커패시터 유전 막(51) 및 상부 전극(53)이 형성될 수 있다. 상기 커패시터 유전 막(51)은 상기 지지 구조(133S, 233S, 333S, 91, 92, 95, 96)의 상부 및 하부를 덮을 수 있다.
도 58을 참조하면, 도 51 내지 도 53과 유사한 방법으로, 랜딩 패드들(25) 및 상부 절연 막(26) 상에 식각 저지 막(27), 제1 몰딩 막(31), 제1 서포터 막(133), 제1 중간 절연 막(95), 제2 서포터 막(233), 제2 중간 절연 막(96) 및 제3 서포터 막(333)을 차례로 형성할 수 있다. 상기 제2 몰딩 막(35) 상에 제1 마스크 패턴(37)을 형성할 수 있다.
상기 제1 마스크 패턴(37)을 식각 마스크로 사용하여 상기 제2 몰딩 막(35), 상기 제3 서포터 막(333), 상기 제2 중간 절연 막(96), 상기 제2 서포터 막(233) 및 상기 제1 중간 절연 막(95)을 관통하는 제1 개구부들(41H)을 형성할 수 있다. 이어서, 등방성 식각 공정을 사용하여 상기 제3 서포터 막(333) 및 상기 제2 서포터 막(233)의 하부에 언더컷 영역들(41UC)을 형성할 수 있다. 상기 제1 마스크 패턴(37)을 제거할 수 있다.
도 59를 참조하면, 상기 언더컷 영역들(41UC)을 채우고 상기 제2 몰딩 막(35), 상기 제3 서포터 막(333), 및 상기 제2 서포터 막(233)의 측벽들을 덮는 접착 막(91A)을 형성할 수 있다. 상기 접착 막(91A)은 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성할 수 있다.
도 23 및 도 60을 참조하면, 하부 전극들(43) 사이에 지지 구조(133S, 233S, 333S, 91A, 95, 96)가 형성될 수 있다. 상기 지지 구조(133S, 233S, 333S, 91A, 95, 96)는 제1 서포터(133S), 제2 서포터(233S), 제3 서포터(333S), 접착 막(91A), 제1 중간 절연 막(95) 및 제2 중간 절연 막(96)을 포함할 수 있다.
상기 접착 막(91A)은 상기 제1 서포터(133S), 상기 제2 서포터(233S) 및 상기 제1 중간 절연 막(95) 사이에 형성될 수 있으며, 상기 제2 서포터(233S), 상기 제3 서포터(333S) 및 상기 제2 중간 절연 막(96) 사이에 형성될 수 있다. 또한, 상기 접착 막(91A)은 상기 하부 전극들(43) 및 상기 제3 서포터(333S) 사이에 형성될 수 있으며, 상기 하부 전극들(43) 및 상기 제2 서포터(233S) 사이에 형성될 수 있다.
도 25 및 도 61을 참조하면, 상기 제2 몰딩 막(35), 상기 제3 서포터 막(333), 상기 제2 중간 절연 막(96), 상기 제2 서포터 막(233), 상기 제1 중간 절연 막(95), 상기 제1 서포터 막(133), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)을 관통하는 하부 전극 홀들을 형성할 수 있다. 상기 하부 전극 홀들의 측벽들에 접착 막(91A)을 형성할 수 있다. 상기 접착 막(91A)은 상기 제2 몰딩 막(35), 상기 제3 서포터 막(333), 상기 제2 중간 절연 막(96), 상기 제2 서포터 막(233), 상기 제1 중간 절연 막(95), 상기 제1 서포터 막(133), 상기 제1 몰딩 막(31) 및 상기 식각 저지 막(27)의 측벽들을 덮을 수 있다. 계속하여, 도 25와 유사한 구성을 포함하는 상기 반도체 소자를 형성할 수 있다.
[ 실시예 10]
도 62는 본 발명 기술적 사상의 제10 실시 예에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 62를 참조하면, 제10 실시 예에 따른 반도체 모듈은 모듈 기판(210), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(210)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203) 중 적어도 하나는 도 1 내지 도 61을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 예를 들면, 상기 지지 구조(도 1의 33S 및 41)는 상기 반도체 패키지들(207) 및/또는 상기 제어 칩 패키지(203)의 내부에 형성될 수 있으며, 상기 비트 라인(도 1의 13)은 상기 모듈 기판(210)에 형성된 본드 핑거(bond finger)를 경유하여 상기 입출력 단자들(205)에 전기적으로 접속될 수 있다.
상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(210)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 포함할 수 있다. 이 경우에, 본 발명의 제10 실시 예에 따른 반도체 모듈은 메모리 모듈일 수 있다.
[ 실시예 11]
도 63은 본 발명 기술적 사상의 제11 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 63을 참조하면, 도 1 내지 도 61을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로 기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착할 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)을 배치할 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
몇몇 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 61을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용할 수 있다. 예를 들면, 상기 지지 구조(도 1의 33S 및 41)는 상기 마이크로 프로세서 유닛(2120) 및/또는 상기 기능 유닛(2140)의 내부에 형성될 수 있으며, 상기 비트 라인(도 1의 13)은 상기 바디(2110)에 형성된 본드 핑거(bond finger)에 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 기판 12: 매립 절연 막
13: 비트 라인 14: 제1 배리어 막
15: 제1 소스/드레인 영역 16: 층간 절연 막
17: 활성 필라 18: 게이트 유전 막
19: 게이트 전극 20: 제2 소스/드레인 영역
22: 제2 배리어 막 25: 랜딩 패드
26: 상부 절연 막 27: 식각 저지 막
31: 제1 몰딩 막
33: 서포터 막(supporter layer)
33S: 서포터(supporter)
35: 제2 몰딩 막 37: 제1 마스크 패턴
41, 41A, 41E: 접착 막(glue layer)
41UC: 언더컷 영역
41H: 제1 개구부 43H: 제2 개구부
43: 하부 전극 45: 제2 마스크 패턴
47H: 제3 개구부
51: 커패시터 유전 막 53: 상부 전극
61, 71, 81, 82, 91, 91A, 91B, 92: 접착 막(glue layer)
95, 96: 중간 절연 막
133, 233, 333: 서포터 막(supporter layer)
133S, 233S, 333S: 서포터(supporter)
203: 제어 칩 패키지 205: 입출력 단자
207: 반도체 패키지 210: 모듈 기판
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상의 다수의 금속 패턴들; 및
    상기 금속 패턴들 사이에 서포터(supporter) 및 접착 막(glue layer)을 갖는 지지 구조를 포함하되,
    상기 접착막은 상기 금속 패턴들과 서로 다른 물질로 이루어지며, 상기 금속 패턴들의 상부면과 측벽의 상당부분을 노출시키고,
    상기 금속 패턴들의 각각은 상기 기판 상의 수직 길이가 수평 길이보다 크고, 상기 서포터는 4.5 eV 이상의 밴드 갭 에너지 (band gap energy)를 가지며, 상기 접착 막은 상기 금속 패턴들에 접촉되고, 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이고,
    상기 접착막은 상기 서포터 상부에 형성된 상부 접착막; 및 상기 서포터 하부에 형성된 하부 접착막을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 서포터는 10 이하의 유전 율(dielectric constant)을 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 서포터는 SiN 막, SiCN 막, SiON 막, 또는 이들의 조합들을 포함하고,
    상기 접착 막은 TaO 막, TiO 막, 또는 이들의 조합들을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 지지 구조는 상기 금속 패턴들의 상기 수직 길이보다 작은 두께를 가지고, 상기 지지 구조 및 상기 금속 패턴들의 하단들 사이의 거리는 상기 지지 구조 및 상기 금속 패턴들의 상단들 사이의 거리보다 큰 반도체 소자.
  5. 제1 항에 있어서,
    상기 접착 막은 상기 서포터 및 상기 금속 패턴들 사이에 형성되고, 상기 접착 막은 상기 서포터에 접촉된 반도체 소자.
  6. 제1 항에 있어서,
    상기 접착 막은 상기 금속 패턴들 사이에 연결된 반도체 소자.
  7. 삭제
  8. 삭제
  9. 기판 상의 스위칭 소자들;
    상기 스위칭 소자들에 접속된 랜딩 패드들(landing pads);
    상기 랜딩 패드들 상의 하부 전극들; 및
    상기 하부 전극들 사이에 서포터(supporter) 및 접착 막(glue layer)을 갖는 지지 구조를 포함하되,
    상기 접착막은 상기 하부전극들과 서로 다른 물질로 이루어지며, 상기 하부전극들의 상부면과 측벽의 상당부분을 노출시키고,
    상기 접착 막은 상기 하부 전극들에 접촉되며, 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이고,
    상기 접착 막은 상기 서포터 상부에 형성된 상부 접착 막; 및 상기 서포터 하부에 형성된 하부 접착 막을 포함하는 반도체 소자.
  10. 기판 상의 스위칭 소자들;
    상기 스위칭 소자들에 접속된 랜딩 패드들(landing pads);
    상기 랜딩 패드들 상의 하부 전극들;
    상기 하부 전극들 사이에 4.5 eV 이상의 밴드 갭 에너지(band gap energy)를 갖는 서포터(supporter);
    상기 하부 전극들 및 상기 서포터 사이에 개재되고, 상기 하부 전극들과 서로 다른 물질로 이루어지며, 상기 하부전극들의 상부면과 측벽의 상당 부분을 노출시키는 접착 막(glue layer);
    상기 하부 전극들과 마주보는 상부 전극; 및
    상기 하부 전극들 및 상기 상부 전극 사이의 커패시터 유전 막을 포함하되, 상기 서포터 및 상기 접착 막은 서로 다른 물질 막이고,
    상기 접착 막은 상기 서포터 상부에 형성된 상부 접착 막; 및 상기 서포터 하부에 형성된 하부 접착 막을 포함하는 반도체 소자.
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