KR101908358B1 - 금속 플러그를 갖는 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 갖는 기판이 제공된다. 상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 갖는 제1 전도 플러그가 배치된다. 상기 제1 전도 플러그 및 상기 기판을 덮는 층간 절연 막이 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 제2 전도 플러그가 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 제3 전도 플러그가 배치된다. 상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 갖는다.
Description
본 발명은 금속 플러그를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
디램(dynamic random access memory; DRAM)에 있어서, 매립 컨택 플러그(buried contact plug) 및 하부 전극의 전류 구동 능력을 개선하고 누설 전류를 감소할 수 있는 다양한 방법들이 연구되고 있다.
본 발명이 해결하려는 과제는, 컨택 플러그(contact plug) 및 하부 전극의 열화를 방지하고 전기적 특성을 개선할 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 상기 반도체 소자는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 갖는 기판을 포함한다. 상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 포함하는 제1 전도 플러그가 제공된다. 상기 제1 전도 플러그 및 상기 기판을 덮는 층간 절연 막이 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 제2 전도 플러그가 제공된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 제3 전도 플러그가 배치된다. 상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 포함한다.
응용 실시 예에서, 상기 제1 물질은 실리콘을 포함할 수 있다. 상기 제2 물질은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaRuO3, CaRuO3, (Ba,Sr)RuO3, 및 La(Sr,Co)O3 중 어느 하나를 포함할 수 있다. 상기 제3 물질은 구리, 알루미늄, 및 텅스텐 중 어느 하나를 포함할 수 있다.
다른 실시 예에서, 상기 제3 폭은 상기 제2 폭 보다 클 수 있다.
또 다른 실시 예에서, 상기 층간 절연 막 상에 상기 제2 전도 플러그와 연결된 하부 전극이 형성될 수 있다. 상기 하부 전극 상에 커패시터 유전 막이 형성될 수 있다. 상기 커패시터 유전 막 상에 상부 전극이 형성될 수 있다. 상기 하부 전극은 상기 제2 물질을 포함할 수 있다. 상기 하부 전극은 상기 제2 전도 플러그에 연속될(in continuity with) 수 있다. 상기 하부 전극은 제1 수평 두께의 제1 하부 전극 및 제2 수평 두께의 제2 하부 전극을 포함할 수 있다. 상기 제1 수평 두께 및 상기 제2 수평 두께는 서로 다를 수 있다.
또 다른 실시 예에서, 상기 제3 전도 플러그 상에 금속 배선이 배치될 수 있다. 상기 하부 전극과 상기 금속 배선은 동일한 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 기판 상에 상기 제3 소스/드레인 영역과 인접하게 형성된 게이트 전극이 배치될 수 있다. 상기 게이트 전극은 하부 게이트 전극 및 상부 게이트 전극을 포함할 수 있다. 상기 하부 게이트 전극과 상기 제1 전도 플러그는 실질적으로 동일한 표면 높이를 가질 수 있다. 상기 하부 게이트 전극은 폴리실리콘을 포함할 수 있다.
또 다른 실시 예에서, 상기 제1 전도 플러그 상에 제1 전도 배선이 배치될 수 있다. 상기 제1 전도 배선과 상기 상부 게이트 전극은 동일한 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 제2 높이는 상기 제1 높이보다 높고, 상기 제3 높이는 상기 제2 높이보다 높을 수 있다.
또 다른 실시 예에서, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역의 사이에 셀 게이트 전극이 배치될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 갖는 기판을 포함한다. 상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 포함하는 비트 플러그가 제공된다. 상기 비트 플러그 및 상기 기판을 덮는 층간 절연 막이 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 매립 콘택 플러그가 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 주변 플러그가 배치된다. 상기 층간 절연막 상에 형성되고, 상기 매립 콘택 플러그와 연결된 하부 전극이 배치된다. 상기 하부 전극의 측벽에 접촉된 지지대(supporter)가 배치된다. 상기 하부 전극 상에 커패시터 유전 막이 배치된다. 상기 커패시터 유전 막 상에 상부 전극이 배치된다. 상기 제3 폭은 상기 제2 폭보다 크다. 상기 하부 전극은 상기 제2 물질을 포함한다. 상기 매립 콘택 플러그 및 상기 하부 전극은 일체형 구조를 포함한다. 상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 포함한다.
다른 실시 예에서, 상기 하부 전극은 상기 매립 콘택 플러그 상의 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함할 수 있다. 상기 제1 하부 전극 및 상기 제2 하부 전극은 서로 다른 폭을 가질 수 있다. 상기 지지대(supporter)는 상기 제1 하부 전극에 접촉된 제1 지지대 및 상기 제2 하부 전극에 접촉된 제2 지지대를 포함할 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성방법을 제공한다. 이 방법은 기판 상에 하부 전도 패턴을 형성하는 것을 포함한다. 상기 기판 상에 콘택 홀을 갖는 층간 절연 막이 형성된다. 상기 콘택 홀 내에 상기 하부 전도 패턴이 노출된다. 상기 콘택 홀 내에 임시 플러그가 형성된다. 상기 임시 플러그를 갖는 상기 기판을 600℃ 내지 1150℃ 온도에 노출한다. 상기 임시 플러그를 제거한다. 상기 콘택 홀 내에 매립 콘택 플러그가 형성된다.
다른 실시 예에서, 상기 매립 콘택 플러그를 형성하기 전에 상기 층간 절연 막을 관통하는 주변 콘택 홀이 형성될 수 있다. 상기 주변 콘택 홀을 통하여 상기 기판 상에 불순물들이 주입될 수 있다. 상기 불순물들을 활성화(activation)하기 위하여 상기 기판을 600℃ 내지 1150℃ 온도에 노출하는 열처리 공정이 수행될 수 있다. 상기 주변 콘택 홀 내에 주변 플러그가 형성될 수 있다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자의 형성방법을 제공한다. 이 방법은 기판 상에 다수의 하부 전도 패턴들을 형성하는 것을 포함한다. 상기 기판 상에 콘택 홀들을 갖는 층간 절연 막을 형성한다. 상기 콘택 홀들 내에 상기 하부 전도 패턴들이 노출된다. 상기 콘택 홀들 내에 임시 플러그들을 형성한다. 상기 층간 절연 막 및 상기 임시 플러그들 상에 제1 몰드 막을 형성한다. 상기 제1 몰드 막을 관통하여 상기 임시 플러그들을 노출하는 제1 커패시터 홀들을 형성한다. 상기 제1 커패시터 홀들 내에 제1 임시 전극들을 형성한다. 상기 제1 몰드 막 상에 제2 몰드 막을 형성한다. 상기 제2 몰드 막 상에 지지 막을 형성한다. 상기 지지 막 및 상기 제2 몰드 막을 관통하여 상기 제1 임시 전극들을 노출하는 제2 커패시터 홀들을 형성한다. 상기 제2 커패시터 홀들 내에 제2 임시 전극들을 형성한다. 상기 지지 막을 패터닝하여 지지대(supporter)를 형성한다. 상기 제2 임시 전극들, 상기 제1 임시전극들 및 상기 임시 플러그들을 제거한다. 상기 콘택 홀들 내에 매립 콘택 플러그들을 형성하고, 상기 제1 커패시터 홀들 내에 제1 하부 전극들을 형성하며, 상기 제2 커패시터 홀들 내에 제2 하부 전극들을 형성한다. 상기 임시 플러그들을 제거하기 전에, 상기 임시 플러그들을 갖는 상기 기판을 600℃ 내지 1150℃ 온도에 노출하는 열처리 공정이 수행된다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 또 다른 반도체 소자의 형성방법을 제공한다. 이 방법은 기판 상에 다수의 하부 전도 패턴들을 형성하는 것을 포함한다. 상기 기판 상에 콘택 홀들을 갖는 층간 절연 막을 형성한다. 상기 콘택 홀들 내에 상기 하부 전도 패턴들이 노출된다. 상기 콘택 홀들 내에 임시 플러그들을 형성한다. 상기 층간 절연 막 및 상기 임시 플러그들 상에 제1 몰드 막을 형성한다. 상기 제1 몰드 막 상에 제1 지지 막을 형성한다. 상기 제1 지지 막 및 상기 제1 몰드 막을 관통하여 상기 임시 플러그들을 노출하는 제1 커패시터 홀들을 형성한다. 상기 제1 커패시터 홀들 내에 제1 임시 전극들을 형성한다. 상기 제1 지지 막을 패터닝하여 제1 지지대를 형성한다. 상기 제1 몰드 막 상에 제2 몰드 막을 형성한다. 상기 제2 몰드 막 상에 제2 지지 막을 형성한다. 상기 제2 지지 막 및 상기 제2 몰드 막을 관통하여 상기 제1 임시 전극들을 노출하는 제2 커패시터 홀들을 형성한다. 상기 제2 커패시터 홀들 내에 상기 제1 임시전극들 및 상기 임시 플러그들을 동시에 제거한다. 상기 콘택 홀들 내에 매립 콘택 플러그들을 형성하고, 상기 제1 커패시터 홀들 내에 제1 하부 전극들을 형성하며, 상기 제2 커패시터 홀들 내에 제2 하부 전극들을 형성한다. 상기 임시 플러그들을 제거하기 전에, 상기 임시 플러그들을 갖는 상기 기판을 600℃ 내지 1150℃ 온도에 노출하는 열처리 공정이 수행된다. 상기 제 2몰드 막 상에 형성된 상기 제2 지지 막을 패터닝하여 제2 지지대를 형성한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 임시 플러그를 형성한 후 다양한 이유의 열처리 공정을 수행하고, 상기 임시 플러그를 제거한 후 매립 콘택 플러그를 형성할 수 있다. 이에 따라, 상기 매립 콘택 플러그의 열 변형을 방지할 수 있다. 또한, 상기 매립 콘택 플러그는 귀금속을 포함할 수 있다. 상기 귀금속을 갖는 매립 콘택 플러그는 우수한 전류구동능력을 보일 수 있다. 나아가서, 임시 플러그 상에 임시 전극을 형성한 후, 지지대(supporter) 형성을 위한 패터닝 공정을 수행하고, 상기 임시 플러그 및 상기 임시 전극을 제거한 후 매립 콘택 플러그 및 하부 전극을 형성할 수 있다. 이 경우에, 상기 지지대(supporter) 형성을 위한 패터닝 공정이 수행되는 동안 상기 하부 전극이 손상되는 것을 방지할 수 있다. 상기 하부 전극 또한 상기 귀금속을 포함할 수 있다. 상기 귀금속을 갖는 하부 전극 상에 낮은 밴드 갭 에너지(band gap energy)를 갖는 고 유전 막(high- K dielectric layer)이 형성될 수 있다. 상기 귀금속을 갖는 하부 전극 및 상기 고 유전 막(high- K dielectric layer)을 채택하는 커패시터의 누설전류 특성은 종래에 비하여 현저히 개선될 수 있다. 결과적으로, 우수한 전기적 특성을 갖는 매립 콘택 플러그 및 하부 전극을 구현할 수 있다.
도 1 내지 도 11e는 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명 기술적 사상의 제2 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 16 내지 도 29, 도 31 및 도 32는 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 30은 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 일부분을 보여주는 레이아웃이다.
도 33 내지 도 36은 본 발명 기술적 사상의 제4 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 37 내지 도 48은 본 발명 기술적 사상의 제5 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 49 내지 도 52는 본 발명 기술적 사상의 제6 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 53은 본 발명 기술적 사상의 제7 실시 예에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 54는 본 발명 기술적 사상의 제8 실시 예에 따른 전자 장치의 시스템 블록도 이다.
도 12 내지 도 15는 본 발명 기술적 사상의 제2 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 16 내지 도 29, 도 31 및 도 32는 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 30은 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 일부분을 보여주는 레이아웃이다.
도 33 내지 도 36은 본 발명 기술적 사상의 제4 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 37 내지 도 48은 본 발명 기술적 사상의 제5 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 49 내지 도 52는 본 발명 기술적 사상의 제6 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 53은 본 발명 기술적 사상의 제7 실시 예에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 54는 본 발명 기술적 사상의 제8 실시 예에 따른 전자 장치의 시스템 블록도 이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[
실시예
1]
도 1 내지 도 11e는 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
(형성 방법)
도 1을 참조하면, 반도체 기판(21) 상에 제1 활성영역(22) 및 제2 활성영역(23)을 한정하는 소자분리 막(24)이 형성될 수 있다. 상기 제1 활성영역(22) 상에 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 및 셀 소스/드레인 영역들(31)이 형성될 수 있다. 상기 제2 활성영역(23) 상에 주변 게이트 유전 막(35), 주변 게이트 전극(37, 38), 주변 게이트 캐핑 패턴(39), 게이트 스페이서(41), 및 주변 소스/드레인 영역들(33)이 형성될 수 있다. 상기 주변 게이트 전극(37, 38)은 하부 게이트 전극(37) 및 상부 게이트 전극(38)을 포함할 수 있다. 상기 반도체 기판(21)의 전면을 덮는 층간 절연 막(40)이 형성될 수 있다. 상기 층간 절연 막(40) 내에 비트 플러그(43) 및 비트 라인(45)이 형성될 수 있다. 상기 비트 플러그(43)는 상기 셀 소스/드레인 영역들(31) 중 선택된 하나에 접속될 수 있다.
상기 비트 플러그(43) 및 상기 비트 라인(45)은 폴리실리콘, 금속, 금속실리사이드, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 상기 층간 절연 막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 상기 층간 절연 막(40)은 다층 막일 수 있으나 간략한 설명을 위하여 생략하기로 한다.
응용 실시 예에서, 상기 비트 플러그(43) 및 상기 하부 게이트 전극(37)은 동일한 물질을 포함할 수 있다. 상기 비트 플러그(43) 및 상기 하부 게이트 전극(37)은 폴리실리콘과 같은 실리콘을 포함할 수 있다. 상기 비트 플러그(43) 및 상기 하부 게이트 전극(37)은 실질적으로 동일한 표면 높이를 가질 수 있다. 또한, 상기 비트 라인(45) 및 상기 상부 게이트 전극(38)은 동일한 물질을 포함할 수 있다. 상기 비트 라인(45) 및 상기 상부 게이트 전극(38)은 동일한 레벨에 형성될 수 있다.
도 2 및 도 3을 참조하면, 상기 층간 절연 막(40)을 관통하여 상기 셀 소스/드레인 영역들(31)을 노출하는 다수의 콘택 홀들(40H)이 형성될 수 있다. 응용 실시 예에서, 상기 콘택 홀들(40H)은 소스/드레인 영역들(31)을 스토리지 전극과 전기적으로 연결시키는 매립 콘택 홀(buried contact hole)로 해석될 수 있다.
상기 콘택 홀들(40H) 내에 임시 플러그들(49)이 형성될 수 있다. 상기 임시 플러그들(49)은 상기 층간 절연 막(40)에 대하여 식각 선택비를 갖고 열 안정성이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 임시 플러그들(49)은 폴리실리콘, 금속, 배리어 물질, 또는 이들의 조합을 포함할 수 있다. 상기 배리어 물질은 Ti, TiN, TiAlN, TiSiN, TaN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다. 응용 실시 예에서, 상기 임시 플러그들(49)은 W 및 상기 W 의 측벽 및 바닥을 감싸는 배리어 물질로 형성될 수 있다. 다른 실시 예에서, 상기 임시 플러그들(49)은 상기 층간 절연 막(40)에 대하여 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들면, 상기 임시 플러그들(49)은 에스오에치 막(spin on hardmask layer; SOH layer)을 포함할 수 있다.
상기 임시 플러그들(49)은 상기 콘택 홀들(40H)을 완전히 채울 수 있다. 상기 층간 절연 막(40) 및 상기 임시 플러그들(49)은 평탄화된 상부 표면들을 포함할 수 있다. 즉, 상기 층간 절연 막(40) 및 상기 임시 플러그들(49)은 동일 평면상에 노출될 수 있다.
도 4 및 도 5를 참조하면, 상기 반도체 기판(21)의 전면을 덮는 제1 식각 저지 막(50) 및 상부 절연 막(51)이 차례로 적층될 수 있다. 상기 상부 절연 막(51), 상기 제1 식각 저지 막(50) 및 상기 층간 절연 막(40)을 패터닝하여 주변 콘택 홀들(51H)이 형성될 수 있다. 상기 주변 콘택 홀들(51H) 중 선택된 하나는 상기 상부 절연 막(51), 상기 제1 식각 저지 막(50) 및 상기 층간 절연 막(40)을 관통하여 상기 주변 소스/드레인 영역들(33) 중 대응하는 하나를 노출할 수 있다. 상기 주변 콘택 홀들(51H) 중 선택된 다른 하나는 상기 상부 절연 막(51), 상기 제1 식각 저지 막(50), 상기 층간 절연 막(40) 및 상기 주변 게이트 캐핑 패턴(39)을 관통하여 상기 상부 게이트 전극(38)을 노출할 수 있다. 상기 상부 절연 막(51) 및 상기 제1 식각 저지 막(50)은 상기 임시 플러그들(49)을 덮을 수 있다.
도 6을 참조하면, 상기 상부 절연 막(51) 상에 상기 임시 플러그들(49)을 덮고 상기 주변 콘택 홀들(51H)을 노출하는 이온주입 마스크(53)가 형성될 수 있다. 이온주입 공정(IP)을 이용하여 상기 주변 콘택 홀들(51H)을 통하여 불순물들을 주입하여 상기 주변 소스/드레인 영역들(33) 내에 플러그 불순물영역(54)이 형성될 수 있다. 상기 플러그 불순물영역(54)을 형성하는 동안, 상기 주변 콘택 홀들(51H)을 통하여 상기 상부 게이트 전극(38) 내에도 불순물들이 주입될 수 있다. 상기 이온주입 마스크(53)는 상기 이온주입 공정(IP)을 수행하는 동안 상기 임시 플러그들(49)에 불순물들이 주입되는 것을 방지하는 역할을 할 수 있다.
응용 실시 예에서, 상기 주변 소스/드레인 영역들(33) 및 상기 플러그 불순물영역(54)은 동일한 도전 형의 불순물들을 포함할 수 있다. 예를 들면, 상기 주변 소스/드레인 영역들(33)이 p형 불순물들을 포함하는 경우 상기 플러그 불순물영역(54)은 상기 주변 소스/드레인 영역들(33) 보다 높은 농도의 p형 불순물들을 포함할 수 있다. 이와 다르게, 상기 주변 소스/드레인 영역들(33)이 n형 불순물들을 포함하는 경우 상기 플러그 불순물영역(54)은 상기 주변 소스/드레인 영역들(33) 보다 높은 농도의 n형 불순물들을 포함할 수 있다. 상기 p형 불순물들은 붕소(B)를 포함할 수 있으며, 상기 n형 불순물들은 비소(As) 또는 인(P)을 포함할 수 있다.
다른 실시 예에서, 상기 주변 소스/드레인 영역들(33) 중 제1 그룹은 p형 불순물들을 포함할 수 있으며, 상기 주변 소스/드레인 영역들(33) 중 제2 그룹은 n형 불순물들을 포함할 수 있다. 이 경우에, 상기 이온주입 마스크(53)를 형성하고 상기 이온주입 공정(IP)을 수행하는 것은, 상기 임시 플러그들(49) 및 상기 제1 그룹을 덮는 제1 이온주입 마스크를 형성하고 제1 이온주입 공정을 수행하여 상기 주변 소스/드레인 영역들(33) 중 상기 제2 그룹 내에 n형 불순물들을 주입하고, 상기 임시 플러그들(49) 및 상기 제2 그룹을 덮는 제2 이온주입 마스크를 형성하고 제2 이온주입 공정을 수행하여 상기 주변 소스/드레인 영역들(33) 중 상기 제1 그룹 내에 p형 불순물들을 주입하는 것을 포함할 수 있다.
도 7을 참조하면, 열처리 공정(TB)을 이용하여 상기 플러그 불순물영역(54)에 주입된 불순물들이 활성화될 수 있다. 상기 열처리 공정(TB)은 상기 임시 플러그들(49) 및 상기 플러그 불순물영역(54)을 갖는 상기 반도체 기판(21)이 600℃ 내지 1150℃ 온도 분위기에 노출되는 것을 포함할 수 있다. 예를 들면, 상기 열처리 공정(TB)은 급속 열처리 장치(rapid thermal processing; RTP)를 이용하여 약1100℃에서 수초 간 수행될 수 있다. 다른 실시 예에서, 상기 열처리 공정(TB)은 600℃ 내지 1000℃에서 수행될 수 있다.
도 8을 참조하면, 주변 배리어 막(55), 주변 플러그들(57), 주변 배선들(59), 및 주변 배선 캐핑 패턴들(60)이 형성될 수 있다. 상기 주변 배리어 막(55), 상기 주변 플러그들(57) 및 상기 주변 배선들(59)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 주변 배선 캐핑 패턴들(60)은 상기 패터닝 공정이 수행되는 동안 하드마스크의 역할을 할 수 있다.
상기 주변 플러그들(57)은 상기 주변 콘택 홀들(51H)을 완전히 채울 수 있다. 상기 주변 배리어 막(55)은 상기 주변 플러그들(57)의 바닥 및 측벽들을 감쌀 수 있다. 상기 주변 배선들(59)은 상기 상부 절연 막(51) 상을 가로지를 수 있다. 상기 상부 절연 막(51)은 상기 주변 배선들(59) 및 상기 제1 식각 저지 막(50) 사이에 보존될 수 있다. 상기 주변 배선 캐핑 패턴들(60)은 상기 주변 배선들(59) 상을 덮을 수 있다. 상기 제1 식각 저지 막(50)은 상기 주변 배선들(59) 사이에 노출될 수 있다.
상기 주변 배리어 막(55)은 Ti, TiN, TiAlN, TiSiN, TaN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다. 상기 주변 플러그들(57) 및 상기 주변 배선들(59)은 폴리실리콘 막 또는 금속 막을 포함할 수 있다. 상기 금속 막은 W, Cu, 또는 Al 을 포함할 수 있다. 예를 들면, 상기 주변 플러그들(57) 및 상기 주변 배선들(59)은 W 막을 포함할 수 있다. 상기 주변 배선 캐핑 패턴들(60)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막과 같은 절연 막을 포함할 수 있다.
도 9 및 도 10을 참조하면, 상기 주변 배선 캐핑 패턴들(60) 및 상기 주변 배선들(59)의 측벽들 상에 주변 배선 스페이서들(59S)이 형성될 수 있다. 상기 주변 배선 스페이서들(59S)을 형성하는 동안 상기 제1 식각 저지 막(50)이 부분적으로 제거될 수 있다. 그 결과, 상기 제1 식각 저지 막(50)은 상기 주변 배선 스페이서들(59S) 및 상기 상부 절연 막(51)의 아래에 보존될 수 있다. 상기 임시 플러그들(49)의 상부표면들은 노출될 수 있다. 상기 주변 배선 스페이서들(59S)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막과 같은 절연 막을 포함할 수 있다.
이어서, 상기 임시 플러그들(49)을 제거하여 상기 콘택 홀들(40H)이 노출될 수 있다.
도 11a를 참조하면, 상기 콘택 홀들(40H) 내에 셀 배리어 막(61) 및 매립 콘택 플러그들(63)이 형성될 수 있다. 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)은 박막 형성 공정 및 에치백(etch-back) 공정을 이용하여 형성될 수 있다. 다른 실시 예에서, 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)을 형성하는 것은 상기 제2 활성영역(23) 상을 덮고 상기 제1 활성영역(22) 상을 노출하는 마스크 패턴(도시하지 않음)이 적용될 수도 있다.
상기 셀 배리어 막(61)은 상기 매립 콘택 플러그들(63)의 측벽들 및 바닥을 감쌀 수 있다.
상기 셀 배리어 막(61)은 Ti, TiN, TiAlN, TiSiN, TaN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다. 상기 매립 콘택 플러그들(63)은 귀금속, 귀금속 산화물, 또는 페로브스카이트(perovskite) 계열의 도전성 산화물을 포함할 수 있다. 상기 매립 콘택 플러그들(63)은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaRuO3, CaRuO3, (Ba,Sr)RuO3, 또는 La(Sr,Co)O3 를 포함할 수 있다.
상술한 바와 같이, 상기 매립 콘택 플러그들(63)을 상기 열처리 공정(TB)보다 나중에 형성할 수 있어서, 상기 매립 콘택 플러그들(63)의 열 변형을 방지할 수 있다. 이에 따라, 상기 매립 콘택 플러그들(63)은 종래에 비하여 현저히 우수한 전류 구동 능력을 보일 수 있다.
도 11b를 참조하면, 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)의 하단부는 상기 셀 소스/드레인 영역들(31)의 상부, 즉 상기 기판(21)의 상부 표면보다 낮은 레벨까지 아래 쪽으로 돌출할 수 있다.
도 11c를 참조하면, 상기 셀 소스/드레인 영역들(31) 상에 셀 금속실리사이드 막들(31S)이 형성될 수 있다. 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)은 상기 셀 금속실리사이드 막들(31S)에 접속될 수 있다.
도 11d를 참조하면, 상기 셀 소스/드레인 영역들(31) 및 상기 매립 콘택 플러그들(63) 사이에 셀 금속실리사이드 막들(31S)이 형성될 수 있다. 상기 셀 금속실리사이드 막들(31S)은 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)에 정렬될 수 있다.
도 11e를 참조하면, 상기 셀 배리어 막(61) 및 상기 셀 금속실리사이드 막들(31S) 사이에 리세스된 플러그들(49A, 49B)이 보존될 수 있다. 상기 리세스된 플러그들(49A, 49B)은 상기 임시 플러그들(49)을 부분적으로 제거하여 형성될 수 있다. 상기 리세스된 플러그들(49A, 49B)은 금속 막(49B) 및 상기 금속 막(49B)의 측벽 및 바닥을 감싸는 배리어 막(49A)을 포함할 수 있다. 응용 실시 예에서, 상기 금속 막(49B)은 W 을 포함할 수 있다.
(구조)
이제 도 11a를 다시 참조하여, 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자를 보다 상세하게 설명하기로 한다.
도 11a를 참조하면, 본 발명 기술적 사상의 제1 실시 예에 따른 반도체 소자는 상기 층간 절연 막(40), 상기 비트 플러그(43), 상기 셀 배리어 막(61), 상기 매립 콘택 플러그들(63), 상기 주변 배리어 막(55) 및 상기 주변 플러그들(57)을 포함할 수 있다. 상기 비트 플러그(43)는 제1 폭(W1)을 갖는 제1 전도 플러그(43)로 해석될 수 있다. 상기 셀 배리어 막(61) 및 상기 매립 콘택 플러그들(63)은 제2 폭(W2)을 갖는 제2 전도 플러그들(61, 63)로 해석될 수 있다. 상기 주변 배리어 막(55) 및 상기 주변 플러그들(57)은 제3 폭(W3)을 갖는 제3 전도 플러그들(55, 57)로 해석될 수 있다. 도시된 바와 같이, 상기 제3 폭(W3)은 상기 제2 폭(W2)보다 클 수 있다.
상기 제1 전도 플러그(43)는 상기 제2 전도 플러그들(61, 63)의 상부표면들 보다 낮은 레벨에 형성될 수 있다. 상기 제2 전도 플러그들(61, 63) 및 상기 층간 절연 막(40)의 상부표면들은 실질적으로 동일 평면상에 노출될 수 있다. 상기 제3 전도 플러그들(55, 57)은 상기 제2 전도 플러그들(61, 63)의 상부표면들 보다 높은 레벨에 신장될 수 있다. 상기 제2 전도 플러그들(61, 63)의 각각은 상기 층간 절연 막(40)을 관통하여 상기 셀 소스/드레인 영역들(31)의 대응하는 하나와 전기적으로 접속될 수 있다. 응용 실시 예에서, 상기 셀 소스/드레인 영역들(31)은 하부 전도 패턴으로 해석될 수 있다.
다른 구성 요소들의 구조는 도 1 내지 도 11e를 참조하여 설명한 형성 방법에 의하여 이해될 수 있으므로 생략하기로 한다.
[
실시예
2]
도 12 내지 도 15는 본 발명 기술적 사상의 제2 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 12를 참조하면, 도 1 내지 도 8을 참조하여 설명한 것과 유사한 방법으로 반도체 기판(21) 상에 제1 활성영역(22), 제2 활성영역(23), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 주변 게이트 유전 막(35), 주변 게이트 전극(37, 38), 주변 게이트 캐핑 패턴(39), 게이트 스페이서(41), 주변 소스/드레인 영역들(33), 층간 절연 막(40), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제1 식각 저지 막(50), 상부 절연 막(51), 플러그 불순물영역(54), 주변 배리어 막(55), 주변 플러그들(57), 주변 배선들(59), 및 주변 배선 캐핑 패턴들(60)이 형성될 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 반도체 기판(21)의 전면을 덮는 몰드 막(65)이 형성될 수 있다. 상기 몰드 막(65)은 평탄화된 상부표면을 가질 수 있다. 상기 몰드 막(65)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막과 같은 절연 막을 포함할 수 있다.
도 13을 참조하면, 상기 몰드 막(65)을 패터닝하여 상기 임시 플러그들(49) 상을 가로지르는 트렌치들(65T)이 형성될 수 있다. 이어서, 상기 임시 플러그들(49)을 제거하여 상기 트렌치들(65T)의 아래에 콘택 홀들(40H)이 형성될 수 있다.
도 14를 참조하면, 상기 콘택 홀들(40H) 및 상기 트렌치들(65T) 내에 셀 배리어 막(61), 매립 콘택 플러그들(63) 및 셀 배선들(67)이 형성될 수 있다. 상기 셀 배리어 막(61), 상기 매립 콘택 플러그들(63) 및 상기 셀 배선들(67)은 박막 형성공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP)공정 또는 에치백(etch-back)공정을 포함할 수 있다.
상기 셀 배리어 막(61)은 상기 매립 콘택 플러그들(63) 및 상기 셀 배선들(67)의 측벽들 및 바닥을 감쌀 수 있다. 상기 매립 콘택 플러그들(63) 및 상기 셀 배선들(67)은 동일한 물질로 형성된 일체형 구조를 보일 수 있다. 상기 매립 콘택 플러그들(63) 및 상기 셀 배선들(67)은 귀금속 막, 귀금속 산화 막, 또는 페로브스카이트(perovskite) 계열의 도전성 산화 막을 포함할 수 있다.
상기 셀 배선들(67)의 바닥은 상기 주변 플러그들(57)의 상부표면들보다 낮은 레벨에 형성될 수 있다. 상기 셀 배선들(67)의 상부표면들은 상기 주변 배선들(59)보다 높은 레벨에 형성될 수 있다. 다른 실시 예에서, 상기 셀 배선들(67) 및 상기 주변 배선들(59)의 상부표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다.
도 15를 참조하면, 도 1 내지 도 11A를 참조하여 설명한 것과 유사한 방법으로 반도체 기판(21) 상에 제1 활성영역(22), 제2 활성영역(23), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 주변 게이트 유전 막(35), 주변 게이트 전극(37, 38), 주변 게이트 캐핑 패턴(39), 게이트 스페이서(41), 주변 소스/드레인 영역들(33), 층간 절연 막(40), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제1 식각 저지 막(50), 상부 절연 막(51), 플러그 불순물영역(54), 주변 배리어 막(55), 주변 플러그들(57), 주변 배선들(59), 주변 배선 캐핑 패턴들(60), 주변 배선 스페이서들(59S), 셀 배리어 막(61), 및 매립 콘택 플러그들(63)이 형성될 수 있다.
상기 층간 절연 막(40) 상에 상기 매립 콘택 플러그들(63) 상을 가로지르는 상부 배리어 막(66), 셀 배선들(68) 및 셀 배선 캐핑 패턴들(69)이 차례로 적층될 수 있다. 상기 셀 배선 캐핑 패턴들(69)은 상기 상부 배리어 막(66) 및 상기 셀 배선들(68)을 형성하는 동안 하드마스크의 역할을 할 수 있다.
[
실시예
3]
도 16 내지 도 29, 도 31 및 도 32는 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이고, 도 30은 본 발명 기술적 사상의 제3 실시 예에 따른 반도체 소자의 일부분을 보여주는 레이아웃이다.
도 16을 참조하면, 도 1 내지 도 9를 참조하여 설명한 것과 유사한 방법으로 반도체 기판(21) 상에 제1 활성영역(22), 제2 활성영역(23), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 주변 게이트 유전 막(35), 주변 게이트 전극(37, 38), 주변 게이트 캐핑 패턴(39), 게이트 스페이서(41), 주변 소스/드레인 영역들(33), 층간 절연 막(40), 콘택 홀들(40H), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제1 식각 저지 막(50), 상부 절연 막(51), 플러그 불순물영역(54), 주변 배리어 막(55), 주변 플러그들(57), 주변 배선들(59), 주변 배선 캐핑 패턴들(60), 및 주변 배선 스페이서들(59S)이 형성될 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 콘택 홀들(40H) 내에 상기 임시 플러그들(49)이 보존될 수 있다.
다른 실시 예에서, 상기 주변 배선 스페이서들(59S)은 생략될 수 있다. 이 경우에, 상기 제1 식각 저지 막(50)은 상기 임시 플러그들(49) 및 상기 층간 절연 막(40)을 덮을 수 있다.
도 17을 참조하면, 상기 반도체 기판(21) 상에 제2 식각 저지 막(71), 제1 몰드 막(73) 및 제2 몰드 막(75)이 차례로 적층될 수 있다. 상기 제1 몰드 막(73) 및 상기 제2 몰드 막(75)은 서로 다른 물질 막을 포함할 수 있다. 예를 들면, 상기 제1 몰드 막(73)은 BPSG(Borophospho Silicate Glass)막일 수 있으며, 상기 제2 몰드 막(75)은 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high density plasma) 산화 막일 수 있다.
상기 제2 식각 저지 막(71)은 상기 제1 몰드 막(73)에 대하여 식각 선택비를 갖는 물질 막을 포함할 수 있다. 예를 들면, 상기 제2 식각 저지 막(71)은 실리콘 질화 막일 수 있다. 상기 제2 식각 저지 막(71)은 상기 임시 플러그들(49), 상기 층간 절연 막(40), 상기 주변 배선들(59), 및 상기 주변 배선 캐핑 패턴들(60) 상을 덮을 수 있다.
도 18을 참조하면, 제1 열처리 공정(TB1)을 이용하여 상기 제2 몰드 막(75)을 치밀화(densification)할 수 있다. 상기 제1 열처리 공정(TB1)은 상기 임시 플러그들(49) 및 상기 제2 몰드 막(75)을 갖는 상기 반도체 기판(21)이 600℃ 내지 1150℃ 온도 분위기에 노출되는 것을 포함할 수 있다. 예를 들면, 상기 제1 열처리 공정(TB1)은 600℃ 내지 700℃에서 10분 내지 60분간 수행될 수 있다.
도 19를 참조하면, 상기 제2 몰드 막(75) 상에 지지 막(77) 및 마스크 막(79)이 차례로 적층될 수 있다. 상기 지지 막(77)은 실리콘 질화 막 또는 TaO막을 포함할 수 있다. 상기 마스크 막(79)은 폴리실리콘 막을 포함할 수 있다.
도 20을 참조하면, 제2 열처리 공정(TB2)을 이용하여 상기 마스크 막(79)을 결정화할 수 있다. 상기 제2 열처리 공정(TB2)은 상기 임시 플러그들(49) 및 상기 마스크 막(79)을 갖는 상기 반도체 기판(21)이 600℃ 내지 1150℃ 온도 분위기에 노출되는 것을 포함할 수 있다. 예를 들면, 상기 제2 열처리 공정(TB2)은 600℃ 내지 700℃에서 10분 내지 60분간 수행되거나 900℃ 내지 1150℃ 에서 수초간 수행될 수 있다.
도 21 및 도 22를 참조하면, 상기 마스크 막(79)을 패터닝하여 개구부들(79H)을 갖는 하드마스크 패턴(79P)이 형성될 수 있다. 상기 하드마스크 패턴(79P)을 식각 마스크로 사용하여 상기 지지 막(77), 상기 제2 몰드 막(75), 상기 제1 몰드 막(73), 및 상기 제2 식각 저지 막(71)을 관통하여 상기 임시 플러그들(49)을 노출하는 전극 홀들(81H)이 형성될 수 있다.
도 23을 참조하면, 상기 전극 홀들(81H) 내에 임시 전극들(81)이 형성될 수 있다. 상기 임시 전극들(81)은 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 임시 전극들(81)은 상기 전극 홀들(81H)을 완전히 채울 수 있다.
상기 임시 전극들(81)은 상기 지지 막(77), 상기 제2 몰드 막(75), 상기 제1 몰드 막(73), 및 상기 제2 식각 저지 막(71)에 대하여 식각 선택비를 갖는 물질 막을 포함할 수 있다. 상기 임시 전극들(81)은 상기 임시 플러그들(49)과 동일한 물질 막을 포함할 수 있다. 상기 임시 전극들(81)은 폴리실리콘 막, 금속 막, 절연 막, 또는 이들의 조합막을 포함할 수 있다.
도 24 및 도 25를 참조하면, 상기 하드마스크 패턴(79P) 상에 지지대 마스크 패턴(83)이 형성될 수 있다. 상기 지지대 마스크 패턴(83)을 식각 마스크로 사용하여 상기 하드마스크 패턴(79P) 및 상기 지지 막(77)을 패터닝하여 지지대(supporter; 77P) 및 지지대 개구부(83H)가 형성될 수 있다. 상기 지지대 개구부(83H)는 상기 지지 막(77)을 관통할 수 있다. 상기 지지대 개구부(83H)의 바닥에 상기 제2 몰드 막(75)이 노출될 수 있다. 상기 지지대(supporter; 77P), 상기 임시 전극들(81), 및 상기 하드마스크 패턴(79P)은 상기 지지대 마스크 패턴(83) 아래에 보존될 수 있다. 이어서 상기 지지대 마스크 패턴(83)을 제거하여 상기 제2 몰드 막(75), 상기 임시 전극들(81), 및 상기 하드마스크 패턴(79P)이 노출될 수 있다.
상기 반도체 기판(21)의 전면상에 갭필 절연 막(84)이 형성될 수 있다. 상기 갭필 절연 막(84)은 상기 지지대 개구부(83H)를 채우고 상기 임시 전극들(81), 및 상기 하드마스크 패턴(79P)을 덮을 수 있다. 상기 갭필 절연 막(84)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막을 포함할 수 있다.
도 26을 참조하면, 상기 갭필 절연 막(84) 및 상기 하드마스크 패턴(79P)을 평탄화 하여 상기 임시 전극들(81)이 노출될 수 있다. 상기 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP)공정이 적용될 수 있다. 그 결과, 상기 갭필 절연 막(84)은 상기 지지대 개구부(83H) 내에 보존될 수 있다. 응용 실시 예에서, 상기 하드마스크 패턴(79P)은 완전히 제거되고 상기 지지대(supporter; 77P)의 상부표면이 노출될 수 있다.
도 27 및 도 28을 참조하면, 상기 임시 전극들(81) 및 상기 임시 플러그들(49)을 순차적으로 제거하여 상기 전극 홀들(81H) 및 상기 콘택 홀들(40H)이 노출될 수 있다. 상기 임시 전극들(81) 및 상기 임시 플러그들(49)의 제거에는 선택비있는 습식 식각법이나 에치백(etch-back)공정이 적용될 수 있다.
상기 콘택 홀들(40H) 내에 매립 콘택 플러그들(85) 및 상기 전극 홀들(81H) 내에 하부 전극들(86)이 형성될 수 있다. 상기 매립 콘택 플러그들(85)의 각각은 상기 하부 전극들(86)의 대응하는 하나와 일체형 구조를 보일 수 있다. 상기 매립 콘택 플러그들(85) 및 상기 하부 전극들(86)은 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 매립 콘택 플러그들(85) 및 상기 하부 전극들(86)은 동일한 물질 막을 포함할 수 있다. 상기 매립 콘택 플러그들(85) 및 상기 하부 전극들(86)은 귀금속, 귀금속 산화물, 또는 페로브스카이트(perovskite) 계열의 도전성 산화물을 포함할 수 있다. 상기 매립 콘택 플러그들(85) 및 상기 하부 전극들(86)은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaRuO3, CaRuO3, (Ba,Sr)RuO3, 또는 La(Sr,Co)O3 를 포함할 수 있다. 상기 하부 전극들(86)은 상기 매립 콘택 플러그들(85)에 연속될(in continuity with) 수 있다.
도 29 및 도 30을 참조하면, 상기 갭필 절연 막(84), 상기 제2 몰드 막(75), 및 상기 제1 몰드 막(73)을 제거하여 상기 하부 전극들(86)이 노출될 수 있다. 상기 지지대(supporter; 77P)는 상기 하부 전극들(86)의 측벽들에 접촉될 수 있다. 상기 지지대(supporter; 77P) 및 상기 제2 식각 저지 막(71) 사이에 빈 공간(75V)이 형성될 수 있다. 상기 하부 전극들(86)의 각각은 필라(pillar) 모양일 수 있다. 상기 제2 식각 저지 막(71)의 상부표면이 노출될 수 있다. 도 30은 상기 하부 전극들(86), 상기 지지대(supporter; 77P) 및 상기 지지대 개구부(83H)의 실시 예를 보여주는 레이아웃이다.
도 31을 참조하면, 상기 하부 전극들(86) 상에 커패시터 유전 막(88) 및 상부 전극(89)이 차례로 형성될 수 있다. 상기 상부 전극(89)은 상기 빈 공간(75V)을 채우고 상기 하부 전극들(86) 및 상기 지지대(supporter; 77P)를 덮을 수 있다. 상기 커패시터 유전 막(88)은 상기 하부 전극들(86) 및 상기 상부 전극(89) 사이에 개재될 수 있다. 상기 하부 전극들(86)의 바닥은 상기 주변 플러그들(57)의 상부표면들보다 낮은 레벨에 형성될 수 있다. 상기 하부 전극들(86)의 상부표면들은 상기 주변 배선들(59)보다 높은 레벨에 형성될 수 있다.
상기 커패시터 유전 막(88)은 (Ba,Sr)TiO3(BST), SrTiO3, BaTiO3, Ba(Zr,Ti)O3, Sr(Zr,Ti)O3, Pb(Zr,Ti)O3, Ta2O5, Ta2O5N, Al2O5, HfO2, ZrO2, 또는 TiO2 를 포함할 수 있다. 상기 상부 전극(89)은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaRuO3, CaRuO3, (Ba,Sr)RuO3, 또는 La(Sr,Co)O3 를 포함할 수 있다.
도 32a를 참조하면, 상기 매립 콘택 플러그들(85) 및 상기 셀 소스/드레인 영역들(31) 사이에 셀 금속실리사이드 막들(31S) 및 리세스된 플러그들(49A, 49B)이 형성될 수 있다.
상술한 바와 같이, 상기 매립 콘택 플러그들(85)이 상기 제1 열처리 공정(TB1) 및 상기 제2 열처리 공정(TB2)보다 나중에 형성될 수 있어서, 상기 매립 콘택 플러그들(85)의 열 변형을 방지할 수 있다. 또한, 상기 하부 전극들(86)이 상기 지지 막(77)을 패터닝하여 상기 지지대(supporter; 77P) 및 상기 지지대 개구부(83H)를 형성하는 공정보다 나중에 형성될 수 있어서, 상기 하부 전극들(86)의 식각 손상을 방지할 수 있다. 나아가서, 상기 하부 전극들(86) 및 상기 지지대(supporter; 77P) 사이의 접착상태는 종래에 비하여 현저히 개선될 수 있다.
도 32b를 참조하면, 매립 콘택 플러그들(85A)은 하부 전극들(86)보다 먼저 형성될 수 있다. 이 경우에, 상기 매립 콘택 플러그들(85A)은 상기 하부 전극들(86)과 다른 물질 막을 포함할 수 있다. 상기 매립 콘택 플러그들(85A)은 금속, 금속 실리사이드, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
[
실시예
4]
도 33 내지 도 36은 본 발명 기술적 사상의 제4 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 33을 참조하면, 반도체 기판(21) 상에 제1 활성영역(22), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 층간 절연 막(40), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제2 식각 저지 막(71), 제1 몰드 막(73), 제2 몰드 막(75) 및 하드마스크 패턴(79P)이 형성될 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 하드마스크 패턴(79P)을 식각 마스크로 사용하여 상기 제2 몰드 막(75), 상기 제1 몰드 막(73), 및 상기 제2 식각 저지 막(71)을 관통하여 상기 임시 플러그들(49)을 노출하는 전극 홀들(81H)이 형성될 수 있다. 상기 전극 홀들(81H)을 형성하는 동안 상기 제2 식각 저지 막(71)이 과다하게 식각되어 상기 제1 몰드 막(73) 아래에 언더컷(undercut) 영역들(73U)이 형성될 수 있다.
도 34 및 도 35를 참조하면, 상기 임시 플러그들(49)을 제거하여 상기 전극 홀들(81H)에 연통된 콘택 홀들(40H)이 노출될 수 있다. 상기 임시 플러그들(49)을 제거하는 동안 상기 하드마스크 패턴(79P)이 함께 제거될 수 있다. 응용 다른 실시 예에서, 상기 하드마스크 패턴(79P)은 상기 임시 플러그들(49)의 제거 전 또는 후에 별도의 공정을 통하여 제거될 수 있다.
상기 콘택 홀들(40H) 및 상기 전극 홀들(81H) 내에 매립 콘택 플러그들(85) 및 하부 전극들(86)이 형성될 수 있다. 상기 언더컷(undercut) 영역들(73U)은 상기 하부 전극들(86)에 의하여 매립될 수 있다.
도 36을 참조하면, 상기 제2 몰드 막(75) 및 상기 제1 몰드 막(73)을 제거하여 상기 하부 전극들(86)이 노출될 수 있다. 상기 하부 전극들(86) 상에 커패시터 유전 막(88) 및 상부 전극(89)이 차례로 형성될 수 있다.
다른 실시 예에서, 상기 하부 전극들(86) 사이에 도 31과 유사한 구성을 갖는 지지대(supporter; 77P)가 형성될 수 있다.
[
실시예
5]
도 37 내지 도 48은 본 발명 기술적 사상의 제5 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 37을 참조하면, 반도체 기판(21) 상에 제1 활성영역(22), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 층간 절연 막(40), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제2 식각 저지 막(71), 제1 몰드 막(73), 제2 몰드 막(75) 및 하드마스크 패턴(79P)이 형성될 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 하드마스크 패턴(79P)을 식각 마스크로 사용하여 상기 제2 몰드 막(75), 상기 제1 몰드 막(73), 및 상기 제2 식각 저지 막(71)을 관통하여 상기 임시 플러그들(49)을 노출하는 제1 전극 홀들(81H)이 형성될 수 있다. 상기 제1 전극 홀들(81H)을 형성하는 동안 상기 제2 식각 저지 막(71)이 과다하게 식각되어 상기 제1 몰드 막(73) 아래에 언더컷(undercut) 영역들(73U)이 형성될 수 있다.
도 38 및 도 39를 참조하면, 상기 하드마스크 패턴(79P)이 제거될 수 있다. 상기 제1 전극 홀들(81H) 내에 제1 임시 전극들(81)이 형성될 수 있다. 상기 제1 임시 전극들(81) 및 상기 제2 몰드 막(75)의 상부표면들은 실질적으로 동일 평면상에 노출될 수 있다.
상기 제2 몰드 막(75) 상에 제3 몰드 막(91), 제4 몰드 막(93), 지지 막(95), 및 상부 마스크 막(97)이 차례로 적층될 수 있다. 상기 제3 몰드 막(91)은 상기 제1 임시 전극들(81)을 덮을 수 있다. 상기 제4 몰드 막(93) 및 상기 상부 마스크 막(97)을 형성하는 공정은 상기 제1 열처리 공정(도 18의 TB1) 및 상기 제2 열처리 공정(도 20의 TB2)과 유사한 열처리 공정들을 포함할 수 있다.
도 40을 참조하면, 상기 상부 마스크 막(97)을 패터닝하여 상부 마스크 패턴(97P)이 형성될 수 있다. 상기 상부 마스크 패턴(97P)을 식각 마스크로 사용하여 상기 지지 막(95), 상기 제4 몰드 막(93), 및 상기 제3 몰드 막(91)을 관통하여 상기 제1 임시 전극들(81)을 노출하는 제2 전극 홀들(99H)이 형성될 수 있다. 상기 제2 전극 홀들(99H)은 상기 제1 임시 전극들(81)보다 좁은 폭을 갖도록 형성될 수 있다.
도 41을 참조하면, 상기 제2 전극 홀들(99H) 내에 제2 임시 전극들(99)이 형성될 수 있다. 상기 제2 임시 전극들(99)은 상기 제1 임시 전극들(81)과 동일한 물질 막을 포함할 수 있다.
상기 상부 마스크 패턴(97P) 상에 지지대 마스크 패턴(103)이 형성될 수 있다. 상기 지지대 마스크 패턴(103)을 식각 마스크로 사용하여 상기 상부 마스크 패턴(97P) 및 상기 지지 막(95)을 패터닝하여 지지대(supporter; 95P) 및 지지대 개구부(103H)가 형성될 수 있다. 상기 지지대 개구부(103H)는 상기 지지 막(95)을 관통할 수 있다. 상기 지지대 개구부(103H)의 바닥에 상기 제4 몰드 막(93)이 노출될 수 있다.
다른 실시 예에서, 상기 제2 임시 전극들(99)은 생략될 수 있다.
도 42를 참조하면, 상기 지지대 마스크 패턴(103)을 제거하여 상기 제4 몰드 막(93), 상기 제2 임시 전극들(99), 및 상기 상부 마스크 패턴(97P)이 노출될 수 있다. 상기 반도체 기판(21)의 전면상에 갭필 절연 막(104)이 형성될 수 있다. 상기 갭필 절연 막(104) 및 상기 상부 마스크 패턴(97P)을 평탄화하여 상기 제2 임시 전극들(99) 및 상기 지지대(supporter; 95P)의 상부표면이 노출될 수 있다. 상기 갭필 절연 막(104)은 상기 지지대 개구부(103H)내에 보존될 수 있다.
도 43a를 참조하면, 상기 제2 임시 전극들(99), 상기 제1 임시 전극들(81), 및 상기 임시 플러그들(49)을 제거하고 매립 콘택 플러그들(85), 제1 하부 전극들(86), 및 제2 하부 전극들(106)이 형성될 수 있다. 상기 매립 콘택 플러그들(85), 상기 제1 하부 전극들(86), 및 상기 제2 하부 전극들(106)은 동일한 물질 막을 포함할 수 있다. 상기 제2 하부 전극들(106)은 상기 제1 하부 전극들(86)보다 좁은 폭을 갖도록 형성될 수 있다. 이 경우에, 상기 제2 하부 전극들(106)의 측벽들은 상기 제1 하부 전극들(86)의 측벽들과 어긋나도록 형성될 수 있다.
43b를 참조하면, 상기 제2 임시 전극들(99)이 생략된 경우, 상기 제2 하부 전극들(106)이 형성된 후 상기 지지대(supporter; 95P) 및 지지대 개구부(103B)가 형성될 수 있다. 상기 지지대(supporter; 95P) 및 지지대 개구부(103B)의 형성에는 지지대 마스크 패턴(103A)이 적용될 수 있다.
도 44를 참조하면, 상기 갭필 절연 막(104), 상기 제4 몰드 막(93), 상기 제3 몰드 막(91), 상기 제2 몰드 막(75) 및 상기 제1 몰드 막(73)을 제거하여 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106)이 노출될 수 있다. 상기 지지대(supporter; 95P)는 상기 제2 하부 전극들(106)의 측벽들에 접촉될 수 있다. 상기 지지대(supporter; 95P) 및 상기 제2 식각 저지 막(71) 사이에 빈 공간(93V)이 형성될 수 있다.
도 45a를 참조하면, 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106) 상에 커패시터 유전 막(88) 및 상부 전극(89)이 차례로 형성될 수 있다.
도 45b를 참조하면, 상기 제1 하부 전극들(86) 사이에 제1 지지대(77P)가 형성될 수 있다. 상기 제2 하부 전극들(106) 사이에 제2 지지대(95P)가 형성될 수 있다.
도 45c를 참조하면, 상기 언더컷(undercut) 영역들(도 37의 73U)은 생략될 수 있다.
도 45d를 참조하면, 매립 콘택 플러그들(85A)은 상기 제1 하부 전극들(86)보다 먼저 형성될 수 있다. 이 경우에, 상기 매립 콘택 플러그들(85A)은 상기 제1 하부 전극들(86)과 다른 물질 막을 포함할 수 있다. 상기 매립 콘택 플러그들(85A)은 금속, 금속 실리사이드, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 46을 참조하면, 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106)은 동일한 폭을 갖도록 형성될 수 있다.
도 47을 참조하면, 상기 제2 하부 전극들(106)은 상기 제1 하부 전극들(86)보다 큰 폭을 갖도록 형성될 수 있다.
도 48을 참조하면, 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106)은 서로 어긋나도록 형성될 수 있다.
상술한 바와 같이, 본 발명 기술적 사상의 제5 실시 예에 따르면 상기 매립 콘택 플러그들(85) 및 상기 제1 하부 전극들(86)의 열 변형을 방지할 수 있다. 또한, 상기 제2 하부 전극들(106) 및 상기 지지대(supporter; 95P) 사이의 접착상태는 종래에 비하여 현저히 개선될 수 있다.
[
실시예
6]
도 49 내지 도 52는 본 발명 기술적 사상의 제6 실시 예에 따른 반도체 소자의 형성방법 및 관련된 소자를 설명하기 위한 단면도들이다.
도 49를 참조하면, 반도체 기판(21) 상에 제1 활성영역(22), 소자분리 막(24), 셀 게이트 유전 막(25), 셀 게이트 전극(27), 셀 게이트 캐핑 패턴(29), 셀 소스/드레인 영역들(31), 층간 절연 막(40), 비트 플러그(43), 비트 라인(45), 임시 플러그들(49), 제2 식각 저지 막(71), 제1 몰드 막(73), 제2 몰드 막(75), 및 제1 임시 전극들(81)이 형성될 수 있다. 이하에서는 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 제2 몰드 막(75) 상에 제3 몰드 막(91) 및 제4 몰드 막(93)이 차례로 적층될 수 있다. 상기 제4 몰드 막(93) 및 상기 제3 몰드 막(91)을 관통하여 상기 제1 임시 전극들(81)을 노출하는 제2 전극 홀들(99H)이 형성될 수 있다.
도 50을 참조하면, 상기 제1 임시 전극들(81) 및 상기 임시 플러그들(49)을 제거하여 제1 전극 홀들(81H) 및 콘택 홀들(40H)이 노출될 수 있다. 상기 제2 전극 홀들(99H), 상기 제1 전극 홀들(81H) 및 상기 콘택 홀들(40H)은 연통될 수 있다.
도 51을 참조하면, 상기 콘택 홀들(40H), 상기 제1 전극 홀들(81H) 및 상기 제2 전극 홀들(99H) 내에 매립 콘택 플러그들(85), 제1 하부 전극들(86), 및 제2 하부 전극들(106)이 형성될 수 있다. 상기 제4 몰드 막(93), 상기 제3 몰드 막(91), 상기 제2 몰드 막(75) 및 상기 제1 몰드 막(73)을 제거하여 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106)이 노출될 수 있다.
도 52를 참조하면, 상기 제1 하부 전극들(86) 및 상기 제2 하부 전극들(106) 상에 커패시터 유전 막(88) 및 상부 전극(89)이 차례로 형성될 수 있다.
[
실시예
7]
도 53은 본 발명 기술적 사상의 제7 실시 예에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 53을 참조하면, 제7 실시 예에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203) 중 적어도 하나는 도 1 내지 도 52를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 예를 들면, 상기 매립 콘택 플러그들(도 11a의 63, 도 45의 85)는 상기 반도체 패키지들(207) 및/또는 상기 제어 칩 패키지(203)의 내부에 형성될 수 있으며, 상기 비트 라인(도 45의 45)은 상기 모듈 기판(201)에 형성된 본드 핑거(bond finger)를 경유하여 상기 입출력 단자들(205)에 전기적으로 접속될 수 있다.
상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 포함할 수 있다. 이 경우에, 본 발명의 제7 실시 예에 따른 반도체 모듈은 메모리 모듈일 수 있다.
본 발명의 제7 실시 예에 따른 반도체 모듈은 상기 매립 콘택 플러그들(도 11a의 63, 도 45의 85)의 존재에 기인하여 종래에 비하여 현저히 우수한 전기적 특성을 보일 수 있다.
[
실시예
8]
도 54는 본 발명 기술적 사상의 제8 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 54를 참조하면, 도 1 내지 도 52를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 52를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120) 또는 상기 기능 유닛(2140)은 상기 매립 콘택 플러그들(도 11a의 63, 도 45의 85)을 포함할 수 있다. 상기 매립 콘택 플러그들(도 11a의 63, 도 45의 85)을 갖는 상기 전자 시스템(2100)은 종래에 비하여 현저히 우수한 전기적 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 반도체 기판 22: 제1 활성영역
23: 제2 활성영역 24: 소자분리 막
25: 셀 게이트 유전 막 27: 셀 게이트 전극
29: 셀 게이트 캐핑 패턴 31: 셀 소스/드레인 영역
31S: 셀 금속실리사이드 막 33: 주변 소스/드레인 영역
35: 주변 게이트 유전 막 37, 38: 주변 게이트 전극
39: 주변 게이트 캐핑 패턴 40: 층간 절연 막
40H: 콘택 홀 41: 게이트 스페이서
43: 비트 플러그 45: 비트 라인
49: 임시 플러그 49A, 49B: 리세스된 플러그
50: 제1 식각 저지 막 51: 상부 절연 막
51H: 주변 콘택 홀 53: 이온주입 마스크
54: 플러그 불순물영역 55: 주변 배리어 막
57: 주변 플러그 59: 주변 배선
59S: 주변 배선 스페이서 60: 주변 배선 캐핑 패턴
61: 셀 배리어 막 63: 매립 콘택 플러그
65: 몰드 막 65T: 트렌치
66: 상부 배리어 막 67, 68: 셀 배선
69: 셀 배선 캐핑 패턴
71: 제2 식각 저지 막 73: 제1 몰드 막
73U: 언더컷(undercut) 영역 75: 제2 몰드 막
75V: 빈 공간 77: 지지 막
77P: 지지대(supporter) 79: 마스크 막
79P: 하드마스크 패턴 79H: 개구부
81: 임시 전극 81H: 전극 홀
83: 지지대 마스크 패턴 83H: 지지대 개구부
84: 갭필 절연 막 85: 매립 콘택 플러그
86: 하부 전극 88: 커패시터 유전 막
89: 상부 전극 91: 제3 몰드 막
93: 제4 몰드 막 93V: 빈 공간
95: 지지 막 95P: 지지대(supporter)
97: 상부 마스크 막 97P: 상부 마스크 패턴
99: 제2 임시 전극 99H: 제2 전극 홀
103: 지지대 마스크 패턴 103H: 지지대 개구부
104: 갭필 절연 막 106: 제2 하부 전극
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
23: 제2 활성영역 24: 소자분리 막
25: 셀 게이트 유전 막 27: 셀 게이트 전극
29: 셀 게이트 캐핑 패턴 31: 셀 소스/드레인 영역
31S: 셀 금속실리사이드 막 33: 주변 소스/드레인 영역
35: 주변 게이트 유전 막 37, 38: 주변 게이트 전극
39: 주변 게이트 캐핑 패턴 40: 층간 절연 막
40H: 콘택 홀 41: 게이트 스페이서
43: 비트 플러그 45: 비트 라인
49: 임시 플러그 49A, 49B: 리세스된 플러그
50: 제1 식각 저지 막 51: 상부 절연 막
51H: 주변 콘택 홀 53: 이온주입 마스크
54: 플러그 불순물영역 55: 주변 배리어 막
57: 주변 플러그 59: 주변 배선
59S: 주변 배선 스페이서 60: 주변 배선 캐핑 패턴
61: 셀 배리어 막 63: 매립 콘택 플러그
65: 몰드 막 65T: 트렌치
66: 상부 배리어 막 67, 68: 셀 배선
69: 셀 배선 캐핑 패턴
71: 제2 식각 저지 막 73: 제1 몰드 막
73U: 언더컷(undercut) 영역 75: 제2 몰드 막
75V: 빈 공간 77: 지지 막
77P: 지지대(supporter) 79: 마스크 막
79P: 하드마스크 패턴 79H: 개구부
81: 임시 전극 81H: 전극 홀
83: 지지대 마스크 패턴 83H: 지지대 개구부
84: 갭필 절연 막 85: 매립 콘택 플러그
86: 하부 전극 88: 커패시터 유전 막
89: 상부 전극 91: 제3 몰드 막
93: 제4 몰드 막 93V: 빈 공간
95: 지지 막 95P: 지지대(supporter)
97: 상부 마스크 막 97P: 상부 마스크 패턴
99: 제2 임시 전극 99H: 제2 전극 홀
103: 지지대 마스크 패턴 103H: 지지대 개구부
104: 갭필 절연 막 106: 제2 하부 전극
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (10)
- 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 포함하는 기판;
상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 포함하는 제1 전도 플러그;
상기 제1 전도 플러그 및 상기 기판을 덮는 층간 절연 막;
상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 제2 전도 플러그;
상기 층간 절연 막 상에 형성되는 식각 저지 막;
상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 제3 전도 플러그;
상기 식각 저지 막을 관통하며, 상기 층간 절연 막 상에 형성되는 하부 전극;
상기 하부 전극 상에 형성되는 커패시터 절연 막;
상기 커패시터 절연 막 상에 형성되는 상부 전극; 및
서로 인접하는 상기 하부 전극의 측벽들에 접촉되고, 상기 서로 인접하는 하부 전극을 연결하는 지지대(supporter)를 포함하고,
상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 포함하고,
상기 하부 전극 및 상기 제2 전도 플러그는 박막 형성 공정을 이용하여 일체형 구조로 형성되며, 상기 제2 물질을 포함하고,
상기 커패시터 절연 막은 상기 지지대의 상부 표면 및 하부 표면과 접촉된 반도체 소자. - 제1 항에 있어서,
상기 제1 물질은 실리콘을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제2 물질은 Pt, Ru, Ir, PtO, RuO2, IrO2, SrRuO3, BaRuO3, CaRuO3, (Ba,Sr)RuO3, 및 La(Sr,Co)O3 중 어느 하나를 포함하는 반도체소자. - 제1 항에 있어서,
상기 제3 물질은 구리, 알루미늄, 및 텅스텐 중 어느 하나를 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제3 폭은 상기 제2 폭 보다 큰 반도체 소자. - 삭제
- 제1 항에 있어서,
상기 하부 전극은 제1 수평 두께의 제1 하부 전극; 및
제2 수평 두께의 제2 하부 전극을 포함하되, 상기 제1 수평 두께 및 상기 제2 수평 두께는 서로 다른 반도체 소자. - 제1 항에 있어서,
상기 제3 전도 플러그 상에 형성된 금속 배선을 더 포함하고, 상기 하부 전극과 상기 금속 배선이 동일한 레벨에 형성된 반도체 소자. - 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 포함하는 기판;
상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 포함하는 비트 플러그;
상기 비트 플러그 및 상기 기판을 덮는 층간 절연 막;
상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 매립 콘택 플러그;
상기 층간 절연 막 상에 형성되는 식각 저지 막;
상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 주변 플러그;
상기 식각 저지 막을 관통하며, 상기 층간 절연 막 상에 형성되는 하부 전극;
서로 인접하는 상기 하부 전극의 측벽들에 접촉되고, 상기 서로 인접하는 하부 전극을 연결하는 지지대(supporter);
상기 하부 전극 상의 커패시터 유전 막; 및
상기 커패시터 유전 막 상의 상부 전극을 포함하고,
상기 제3 폭은 상기 제2 폭보다 크고,
상기 하부 전극 및 상기 매립 콘택 플러그는 박막 형성 공정을 이용하여 일체형 구조로 형성되고, 상기 제2 물질을 포함하고,
상기 커패시터 유전 막은 상기 지지대의 상부 표면 및 하부 표면과 접촉되고,
상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 포함하는 반도체 소자. - 제9 항에 있어서,
상기 하부 전극은
상기 매립 콘택 플러그 상의 제1 하부 전극; 및
상기 제1 하부 전극 상의 제2 하부 전극을 포함하되, 상기 제1 하부 전극 및 상기 제2 하부 전극은 서로 다른 폭을 가지고,
상기 지지대(supporter)는
상기 제1 하부 전극에 접촉된 제1 지지대; 및
상기 제2 하부 전극에 접촉된 제2 지지대를 포함하는 반도체소자.
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