JP2004063559A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004063559A
JP2004063559A JP2002216577A JP2002216577A JP2004063559A JP 2004063559 A JP2004063559 A JP 2004063559A JP 2002216577 A JP2002216577 A JP 2002216577A JP 2002216577 A JP2002216577 A JP 2002216577A JP 2004063559 A JP2004063559 A JP 2004063559A
Authority
JP
Japan
Prior art keywords
capacitor
insulating film
interlayer insulating
plug
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002216577A
Other languages
English (en)
Inventor
Toshiyuki Ooashi
大芦　敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002216577A priority Critical patent/JP2004063559A/ja
Priority to US10/369,636 priority patent/US6770930B2/en
Priority to KR1020030014711A priority patent/KR20040010059A/ko
Priority to TW092108086A priority patent/TW200402144A/zh
Priority to DE10318412A priority patent/DE10318412A1/de
Priority to CNA031240240A priority patent/CN1471171A/zh
Publication of JP2004063559A publication Critical patent/JP2004063559A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】キャパシタの構造を簡略化した半導体装置を提供する。
【解決手段】キャパシタＣＰ１０とソース・ドレイン領域１１および１３との電気的な接続は、何れもキャパシタＣＰ１０内に挿入され、ソース・ドレイン領域１１および１３に達するコンタクトプラグ１０１によってなされている。キャパシタＣＰ１０は層間絶縁膜３の上主面内に埋め込まれるように配設されたキャパシタ上部電極１０３と、キャパシタ上部電極１０３の側面および下面を覆うように設けられたキャパシタ誘電体膜１０２とを有している。また、キャパシタ誘電体膜１０２はキャパシタ上部電極１０３を貫通するように設けられたコンタクトプラグ１０１の側面を覆うようにも設けられており、コンタクトプラグ１０１のキャパシタ誘電体膜１０２で覆われた部分はキャパシタ下部電極１０１として機能する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はキャパシタを有する半導体装置に関し、特にメモリセル部などに使用されるＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）構造のキャパシタを有した半導体装置に関する。
【０００２】
【従来の技術】
半導体装置、特にダイナミックＲＡＭ（ＤＲＡＭ）では、高集積化、大容量化が進むに伴い、製造工程数が増え、製造期間が長くなる傾向にある。この解決策として、製造工程の簡略化を図ることが最も重要な要素となっている。
【０００３】
図３２に、従来のＤＲＡＭ９０のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に配設されたロジック回路、センスアンプ、デコーダなどの周辺回路領域ＬＲとの部分断面図を示す。
【０００４】
図３２に示すように、シリコン基板１の主面表面内に、素子分離絶縁膜２が選択的に配設され、メモリセル領域ＭＲおよび周辺回路領域ＬＲが規定されるとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲが規定されている。
【０００５】
そして、メモリセル領域ＭＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１１、１２、１３が選択的に配設され、ソース・ドレイン領域１１と１２の端縁上部間、およびソース・ドレイン領域１２と１３の端縁上部間に渡るように、それぞれゲート絶縁膜２１が選択的に配設され、それぞれのゲート絶縁膜２１の上部にゲート電極２２が配設されている。
【０００６】
また、それぞれのゲート電極２２の側面を覆うようにサイドウォール絶縁膜２３が配設され、ＭＯＳトランジスタが構成されている。
【０００７】
なお、素子分離絶縁膜２上にもゲート絶縁膜２１、ゲート電極２２およびサイドウォール絶縁膜２３が配設されているが、これはワード線（トランスファーゲート）として機能する。
【０００８】
また、周辺回路領域ＬＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１４および１５が選択的に配設され、ソース・ドレイン領域１４と１５の端縁上部間に渡るようにゲート絶縁膜３１が配設されている。そして、ゲート絶縁膜３１の上部にはゲート電極３２が配設され、ゲート電極３２の側面を覆うようにサイドウォール絶縁膜３３が配設されて、ＭＯＳトランジスタを構成している。
【０００９】
そして、これら、メモリセル領域ＭＲおよび周辺回路領域ＬＲを覆うように、シリコン酸化膜等の層間絶縁膜３が配設されている。
【００１０】
なお、メモリセル領域ＭＲにおいては、ソース・ドレイン領域１２の上方の層間絶縁膜３中にはビット線４２が選択的に形成され、ビット線４２は、コンタクトプラグ４１を介してソース・ドレイン領域１２に電気的に接続される構成となっている。
【００１１】
そして、メモリセル領域ＭＲにおいては、層間絶縁膜３の上部には、ソース・ドレイン領域１１および１３の配設領域の上方にそれぞれ対応して、円筒型キャパシタを構成する円筒型の下部電極５２が選択的に形成されている。そして、下部電極５２と、ソース・ドレイン領域１１および１３との間は、それぞれ層間絶縁膜３を貫通するように配設されたコンタクトプラグ５１によって電気的に接続されている。
【００１２】
また、下部電極５２の表面上から、下部電極５２間およびその周囲の層間絶縁膜３上にかけてＴａ２Ｏ５等の誘電体で構成されたキャパシタ誘電体膜５３が配設され、キャパシタ誘電体膜５３の表面に沿うように、キャパシタ上部電極５４が配設されて、円筒型キャパシタＣＰ１が構成されている。
【００１３】
そして、円筒型キャパシタＣＰ１を覆うように全面に渡って層間絶縁膜４が配設されている。なお、メモリセル領域ＭＲと周辺回路領域ＬＲとで層間絶縁膜４の主面の高さが一致するように平坦化されており、層間絶縁膜４の上部には層間絶縁膜５が配設されている。
【００１４】
メモリセル領域ＭＲの層間絶縁膜５の下主面内には、キャパシタ上部電極５４と電気的に接続される第１配線層である配線層７２が選択的に配設され、配線層７２の上方の層間絶縁膜５の上主面内には配線層７４が配設され、コンタクトプラグ７３を介して配線層７２と電気的に接続されている。なお、配線層７２とキャパシタ上部電極５４とは層間絶縁膜４内に設けられたコンタクトプラグ７１を介して電気的に接続されている。
【００１５】
また、周辺回路領域ＬＲの層間絶縁膜５の下主面内においては、第１配線層である配線層６２が選択的に配設されている。配線層６２は、ソース・ドレイン領域１４および１５の上方に対応する領域にそれぞれ配設され、何れも、層間絶縁膜３および４を貫通してソース・ドレイン領域１４および１５に達するコンタクトプラグ６１によってソース・ドレイン領域１４および１５と電気的に接続されている。
【００１６】
また、層間絶縁膜５の上主面内には第２配線層である配線層６４が選択的に配設され、コンタクトプラグ６４を介して、配線層６２の一方と電気的に接続されている。なお、配線層６２の他方には層間絶縁膜５を貫通するコンタクトプラグ６５が接続されている。
【００１７】
なお、配線層６２、６４、７２および７４、コンタクトプラグ６３、６５および７３は例えば銅（Ｃｕ）で構成され、コンタクトプラグ５１、６１および７１は例えばタングステン（Ｗ）で構成されている。
【００１８】
なお、層間絶縁膜５の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては図示および説明を省略する。
【００１９】
【発明が解決しようとする課題】
以上説明したように従来のＤＲＡＭ９０においては、ＭＩＭ構造のキャパシタとして、円筒型キャパシタＣＰ１を備えているが、当該キャパシタＣＰ１の形成においては、層間絶縁膜３中に電極プラグとなるコンタクトプラグ５１を形成し、キャパシタ下部電極５２、キャパシタ誘電体膜５３およびキャパシタ上部電極５４を順に形成し、さらにキャパシタ上部電極５４と配線層７２との接続ためのコンタクトプラグ７１を形成するなど、複雑な製造工程が必要であった。
【００２０】
本発明は上記のような問題点を解消するためになされたもので、キャパシタの構造を簡略化した半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、多層構造の半導体装置であって、層間絶縁膜の第１の領域の上主面内に配設されたキャパシタと、前記層間絶縁膜の第２の領域の上主面内に配設された配線層とを備え、前記キャパシタは、前記層間絶縁膜の前記第１の領域の上主面内に埋め込まれるように配設されたキャパシタ上部電極と、少なくとも前記キャパシタ上部電極の側面および下面を覆うように設けられたキャパシタ誘電体膜と、前記キャパシタと前記キャパシタよりも下層の構成とを電気的に接続するとともに、前記キャパシタ上部電極の厚さ方向に、その一部分が挿入され、挿入部分がキャパシタ下部電極として機能する少なくとも１つの下部電極兼用プラグとを有し、前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の表面も併せて覆い、前記配線層は、前記配線層の厚さ方向に、その一部分が挿入された少なくとも１つのコンタクトプラグによって、前記配線層よりも下層の構成と電気的に接続される。
【００２２】
本発明に係る請求項２記載の半導体装置は、前記少なくとも１つの下部電極兼用プラグは、前記キャパシタ上部電極への挿入部分が、前記キャパシタ上部電極を貫通するように配設され、前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の側面を覆うように配設される。
【００２３】
本発明に係る請求項３記載の半導体装置は、前記少なくとも１つの下部電極兼用プラグが、前記キャパシタ上部電極への挿入部分が、前記キャパシタ上部電極を貫通しないように配設され、前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の側面および端面を覆うように配設される。
【００２４】
本発明に係る請求項４記載の半導体装置は、前記少なくとも１つの下部電極兼用プラグは、前記層間絶縁膜の主面に平行な面での断面形状が長方形をなす直方体形状を有する。
【００２５】
本発明に係る請求項５記載の半導体装置は、前記直方体形状の前記少なくとも１つの下部電極兼用プラグが、半導体基板上に配設されたＭＯＳトランジスタのソース・ドレイン領域に電気的に接続されるプラグであって、その長方形断面の長手方向が前記ＭＯＳトランジスタのゲート長方向に一致するように配設され、その下端面において前記ＭＯＳトランジスタのゲート構造上にも係合する。
【００２６】
本発明に係る請求項６記載の半導体装置は、前記少なくとも１つの下部電極兼用プラグは、複数の下部電極兼用プラグであって、前記複数の下部電極兼用プラグは前記キャパシタより下層の前記構成に電気的に共通に接続される。
【００２７】
本発明に係る請求項７記載の半導体装置は、前記少なくとも１つのコンタクトプラグと前記少なくとも１つの下部電極兼用プラグとは同一の材質で構成され、前記配線層と前記キャパシタ上部電極とは、同一の材質で構成されている。
【００２８】
本発明に係る請求項８記載の半導体装置は、前記層間絶縁膜の前記第１の領域が、前記キャパシタに電荷を蓄積することでデータを保持するメモリセル領域であって、前記層間絶縁膜の前記第２の領域は、前記メモリセル部に連動して動作する周辺回路領域である。
【００２９】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１の半導体装置として、図１を用いてＤＲＡＭ１００の構成について説明する。
【００３０】
図１にはＤＲＡＭ１００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に配設されたロジック回路、センスアンプ、デコーダなどの周辺回路領域ＬＲとの部分断面図を示す。なお、図１はＤＲＡＭ１００の一部の構成を示しているだけであり、各要素の個数等はこれに限定されるものではない。
【００３１】
図１に示すように、シリコン基板１の主面表面内に、素子分離絶縁膜２が選択的に配設され、メモリセル領域ＭＲおよび周辺回路領域ＬＲが規定されるとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲが規定されている。
【００３２】
そして、メモリセル領域ＭＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１１、１２、１３が選択的に配設され、ソース・ドレイン領域１１と１２の端縁上部間、およびソース・ドレイン領域１２と１３の端縁上部間に渡るように、それぞれゲート絶縁膜２１が選択的に配設され、それぞれのゲート絶縁膜２１の上部にゲート電極２２が配設されている。
【００３３】
また、それぞれのゲート電極２２の側面を覆うようにサイドウォール絶縁膜２３が配設され、ＭＯＳトランジスタが構成されている。
【００３４】
なお、素子分離絶縁膜２上にもゲート絶縁膜２１、ゲート電極２２およびサイドウォール絶縁膜２３が配設されているが、これはワード線（トランスファーゲート）として機能する。
【００３５】
また、周辺回路領域ＬＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１４および１５が選択的に配設され、ソース・ドレイン領域１４と１５の端縁上部間に渡るようにゲート絶縁膜３１が配設されている。そして、ゲート絶縁膜３１の上部にはゲート電極３２が配設され、ゲート電極３２の側面を覆うようにサイドウォール絶縁膜３３が配設されて、ＭＯＳトランジスタを構成している。
【００３６】
そして、これら、メモリセル領域ＭＲおよび周辺回路領域ＬＲを覆うように、シリコン酸化膜等の層間絶縁膜３が配設されている。
【００３７】
なお、メモリセル領域ＭＲにおいては、ソース・ドレイン領域１２の上方の層間絶縁膜３中にはビット線４２が選択的に形成され、ビット線４２は、コンタクトプラグ４１を介してソース・ドレイン領域１２に電気的に接続される構成となっている。
【００３８】
そして、メモリセル領域ＭＲにおいては、層間絶縁膜３の上主面内にキャパシタＣＰ１０が配設され、キャパシタＣＰ１０とソース・ドレイン領域１１および１３との電気的な接続は、何れもキャパシタＣＰ１０内に挿入され、ソース・ドレイン領域１１および１３に達するコンタクトプラグ１０１によってなされている。なお、コンタクトプラグ１０１は、キャパシタ上部電極１０３を厚さ方向に貫通するように挿入されている。
【００３９】
ここで、キャパシタＣＰ１０は層間絶縁膜３の上主面内に埋め込まれるように配設されたキャパシタ上部電極１０３と、キャパシタ上部電極１０３の側面および下面を覆うように設けられたキャパシタ誘電体膜１０２とを有している。また、キャパシタ誘電体膜１０２はキャパシタ上部電極１０３を、その厚さ方向に貫通するように設けられたコンタクトプラグ１０１の側面を覆うようにも設けられており、コンタクトプラグ１０１のキャパシタ誘電体膜１０２で覆われた部分はキャパシタ下部電極１０１として機能する。従って、メモリセル領域ＭＲにおいてはコンタクトプラグ１０１はキャパシタ下部電極を兼用する下部電極兼用プラグであると言うことができる。なお、コンタクトプラグ１０１は円柱状または角柱状をなし、例えばタングステン（Ｗ）で構成されている。
【００４０】
また、周辺回路領域ＬＲにおいては、層間絶縁膜３の上主面内に第１配線層である配線層２０１が選択的に配設されている。配線層２０１は、ソース・ドレイン領域１４および１５の上方に対応する領域にそれぞれ配設され、ソース・ドレイン領域１４および１５とは、何れも配線層２０１を厚さ方向に貫通するとともに層間絶縁膜３を貫通してソース・ドレイン領域１４および１５に達するコンタクトプラグ１０１によって電気的に接続されている。
【００４１】
そして、層間絶縁膜３の上部には層間絶縁膜６が配設され、メモリセル領域ＭＲの層間絶縁膜６の上主面内には第２配線層である配線層３０２が選択的に配設され、コンタクトプラグ３０１を介してキャパシタ上部電極１０３と電気的に接続されている。
【００４２】
また、周辺回路領域ＬＲの層間絶縁膜６の上主面内には第２配線層である配線層４０２が選択的に配設され、コンタクトプラグ４０１を介して、配線層２０１の一方と電気的に接続されている。なお、配線層２０１の他方には層間絶縁膜６を貫通するコンタクトプラグ４０３が接続されている。
【００４３】
なお、キャパシタ上部電極１０３、配線層２０１、３０２および４０２、コンタクトプラグ３０１、４０１および４０３は例えば銅（Ｃｕ）で構成されている。
【００４４】
なお、層間絶縁膜６の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては図示および説明を省略する。
【００４５】
＜Ａ−２．製造方法＞
以下、ＤＲＡＭ１００の製造方法について、製造工程を順に示す断面図である図２〜図１４を用いて説明する。
【００４６】
図２〜図１４はＤＲＡＭ１００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に形成された、ロジック回路、センスアンプ、デコーダなどの周辺回路領域ＬＲとを示す部分断面図である。
【００４７】
まず、図２に示すようにシリコン基板１を準備し、図３に示す工程において、シリコン基板１の主面表面内に、素子分離絶縁膜２を選択的に形成して、メモリセル領域ＭＲおよび周辺回路領域ＬＲを規定するとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲを規定する。
【００４８】
次に、図４に示す工程において従来からの手法により、メモリセル領域ＭＲの活性領域ＡＲにおいては、ゲート絶縁膜２１およびゲート電極２２の積層構造を、周辺回路領域ＬＲにおいてはゲート絶縁膜３１およびゲート電極３２の積層構造を選択的に形成する。ここで、ゲート絶縁膜２１および３１は例えばシリコン酸化膜で構成し、その厚さは２ｎｍ程度に設定され、ゲート電極２２および３２はポリシリコン膜で構成し、その厚さは２００ｎｍ程度に設定される。
【００４９】
なお、メモリセル領域ＭＲにおいては素子分離絶縁膜２の上部にもゲート絶縁膜２１およびゲート電極２２の積層構造を形成する。
【００５０】
次に、図５に示す工程において、メモリセル領域ＭＲにおいてはゲート電極２２を注入マスクとして不純物のイオン注入を行い、シリコン基板１の主面内にソース・ドレイン領域１１、１２および１３を形成する。また、周辺回路領域ＬＲにおいては、ゲート電極３２を注入マスクとして不純物のイオン注入を行い、シリコン基板１の主面内にソース・ドレイン領域１４および１５を形成する。
【００５１】
その後、ゲート電極２２の側面を覆うようにサイドウォール絶縁膜２３を形成し、またゲート電極３２の側面を覆うようにサイドウォール絶縁膜３３を形成してＭＯＳトランジスタを得る。
【００５２】
次に、図６に示す工程において、シリコン基板１上全面に、例えばシリコン酸化膜で厚さ４００ｎｍ程度の層間絶縁膜３Ａを形成してＭＯＳトランジスタを覆う。そして、メモリセル領域ＭＲにおいて、層間絶縁膜３Ａを貫通してソース・ドレイン領域１２に達するコンタクトホールＣＨ１を形成する。
【００５３】
次に、図７に示す工程において、層間絶縁膜３Ａ上に例えばタングステンで構成される厚さ１００ｎｍ程度の導電体膜を形成して、コンタクトホールＣＨ１を埋め込んでコンタクトプラグ４１を形成した後、導電体膜を選択的に除去してビット線４２を形成する。
【００５４】
次に、図８に示す工程において、層間絶縁膜３Ａ上に、例えばシリコン酸化膜で構成される厚さ６００ｎｍ程度の層間絶縁膜を形成して、層間絶縁膜３Ａと合わせた厚さが１０００ｎｍ程度の層間絶縁膜３を得る。
【００５５】
その後、層間絶縁膜３上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、コンタクトプラグ形成用のレジストパターンを転写して、レジストマスクＲＭ１を形成する。
【００５６】
そして、レジストマスクＲＭ１を用いて、異方性ドライエッチングを施すことで、層間絶縁膜３を貫通するコンタクトホールＣＨ１１を形成する。なお、コンタクトホールＣＨ１１は円柱状または角柱状をなしている。
【００５７】
ここで、メモリセル領域ＭＲのコンタクトホールＣＨ１１は、ソース・ドレイン領域１１および１３に到達する位置に設けられ、周辺回路領域ＬＲのコンタクトホールＣＨ１１は、ソース・ドレイン領域１４および１５に到達する位置に設けられる。
【００５８】
次に、レジストマスクＲＭ１を除去した後、図９に示す工程において、層間絶縁膜３の全面に、例えばタングステンで構成される厚さ１００ｎｍ程度の導電体膜を形成して各コンタクトホールＣＨ１１に導電体膜を埋め込む。その後、層間絶縁膜３上の導電体膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって除去し、コンタクトホールＣＨ１１内にコンタクトプラグ１０１を形成する。
【００５９】
次に、図１０に示す工程において、層間絶縁膜３上全面にレジストを塗布し、写真製版技術によりキャパシタおよび第１配線層形成用のレジストパターンを転写してレジストマスクＲＭ２を形成する。
【００６０】
キャパシタ形成用のレジストパターンは、後に形成されるキャパシタ上部電極１０３が形成される複数のメモリセルを含む広範囲な領域が開口部となったパターンであり、第１配線層形成用のレジストパターンは、後に形成される第１配線層の形成領域が開口部となったパターンである。
【００６１】
次に、レジストマスクＲＭ２を用いて異方性ドライエッチングを施して層間絶縁膜３を選択的に除去し、メモリセル領域ＭＲにおいてはキャパシタ形成用のリセス部ＲＰ１を、周辺回路領域ＬＲにおいては第１配線層形成用のリセス部ＲＰ２を同時に形成する。なお、リセス部ＲＰ１およびＲＰ２の深さは３００ｎｍ程度であり、それぞれの底部からはコンタクトプラグ１０１が突出している。
【００６２】
次に、レジストマスクＲＭ２を除去した後、図１１に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えばＴａ２Ｏ５で構成される厚さ１０ｎｍ程度の誘電体膜を形成し、その後、メモリセル領域ＭＲにおいては誘電体膜を覆うようにレジストマスクＲＭ３をパターニングする。そして、周辺回路領域ＬＲの誘電体膜をエッチングにより除去して、メモリセル領域ＭＲのみにキャパシタ誘電体膜１０２を形成する。なお、キャパシタ誘電体膜１０２は、リセス部ＲＰ１の内面に沿って形成されるとともに、リセス部ＲＰ１の底面から突出するコンタクトプラグ１０１の側面および端面を覆うように配設される。
【００６３】
次に、レジストマスクＲＭ３を除去した後、図１２に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えば銅で構成される厚さ３００ｎｍ程度の導電体膜を形成し、リセス部ＲＰ１およびＲＰ２に導電体膜を埋め込む。
【００６４】
その後、ＣＭＰによって層間絶縁膜３上の導電体膜およびリセス部ＲＰ１およびＲＰ２上に盛り上がる導電体膜を除去することで平坦化を行う。この際、メモリセル領域ＭＲにおいては、コンタクトプラグ１０１の端面のキャパシタ誘電体膜１０２も、層間絶縁膜３上のキャパシタ誘電体膜１０２も併せて除去される。
【００６５】
この結果、メモリセル領域ＭＲにおいては、層間絶縁膜３の上主面内に埋め込まれた、キャパシタ上部電極１０３とキャパシタ誘電体膜１０２と、キャパシタ上部電極１０３を、その厚さ方向に貫通するように設けられキャパシタ下部電極を兼用するコンタクトプラグ１０１とによってキャパシタＣＰ１０が得られ、周辺回路領域ＬＲにおいては、層間絶縁膜３の上主面内に埋め込まれた配線層２０１が得られる。なお、図１０〜図１２を用いて説明した第１配線層の製造方法は、シングルダマシン（Ｓｉｎｇｌｅ　Ｄａｍａｓｃｅｎｅ）法と呼称され、キャパシタ上部電極１０３はシングルダマシン法で形成されたものと言うことができる。
【００６６】
次に、図１３に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、シリコン酸化膜等で層間絶縁膜６を形成する。
【００６７】
その後、層間絶縁膜６上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、コンタクトプラグ形成用のレジストパターンを転写して、レジストマスクＲＭ４を形成する。
【００６８】
そして、レジストマスクＲＭ４を用いて、異方性ドライエッチングを施すことで、メモリセル領域ＭＲにおいてはキャパシタＣＰ１０のキャパシタ上部電極１０３に達するビアホールＢＨ１１を、周辺回路領域ＬＲにおいては、配線層２０１に達するビアホールＢＨ１２を形成する。
【００６９】
次に、レジストマスクＲＭ４を除去した後、図１４に示す工程において、層間絶縁膜６上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、第２配線層形成用のレジストパターンを転写して、レジストマスクＲＭ５を形成する。
【００７０】
そして、レジストマスクＲＭ５を用いて、異方性ドライエッチングを施すことで、メモリセル領域ＭＲにおいてはビアホールＢＨ１１に連通するリセス部ＲＰ１１を、周辺回路領域ＬＲにおいては、一方のビアホールＢＨ１１に連通するリセス部ＲＰ１２を同時に形成する。なお、リセス部ＲＰ１１およびＲＰ１２の深さは２５０ｎｍ程度であり、その後、レジストマスクＲＭ５を除去した後、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えば銅で構成される厚さ３００ｎｍ程度の導電体膜を形成し、リセス部ＲＰ１１、ＲＰ１２およびビアホールＢＨ１１およびビアホールＢＨ１２に同時に導電体膜を埋め込む。この後、ＣＭＰによって層間絶縁膜６上の導電体膜を除去する。
【００７１】
この結果、図２に示したように、メモリセル領域ＭＲの層間絶縁膜６の上主面内には第２配線層である配線層３０２が選択的に配設され、コンタクトプラグ３０１を介してキャパシタ上部電極１０３と電気的に接続された構成が得られ、周辺回路領域ＬＲの層間絶縁膜６の上主面内には第２配線層である配線層４０２が選択的に配設され、コンタクトプラグ４０１を介して、配線層２０１の一方と電気的に接続され、配線層２０１の他方には層間絶縁膜６を貫通するコンタクトプラグ４０３が接続された構成が得られる。
【００７２】
なお、図１３および図１４を用いて説明した第２配線層の製造方法は、デュアルダマシン（Ｄｕａｌ　Ｄａｍａｓｃｅｎｅ）法と呼称される。
【００７３】
ここで、ＤＲＡＭ１００のメモリセル領域ＭＲの平面構成の一例を図１５に示す。
【００７４】
図１５は、図１２に示す状態においてメモリセル領域ＭＲをキャパシタ上部電極１０３側から見た場合の平面構成を示しており、便宜的に、キャパシタ上部電極１０３を破線で示し、キャパシタ上部電極１０３より下層の構成を明示している。また、ビット線４２はその一部だけを示している。なお、図２〜図１４におけるメモリセル領域ＭＲはＡ−Ａ線での矢視断面図に相当し、キャパシタ上部電極１０３は、複数のメモリセルを含む広範囲な領域を覆うように配設されていることが判る。
【００７５】
なお、図１５においてはソース・ドレイン領域１１および１２には、それぞれコンタクトプラグ１０１が１つずつ接続される構成を示したが、ソース・ドレイン領域１１および１２の面積が広く、コンタクトプラグ１０１を複数接続することができる場合には、複数配設しても良い。これにより、メモリセル１つあたりの電荷蓄積容量を増すことができる。
【００７６】
＜Ａ−３．作用効果＞
以上説明したように、本発明に係る実施の形態１の半導体装置においては、キャパシタＣＰ１０を、その下部電極をキャパシタコンタクトであるコンタクトプラグ１０１と兼用する構成とし、メモリセル領域ＭＲにおいては下部電極とキャパシタコンタクトとを同時に形成できるようにし、また、周辺回路領域ＬＲにおける第１配線層と半導体素子とのコンタクトであるコンタクトプラグ１０１も同時に形成するようにしたので、製造工程を簡略化して、製造コストを低減できる。
【００７７】
また、キャパシタＣＰ１０を、層間絶縁膜３の上主面内に埋め込む構成とし、キャパシタ上部電極１０３をメモリセル領域ＭＲにおける第１配線層としても兼用し、キャパシタ上部電極１０３をシングルダマシン法により周辺回路領域ＬＲの第１配線層の形成と同時に形成できるようにしたので、製造工程を簡略化して、製造コストを低減できる。
【００７８】
また、メモリセル領域ＭＲのコンタクトプラグ１０１がキャパシタ上部電極１０３を貫通する構成となっているので、製造が容易である。
【００７９】
＜Ａ−４．変形例＞
以上説明したＤＲＡＭ１００の変形例として、図１６にＤＲＡＭ１００Ａの構成を示す。なお、図１に示したＤＲＡＭ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図１６に示すキャパシタＣＰ１０Ａにおいては、メモリセル領域ＭＲのコンタクトプラグ１０１がキャパシタ上部電極１０３を貫通せず、挿入部分がキャパシタ上部電極１０３で囲まれる構成となっており、コンタクトプラグ１０１の端面にもキャパシタ誘電体膜１０２が配設されて、キャパシタ下部電極の表面積が広くなった構成となっている。このため、キャパシタの蓄積電荷量をＤＲＡＭ１００よりも大きくすることができる。なお、周辺回路領域ＬＲのコンタクトプラグ１０１も配線層２０１を貫通しない構成となっている。
【００８１】
ここで、図１７を用いてＤＲＡＭ１００Ａの製造方法を説明する。なお、図１７に至るまでの工程は図２〜図９を用いて説明したＤＲＡＭ１００の製造工程と同じであり、図９に示す工程でコンタクトホールＣＨ１１内にコンタクトプラグ１０１を形成した後、図１７に示す工程において異方性エッチングにより、コンタクトホールＣＨ１１内のコンタクトプラグ１０１を、その先端部が所定深さに達するまで除去することで、コンタクトホールＣＨ１１内にその先端部が奥まったコンタクトプラグ１０１を得ることができる。この深さは、コンタクトプラグ１０１の上端面にキャパシタ誘電体膜１０２を形成した状態でキャパシタ上部電極１０３で覆った場合に、キャパシタ上部電極１０３からキャパシタ誘電体膜１０２が露出しない深さに設定される。
【００８２】
以後、図１０〜図１４を用いて説明した製造工程を経ることで、図１６に示すキャパシタＣＰ１０Ａを有するＤＲＡＭ１００Ａを得ることができる。
【００８３】
＜Ａ−５．応用例＞
図１〜図１５を用いて説明した実施の形態１および図１６を用いて説明した変形例においては、ＤＲＡＭのメモリセル領域ＭＲのキャパシタにおいて、その構造を簡略化する例を示したが、当該キャパシタの適用はメモリセル領域に限定されるものではなく、例えばロジック領域など、キャパシタを要する回路領域であればどこに適用しても良く、また、適用する半導体装置もＤＲＡＭに限定されるものではない。
【００８４】
図１８は、メモリセル領域以外の領域に本発明に係るキャパシタを適用する例を示している。
【００８５】
図１８においては、層間絶縁膜Ｌ１、Ｌ２およびＬ３が順に積層された構造において、層間絶縁膜Ｌ１の上主面内に例えばタングステン（Ｗ）で構成された配線層５０１が配設され、層間絶縁膜Ｌ２の上主面内にキャパシタＣＰ２０が配設され、キャパシタＣＰ２０と配線層５０１とは、キャパシタＣＰ２０を厚さ方向に貫通するとともに層間絶縁膜Ｌ２を貫通して配線層５０１に達する複数のコンタクトプラグ８１によって電気的に接続されている。
【００８６】
キャパシタＣＰ２０は、図１を用いて説明したキャパシタＣＰ１０と基本的に同じ構成であり、層間絶縁膜３の上主面内に埋め込まれるように配設されたキャパシタ上部電極８３と、キャパシタ上部電極８３の側面および下面を覆うように設けられた例えばＴａ２Ｏ５で構成されるキャパシタ誘電体膜８２とを有し、キャパシタ上部電極８３を厚さ方向に貫通するコンタクトプラグ８１の側面をキャパシタ誘電体膜８２が覆い、当該部分がキャパシタ下部電極８１として機能する構成となっている。なお、コンタクトプラグ８１は例えばタングステンで構成されている。
【００８７】
また、層間絶縁膜３の上主面内には配線層６０１も選択的に配設されている。配線層６０１は、配線層６０１を厚さ方向に貫通するとともに層間絶縁膜３を貫通して配線５０１に達するコンタクトプラグ８１によって電気的に接続されている。
【００８８】
そして、層間絶縁膜Ｌ３上には配線層９２および７０２が選択的に配設され、それぞれ、層間絶縁膜Ｌ３を貫通してキャパシタ上部電極８３および配線層６０１に電気的に接続されている。なお、キャパシタ上部電極８３、配線層９２、６０１および７０２、コンタクトプラグ９１および７０１は例えば銅（Ｃｕ）で構成されている。
【００８９】
キャパシタＣＰ２０への電荷の蓄積あるいは放出は、配線層７０２、コンタクトプラグ７０１、配線層６０１、コンタクトプラグ８１および配線層５０１を介して行うことができる。
【００９０】
なお、層間絶縁膜Ｌ３の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては図示および説明を省略する。
【００９１】
キャパシタＣＰ２０は、キャパシタＣＰ１０と同様の効果を備えるだけでなく、複数のコンタクトプラグ８１（すなわちキャパシタ下部電極）を有しているので、キャパシタ下部電極の総表面積が大きくなり、蓄積電荷量を大きくできるという特徴も備えている。
【００９２】
また、図１６を用いて説明したキャパシタＣＰ１０Ａと同様に、コンタクトプラグ８１がキャパシタ上部電極８３を貫通せず、挿入部分がキャパシタ上部電極８３で囲まれる構成とすることで、コンタクトプラグ８１の端面にもキャパシタ誘電体膜８２が配設されて、キャパシタ下部電極の表面積がさらに広くなった構成としても良い。
【００９３】
図１９に当該構成を有するキャパシタＣＰ２０Ａの構成を示す。図１８のキャパシタＣＰ２０との相違は、コンタクトプラグ８１がキャパシタ上部電極８３を貫通しない構成となっている点であり、図１８に示したキャパシタＣＰ２０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、コンタクトプラグ８１も配線層６０１を貫通しない構成となっている。
【００９４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２の半導体装置として、図２０を用いてＤＲＡＭ２００の構成について説明する。
【００９５】
図２０にはＤＲＡＭ２００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に配設されたロジック回路、センスアンプ、デコーダなどの周辺回路領域ＬＲとの部分断面図を示す。なお、図１に示したＤＲＡＭ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９６】
メモリセル領域ＭＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１１、１２、１３が選択的に配設され、ソース・ドレイン領域１１と１２の端縁上部間、およびソース・ドレイン領域１２と１３の端縁上部間に渡るように、それぞれゲート絶縁膜２１が選択的に配設され、それぞれのゲート絶縁膜２１の上部にゲート電極２２が配設されている。そして、ゲート電極２２上にはシリコン窒化膜２４が配設され、それぞれのゲート電極２２、シリコン窒化膜２４の側面を覆うようにサイドウォール窒化膜２５が配設されて、ＭＯＳトランジスタが構成されている。
【００９７】
なお、素子分離絶縁膜２上にもゲート絶縁膜２１、ゲート電極２２、シリコン窒化膜２４およびサイドウォール窒化膜２５が配設されているが、これはワード線（トランスファーゲート）として機能する。
【００９８】
また、周辺回路領域ＬＲの活性領域ＡＲにおいては、基板表面内にソース・ドレイン領域１４および１５が選択的に配設され、ソース・ドレイン領域１４と１５の端縁上部間に渡るようにゲート絶縁膜３１が配設されている。そして、ゲート絶縁膜３１の上部にはゲート電極３２が配設され、ゲート電極３２上にはシリコン窒化膜３４が配設され、それぞれのゲート電極３２、シリコン窒化膜３４の側面を覆うようにサイドウォール窒化膜３５が配設されて、ＭＯＳトランジスタが構成されている。
【００９９】
そして、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面において、セルフアラインコンタクト形成用のストッパ膜（以後、ストッパ膜と呼称）９が配設されている。なお、ストッパ膜９はシリコン窒化膜で構成されている。
【０１００】
そして、メモリセル領域ＭＲおよび周辺回路領域ＬＲを覆うように、シリコン酸化膜等の層間絶縁膜３が配設され、メモリセル領域ＭＲにおいては、層間絶縁膜３の上主面内にキャパシタＣＰ３０が配設され、キャパシタＣＰ３０とソース・ドレイン領域１１および１３との電気的な接続は、何れもキャパシタＣＰ３０内に挿入され、ソース・ドレイン領域１１および１３に達するコンタクトプラグ１０１Ａによってなされている。なお、コンタクトプラグ１０１Ａは、キャパシタ上部電極１０３Ａを厚さ方向に貫通するように挿入されている。
【０１０１】
ここで、キャパシタＣＰ３０は層間絶縁膜３の上主面内に埋め込まれるように配設された、例えば銅で構成されるキャパシタ上部電極１０３Ａと、キャパシタ上部電極１０３Ａの側面および下面を覆うように設けられたキャパシタ誘電体膜１０２Ａとを有している。
【０１０２】
また、キャパシタ誘電体膜１０２Ａはキャパシタ上部電極１０３Ａを、その厚さ方向に貫通するように設けられたコンタクトプラグ１０１Ａの側面を覆うようにも設けられており、コンタクトプラグ１０１Ａのキャパシタ誘電体膜１０２Ａで覆われた部分はキャパシタ下部電極１０１Ａとして機能する。従って、コンタクトプラグ１０１Ａはキャパシタ下部電極を兼用する下部電極兼用プラグであると言うことができる。なお、コンタクトプラグ１０１Ａは例えばタングステン（Ｗ）で構成されている。
【０１０３】
ここで、コンタクトプラグ１０１Ａは、シリコン基板１（または層間絶縁膜３）の主面に平行な面での断面形状が長方形をなす直方体形状を有し、長方形断面の長手方向がＭＯＳトランジスタのゲート長方向に一致するように配設され、ソース・ドレイン領域１１および１３に電気的に接続されるだけでなく、ゲート構造の上部にも係合する構成となっている。
【０１０４】
また、周辺回路領域ＬＲにおいては、層間絶縁膜３の上主面内に第１配線層である配線層２０１が選択的に配設されている。配線層２０１は、ソース・ドレイン領域１４および１５の上方に対応する領域にそれぞれ配設され、ソース・ドレイン領域１４および１５とは、何れも配線層２０１を厚さ方向に貫通するとともに層間絶縁膜３を貫通してソース・ドレイン領域１４および１５に達するコンタクトプラグ１０１によって電気的に接続されている。
【０１０５】
そして、層間絶縁膜３の上部には層間絶縁膜６が配設され、メモリセル領域ＭＲの層間絶縁膜６の上主面内には第２配線層である配線層３０２が選択的に配設され、コンタクトプラグ３０１を介してキャパシタ上部電極１０３Ａと電気的に接続されている。
【０１０６】
なお、以上の説明ではコンタクトプラグ１０１Ａは直方体形状として説明したが、これはキャパシタＣＰ３０をメモリ用キャパシタとして使用することを前提としての形状であったが、メモリセル領域以外で使用する場合はコンタクトプラグ１０１Ａは直方体に限定されるものではなく、立方体形状でも良く、円柱形状でも良い。
【０１０７】
＜Ｂ−２．製造方法＞
以下、ＤＲＡＭ２００の製造方法について、製造工程を順に示す断面図である図２１〜図３０を用いて説明する。
【０１０８】
図２１〜図３０はＤＲＡＭ２００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に形成された、ロジック回路、センスアンプ、デコーダなどの周辺回路領域ＬＲとを示す部分断面図である。
【０１０９】
まず、図２１に示す工程において、シリコン基板１の主面表面内に、素子分離絶縁膜２を選択的に形成して、メモリセル領域ＭＲおよび周辺回路領域ＬＲを規定するとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲを規定する。その後、従来からの手法により、メモリセル領域ＭＲの活性領域ＡＲにおいては、ゲート絶縁膜２１、ゲート電極２２およびシリコン窒化膜２４の積層構造を、周辺回路領域ＬＲにおいてはゲート絶縁膜３１、ゲート電極３２およびシリコン窒化膜３４の積層構造を選択的に形成する。ここで、ゲート絶縁膜２１および３１は例えばシリコン酸化膜で構成し、その厚さは２ｎｍ程度に設定され、ゲート電極２２および３２はポリシリコン膜で構成し、その厚さは１００ｎｍ程度、シリコン窒化膜２４および３４は例えば低圧ＣＶＤ法で形成し、その厚さは１００ｎｍ程度に設定される。
【０１１０】
なお、メモリセル領域ＭＲにおいては素子分離絶縁膜２の上部にもゲート絶縁膜２１、ゲート電極２２およびシリコン窒化膜２４の積層構造を形成する。
【０１１１】
次に、図２２に示す工程において、メモリセル領域ＭＲにおいてはシリコン窒化膜２４およびゲート電極２２を注入マスクとして不純物のイオン注入を行い、シリコン基板１の主面内にソース・ドレイン領域１１、１２および１３を形成する。また、周辺回路領域ＬＲにおいては、シリコン窒化膜３４およびゲート電極３２を注入マスクとして不純物のイオン注入を行い、シリコン基板１の主面内にソース・ドレイン領域１４および１５を形成する。
【０１１２】
その後、シリコン窒化膜２４およびゲート電極２２の側面を覆うようにサイドウォール窒化膜２５を形成し、またシリコン窒化膜３４およびゲート電極３２の側面を覆うようにサイドウォール窒化膜３５を形成してＭＯＳトランジスタを得る。なお、サイドウォール窒化膜３５は例えば低圧ＣＶＤ法で形成し、その厚さは１００ｎｍ程度に設定される。
【０１１３】
次に、図２３に示す工程において、シリコン基板１上全面にストッパ膜９を形成し、各ＭＯＳトランジスタのゲート構造をストッパ膜９で覆う。なお、ストッパ膜９は、例えば低圧ＣＶＤ法で形成し、その厚さは５０ｎｍ程度に設定される。
【０１１４】
次に、図２４に示す工程において、シリコン基板１上全面に、例えばシリコン酸化膜で厚さ４００ｎｍ程度の層間絶縁膜３Ａを形成してＭＯＳトランジスタを覆う。そして、メモリセル領域ＭＲにおいて、層間絶縁膜３Ａを貫通してソース・ドレイン領域１２に達するコンタクトホールＣＨ１を形成した後、層間絶縁膜３Ａ上に例えばタングステンで構成される厚さ１００ｎｍ程度の導電体膜を形成して、コンタクトホールＣＨ１を埋め込んでコンタクトプラグ４１を形成する。その後、導電体膜を選択的に除去してビット線４２を形成する。
【０１１５】
次に、図２５に示す工程において、層間絶縁膜３Ａ上に、例えばシリコン酸化膜で構成される厚さ６００ｎｍ程度の層間絶縁膜を形成して、層間絶縁膜３Ａと合わせた厚さが１０００ｎｍ程度の層間絶縁膜３を得る。
【０１１６】
その後、層間絶縁膜３上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、コンタクトプラグ形成用のレジストパターンを転写して、レジストマスクＲＭ１１を形成する。
【０１１７】
そして、レジストマスクＲＭ１１を用いて、異方性ドライエッチングを施すことで、メモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、層間絶縁膜３を貫通するコンタクトホールＣＨ２１およびＣＨ１１を形成する。なお、このエッチングに際しては、シリコン窒化膜に対してシリコン酸化膜のエッチングレートが大きくなる条件、例えばＣ４Ｆ８等のガスを用いたエッチングにおいて、シリコン酸化膜のエッチングレートがシリコン窒化膜の５倍となるような条件を設定することで、エッチングがシリコン基板１やゲート構造に及ぶことを防止する。
【０１１８】
ここで、コンタクトホールＣＨ２１は、ソース・ドレイン領域１１および１３上からゲート構造の上部も開口部となるように形成され、その開口形状が長方形をなし、その長手方向がＭＯＳトランジスタのゲート長方向に一致するように形成される。なお、周辺回路領域ＬＲのコンタクトホールＣＨ１１は、ソース・ドレイン領域１４および１５に到達する位置に設けられる。
【０１１９】
次に、レジストマスクＲＭ１１を除去した後、図２６に示す工程において、層間絶縁膜３をエッチングマスクとして、ソース・ドレイン領域１１および１３上、ソース・ドレイン領域１４および１５上のストッパ膜９を除去する。このとき、メモリセル領域ＭＲにおいては層間絶縁膜３で覆われないゲート構造上のストッパ膜９も併せて除去される。
【０１２０】
次に、図２７に示す工程において、層間絶縁膜３の全面に、例えばタングステンで構成される厚さ２００ｎｍ程度の導電体膜を形成してコンタクトホールＣＨ２１およびＣＨ１１に導電体膜を埋め込む。その後、層間絶縁膜３上の導電体膜をＣＭＰによって除去し、コンタクトホールＣＨ２１内にコンタクトプラグ１０１Ａを、コンタクトホールＣＨ１１内にコンタクトプラグ１０１を形成する。
【０１２１】
なお、コンタクトプラグ１０１Ａがソース・ドレイン領域１１および１３に接触する部分の面積はゲート構造の配設間隔で自己整合的に決まるので、コンタクトプラグ１０１Ａはセルフアラインコンタクトと呼称される。
【０１２２】
次に、図２８に示す工程において、層間絶縁膜３上全面にレジストを塗布し、写真製版技術によりキャパシタおよび第１配線層形成用のレジストパターンを転写してレジストマスクＲＭ１２を形成する。
【０１２３】
キャパシタ形成用のレジストパターンは、後に形成されるキャパシタ上部電極１０３Ａが形成される複数のメモリセルを含む広範囲な領域が開口部となったパターンであり、第１配線層形成用のレジストパターンは、後に形成される第１配線層の形成領域が開口部となったパターンである。
【０１２４】
次に、レジストマスクＲＭ１２を用いて異方性ドライエッチングを施して層間絶縁膜３を選択的に除去し、メモリセル領域ＭＲにおいてはキャパシタ形成用のリセス部ＲＰ１１を、周辺回路領域ＬＲにおいては第１配線層形成用のリセス部ＲＰ１２を同時に形成する。なお、リセス部ＲＰ１１およびＲＰ１２の深さは２５０ｎｍ程度であり、それぞれの底部からはコンタクトプラグ１０１Ａが突出している。
【０１２５】
次に、レジストマスクＲＭ１２を除去した後、図２９に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えばＴａ２Ｏ５で構成される厚さ１０ｎｍ程度の誘電体膜を形成し、その後、メモリセル領域ＭＲにおいては誘電体膜を覆うようにレジストマスクＲＭ１３をパターニングする。そして、周辺回路領域ＬＲの誘電体膜をエッチングにより除去して、メモリセル領域ＭＲのみにキャパシタ誘電体膜１０２Ａを形成する。なお、キャパシタ誘電体膜１０２Ａは、リセス部ＲＰ１１の内面に沿って形成されるとともに、リセス部ＲＰ１１の底面から突出するコンタクトプラグ１０１Ａの側面および端面を覆うように配設される。
【０１２６】
次に、レジストマスクＲＭ１３を除去した後、図３０に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えば銅で構成される厚さ３００ｎｍ程度の導電体膜を形成し、リセス部ＲＰ１１およびＲＰ１２に導電体膜を埋め込む。
【０１２７】
その後、ＣＭＰによって層間絶縁膜３上の導電体膜およびリセス部ＲＰ１１およびＲＰ１２上に盛り上がる導電体膜を除去することで平坦化を行う。この際、メモリセル領域ＭＲにおいては、コンタクトプラグ１０１Ａの端面のキャパシタ誘電体膜１０２Ａも、層間絶縁膜３上のキャパシタ誘電体膜１０２Ａも併せて除去される。
【０１２８】
この結果、メモリセル領域ＭＲにおいては、層間絶縁膜３の上主面内に埋め込まれた、キャパシタ上部電極１０３Ａとキャパシタ誘電体膜１０２Ａと、キャパシタ上部電極１０３Ａを、その厚さ方向に貫通するように設けられキャパシタ下部電極を兼用するコンタクトプラグ１０１ＡとによってキャパシタＣＰ３０が得られ、周辺回路領域ＬＲにおいては、層間絶縁膜３の上主面内に埋め込まれた配線層２０１が得られる。
【０１２９】
以後は、図１３および図１４を用いて説明したデュアルダマシン法を用いた第２配線層の製造方法を経て図２０に示すＤＲＡＭ２００を得る。
【０１３０】
ここで、ＤＲＡＭ２００のメモリセル領域ＭＲの平面構成の一例を図３１に示す。
【０１３１】
図３１は、図３０に示す状態においてメモリセル領域ＭＲをキャパシタ上部電極１０３Ａ側から見た場合の平面構成を示しており、便宜的に、キャパシタ上部電極１０３Ａを破線で示し、キャパシタ上部電極１０３Ａより下層の構成を明示している。また、ビット線４２はその一部だけを示している。なお、図２１〜図３０におけるメモリセル領域ＭＲはＢ−Ｂ線での矢視断面図に相当し、キャパシタ上部電極１０３Ａは、複数のメモリセルを含む広範囲な領域を覆うように配設されていることが判る。
【０１３２】
なお、図３０においてはソース・ドレイン領域１１および１２には、それぞれコンタクトプラグ１０１Ａが１つずつ接続される構成を示したが、ソース・ドレイン領域１１および１２の面積が広く、コンタクトプラグ１０１Ａを複数接続することができる場合には、複数配設しても良い。これにより、メモリセル１つあたりの電荷蓄積容量を増すことができる。
【０１３３】
＜Ｂ−３．作用効果＞
以上説明したように、本発明に係る実施の形態２の半導体装置においては、キャパシタＣＰ３０を、その下部電極をキャパシタコンタクトであるコンタクトプラグ１０１Ａと兼用する構成とし、メモリセル領域ＭＲにおいては下部電極とキャパシタコンタクトとを同時に形成できるようにし、また、周辺回路領域ＬＲにおける第１配線層と半導体素子とのコンタクトであるコンタクトプラグ１０１Ａも同時に形成するようにしたので、製造工程を簡略化して、製造コストを低減できる。
【０１３４】
また、キャパシタＣＰ３０を、層間絶縁膜３の上主面内に埋め込む構成とし、キャパシタ上部電極１０３Ａをメモリセル領域ＭＲにおける第１配線層としても兼用し、キャパシタ上部電極１０３Ａをシングルダマシン法により周辺回路領域ＬＲの第１配線層の形成と同時に形成できるようにしたので、製造工程を簡略化して、製造コストを低減できる。
【０１３５】
また、キャパシタ下部電極でもあるコンタクトプラグ１０１Ａを、直方体形状とし、セルフアラインコンタクト構造を採るようにしたので、その表面積を極めて広くでき、蓄積電荷量を大きくできる。
【０１３６】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、キャパシタ下部電極を、下層の構成と電気的に接続するキャパシタコンタクトと兼用する構成とし、第１の領域においては下部電極とキャパシタコンタクトとを同時に形成できるようにし、また、第２の領域における配線層とその下層の構成とのコンタクトである少なくとも１つのコンタクトプラグも同時に形成するようにしたので、製造工程を簡略化して、製造コストを低減できる。また、キャパシタを、層間絶縁膜の上主面内に埋め込む構成とし、キャパシタ上部電極をシングルダマシン法により第２の領域の配線層の形成と同時に形成できるようにしたので、製造工程の簡略化が可能となる。
【０１３７】
本発明に係る請求項２記載の半導体装置によれば、少なくとも１つの下部電極兼用プラグが、キャパシタ上部電極を貫通するように配設されているので、製造が容易である。
【０１３８】
本発明に係る請求項３記載の半導体装置によれば、少なくとも１つの下部電極兼用プラグが、キャパシタ上部電極を貫通しないように配設され、キャパシタ誘電体膜は、プラグの挿入部分の側面および端面を覆うので、キャパシタ下部電極の表面積が広くなり、キャパシタの蓄積電荷量を大きくできる。
【０１３９】
本発明に係る請求項４記載の半導体装置によれば、少なくとも１つの下部電極兼用プラグが直方体形状を有するので、その表面積が広くなり蓄積電荷量を大きくできる。
【０１４０】
本発明に係る請求項５記載の半導体装置によれば、直方体形状の少なくとも１つの下部電極兼用プラグが、その長方形断面の長手方向がＭＯＳトランジスタのゲート長方向に一致するように配設され、その下端面においてＭＯＳトランジスタのゲート構造上にも係合するので、キャパシタ下部電極の表面積を極めて広くでき、蓄積電荷量を大きくできる。
【０１４１】
本発明に係る請求項６記載の半導体装置によれば、キャパシタに複数の下部電極兼用プラグを備えることで、キャパシタ下部電極の総表面積が広くなり蓄積電荷量を大きくできる。
【０１４２】
本発明に係る請求項７記載の半導体装置によれば、少なくとも１つのコンタクトプラグと少なくとも１つの下部電極兼用プラグとが同一の材質で構成されるので、両者を同時に形成することができ、また、配線層とキャパシタ上部電極とが、同一の材質で構成されるので、両者を同時に形成することができ、製造工程を簡略化して、製造コストを低減できる。
【０１４３】
本発明に係る請求項８記載の半導体装置によれば、メモリセル領域を有する半導体装置において、データ保持のためのキャパシタのキャパシタ下部電極を、下層の構成と電気的に接続するキャパシタコンタクトと兼用する構成とし、周辺回路領域における配線層とその下層の構成とのコンタクトである少なくとも１つのコンタクトプラグも同時に形成するようにしたので、製造工程を簡略化して、製造コストを低減できる。また、キャパシタを、層間絶縁膜の上主面内に埋め込む構成とし、キャパシタ上部電極をシングルダマシン法により周辺回路領域の配線層の形成と同時に形成できるようにしたので、製造工程を簡略化して、製造コストを低減できる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態１の半導体装置の平面構成を説明する図である。
【図１６】本発明に係る実施の形態１の半導体装置の変形例の構成を説明する断面図である。
【図１７】本発明に係る実施の形態１の半導体装置の変形例の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態１の半導体装置の応用例を説明する断面図である。
【図１９】本発明に係る実施の形態１の半導体装置の応用例を説明する断面図である。
【図２０】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図２１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２３】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２４】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２６】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３１】本発明に係る実施の形態２の半導体装置の平面構成を説明する図である。
【図３２】従来の半導体装置の構成を説明する断面図である。
【符号の説明】
３　層間絶縁膜、１０１，１０１Ａ　コンタクトプラグ、１０２，１０２Ａ　キャパシタ誘電体膜１０３，１０３Ａ　キャパシタ上部電極、ＣＰ１０，ＣＰ３０　キャパシタ。

Claims (8)

  1. 多層構造の半導体装置であって、
    層間絶縁膜の第１の領域の上主面内に配設されたキャパシタと、
    前記層間絶縁膜の第２の領域の上主面内に配設された配線層とを備え、
    前記キャパシタは、
    前記層間絶縁膜の前記第１の領域の上主面内に埋め込まれるように配設されたキャパシタ上部電極と、
    少なくとも前記キャパシタ上部電極の側面および下面を覆うように設けられたキャパシタ誘電体膜と、
    前記キャパシタと前記キャパシタよりも下層の構成とを電気的に接続するとともに、前記キャパシタ上部電極の厚さ方向に、その一部分が挿入され、挿入部分がキャパシタ下部電極として機能する少なくとも１つの下部電極兼用プラグとを有し、
    前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の表面も併せて覆い、
    前記配線層は、
    前記配線層の厚さ方向に、その一部分が挿入された少なくとも１つのコンタクトプラグによって、前記配線層よりも下層の構成と電気的に接続される、半導体装置。
  2. 前記少なくとも１つの下部電極兼用プラグは、前記キャパシタ上部電極への挿入部分が、前記キャパシタ上部電極を貫通するように配設され、
    前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の側面を覆うように配設される、請求項１記載の半導体装置。
  3. 前記少なくとも１つの下部電極兼用プラグは、前記キャパシタ上部電極への挿入部分が、前記キャパシタ上部電極を貫通しないように配設され、
    前記キャパシタ誘電体膜は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の側面および端面を覆うように配設される、請求項１記載の半導体装置。
  4. 前記少なくとも１つの下部電極兼用プラグは、前記層間絶縁膜の主面に平行な面での断面形状が長方形をなす直方体形状を有する、請求項１記載の半導体装置。
  5. 前記直方体形状の前記少なくとも１つの下部電極兼用プラグは、
    半導体基板上に配設されたＭＯＳトランジスタのソース・ドレイン領域に電気的に接続されるプラグであって、その長方形断面の長手方向が前記ＭＯＳトランジスタのゲート長方向に一致するように配設され、その下端面において前記ＭＯＳトランジスタのゲート構造上にも係合する、請求項４記載の半導体装置。
  6. 前記少なくとも１つの下部電極兼用プラグは、複数の下部電極兼用プラグであって、
    前記複数の下部電極兼用プラグは前記キャパシタより下層の前記構成に電気的に共通に接続される、請求項１記載の半導体装置。
  7. 前記少なくとも１つのコンタクトプラグと前記少なくとも１つの下部電極兼用プラグとは同一の材質で構成され、
    前記配線層と前記キャパシタ上部電極とは、同一の材質で構成される、請求項１記載の半導体装置。
  8. 前記層間絶縁膜の前記第１の領域は、前記キャパシタに電荷を蓄積することでデータを保持するメモリセル領域であって、
    前記層間絶縁膜の前記第２の領域は、前記メモリセル部に連動して動作する周辺回路領域である、請求項７記載の半導体装置。
JP2002216577A 2002-07-25 2002-07-25 半導体装置 Pending JP2004063559A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002216577A JP2004063559A (ja) 2002-07-25 2002-07-25 半導体装置
US10/369,636 US6770930B2 (en) 2002-07-25 2003-02-21 Semiconductor device having MIM structure capacitor
KR1020030014711A KR20040010059A (ko) 2002-07-25 2003-03-10 반도체 장치
TW092108086A TW200402144A (en) 2002-07-25 2003-04-09 Semiconductor device
DE10318412A DE10318412A1 (de) 2002-07-25 2003-04-23 Halbleitervorrichtung mit einem Kondensator mit MIM-Aufbau
CNA031240240A CN1471171A (zh) 2002-07-25 2003-04-24 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002216577A JP2004063559A (ja) 2002-07-25 2002-07-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2004063559A true JP2004063559A (ja) 2004-02-26

Family

ID=30437648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002216577A Pending JP2004063559A (ja) 2002-07-25 2002-07-25 半導体装置

Country Status (6)

Country Link
US (1) US6770930B2 (ja)
JP (1) JP2004063559A (ja)
KR (1) KR20040010059A (ja)
CN (1) CN1471171A (ja)
DE (1) DE10318412A1 (ja)
TW (1) TW200402144A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268551A (ja) * 2004-03-18 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
JP2007189009A (ja) * 2006-01-12 2007-07-26 Elpida Memory Inc 半導体装置およびその製造方法
US8258039B2 (en) 2009-07-02 2012-09-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2016178302A (ja) * 2015-03-19 2016-10-06 オムニヴィジョン テクノロジーズ インコーポレイテッド イメージセンサのための感光性キャパシタ画素
KR101908358B1 (ko) 2011-05-24 2018-12-11 삼성전자주식회사 금속 플러그를 갖는 반도체 소자 및 그 형성 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US7223615B2 (en) * 2003-03-26 2007-05-29 Advanced Micro Devices, Inc. High emissivity capacitor structure
US7189613B2 (en) * 2005-02-23 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for metal-insulator-metal capacitor based memory device
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置
KR101152819B1 (ko) * 2006-03-17 2012-06-12 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US8148223B2 (en) * 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
US20080116496A1 (en) * 2006-11-21 2008-05-22 Kuo-Chyuan Tzeng Integrating a DRAM with an SRAM having butted contacts and resulting devices
US7538006B1 (en) * 2008-05-24 2009-05-26 International Business Machines Corporation Annular damascene vertical natural capacitor
US20100271962A1 (en) * 2009-04-22 2010-10-28 Motorola, Inc. Available backhaul bandwidth estimation in a femto-cell communication network
JP2011077086A (ja) * 2009-09-29 2011-04-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2013058676A (ja) * 2011-09-09 2013-03-28 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
US9450042B2 (en) * 2012-08-06 2016-09-20 GlobalFoundries, Inc. Integrated circuits with metal-insulator-metal (MIM) capacitors and methods for fabricating same
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US10181574B2 (en) * 2016-12-29 2019-01-15 Lg Display Co., Ltd. Organic light emitting device
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
US6159787A (en) * 1998-05-28 2000-12-12 International Business Machines Corporation Structures and processes for reduced topography trench capacitors
JP2000200886A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6346454B1 (en) 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
JP2001036010A (ja) 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
KR100390952B1 (ko) * 2000-06-28 2003-07-10 주식회사 하이닉스반도체 커패시터 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268551A (ja) * 2004-03-18 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
JP4559757B2 (ja) * 2004-03-18 2010-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007189009A (ja) * 2006-01-12 2007-07-26 Elpida Memory Inc 半導体装置およびその製造方法
JP4698427B2 (ja) * 2006-01-12 2011-06-08 エルピーダメモリ株式会社 半導体装置の製造方法
US8258039B2 (en) 2009-07-02 2012-09-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8471322B2 (en) 2009-07-02 2013-06-25 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR101908358B1 (ko) 2011-05-24 2018-12-11 삼성전자주식회사 금속 플러그를 갖는 반도체 소자 및 그 형성 방법
JP2016178302A (ja) * 2015-03-19 2016-10-06 オムニヴィジョン テクノロジーズ インコーポレイテッド イメージセンサのための感光性キャパシタ画素
US9735196B2 (en) 2015-03-19 2017-08-15 Omnivision Technologies, Inc. Photosensitive capacitor pixel for image sensor

Also Published As

Publication number Publication date
US20040016946A1 (en) 2004-01-29
TW200402144A (en) 2004-02-01
DE10318412A1 (de) 2004-02-12
KR20040010059A (ko) 2004-01-31
CN1471171A (zh) 2004-01-28
US6770930B2 (en) 2004-08-03

Similar Documents

Publication Publication Date Title
JP2004063559A (ja) 半導体装置
KR100704244B1 (ko) 반도체기억장치및그제조방법
JP4180716B2 (ja) 半導体装置の製造方法
US6136643A (en) Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology
US8853810B2 (en) Integrated circuits that include deep trench capacitors and methods for their fabrication
US8164129B2 (en) Semiconductor device enabling further microfabrication
JP4628862B2 (ja) 半導体装置の製造方法
JPH0730077A (ja) 半導体装置およびその製造方法
US20140030865A1 (en) Method of manufacturing semiconductor device having cylindrical lower capacitor electrode
US7432165B2 (en) Semiconductor memory device, semiconductor device, and method for production thereof
US20020179948A1 (en) Integrated circuit memory device and method of fabricating the same
KR100949880B1 (ko) 반도체 소자 및 그 제조 방법
JP2007520069A (ja) 半導体メモリセルおよびその製造方法
US7737480B2 (en) Semiconductor memory device and manufacturing method thereof
JP2001210805A (ja) 半導体メモリ素子の製造方法
US6924523B2 (en) Semiconductor memory device and method for manufacturing the device
CN114256153A (zh) 半导体结构形成方法以及半导体结构
JP4285619B2 (ja) 半導体装置の製造方法
JP3382005B2 (ja) 半導体記憶装置及びその製造方法
JPH09260605A (ja) トランジスタの製造方法とそのトランジスタ
JP3608324B2 (ja) 半導体記憶装置の製造方法
JP2004047754A (ja) 半導体装置およびその製造方法
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
JP2005005337A (ja) Ｄｒａｍ混載半導体集積回路装置の製造方法
JP2004193175A (ja) 半導体装置及びその製造方法