JP2005005337A - Ｄｒａｍ混載半導体集積回路装置の製造方法 - Google Patents
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Abstract
【課題】ＤＲＡＭ部のキャパシタ上部電極とビットラインコンタクトとのショートマージンが少なくならず、キャパシタ上部電極の膜厚分の段差が緩和されるＤＲＡＭ混載半導体集積回路装置の製造方法を得る。
【解決手段】半導体基板１上にゲート絶縁膜を介して形成されたゲート電極３上に窒化膜６及び層間絶縁膜７を介して窒化膜１０及び層間絶縁膜１１を形成し、窒化膜１０及び層間絶縁膜１１中にキャパシタ下部電極１２を形成し、このキャパシタ下部電極１２上に誘電体膜及び導電膜を堆積し、堆積された導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみ残してキャパシタ上部電極１４を形成し、窒化膜１０及び層間絶縁膜１１にビットラインコンタクトを形成して、このビットラインコンタクトに接続される配線３３を形成する。
【選択図】 図２
【解決手段】半導体基板１上にゲート絶縁膜を介して形成されたゲート電極３上に窒化膜６及び層間絶縁膜７を介して窒化膜１０及び層間絶縁膜１１を形成し、窒化膜１０及び層間絶縁膜１１中にキャパシタ下部電極１２を形成し、このキャパシタ下部電極１２上に誘電体膜及び導電膜を堆積し、堆積された導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみ残してキャパシタ上部電極１４を形成し、窒化膜１０及び層間絶縁膜１１にビットラインコンタクトを形成して、このビットラインコンタクトに接続される配線３３を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１１は、従来のＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図１２は、図１１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図１１、図１２は、ＤＲＡＭ混載ロジックでの製造工程を示している。
次に、従来のＤＲＡＭ混載半導体集積回路装置の製造方法について説明する。
図１１（ａ）にて、半導体基板１に素子分離酸化膜２を形成し、その後注入層（図示せず）を形成し、ゲート酸化膜、ゲート電極層からなるゲート電極３を図１１（ｂ）のように形成する。次に、ＬＤＤ構造用の絶縁膜４からなるサイドウォールを作成し、ソース・ドレイン注入層５を形成する（図１１（ｃ））。次に窒化膜６を堆積した後、層間絶縁膜７を堆積し、平坦化技術により平坦化する。ソース・ドレインコンタクトを形成し、プラグ８をコンタクト内に形成する（図１１（ｄ））。
【０００３】
次に、窒化膜１０を堆積し、ＤＲＡＭ部にのみ窒化膜１０を残し（レジストマスクにてパターニング）（図１１（ｅ））、図１１（ｆ）に示されるように、ＤＲＡＭ用キャパシタ形成用の層間絶縁膜１１を堆積する。
次に、キャパシタ下部電極形成用にレジストマスクにてＤＲＡＭ部にのみ層間絶縁膜１１、窒化膜１０をエッチングする。そしてキャパシタ下部電極用の導電膜を堆積、全面エッチバックすることで、側壁、底部にのみキャパシタ下部電極１２を残す。このエッチバック時にホールにレジストなどを埋め込み保護してもよい。
次に、図１２（ａ）に示されるように、キャパシタ誘電膜、キャパシタ上部電極１４を堆積し、レジストマスクにてキャパシタ上部電極１４をエッチングする。次に、図１２（ｂ）に示されるように、層間絶縁膜１５を堆積し、ＤＲＡＭ部のソース・ドレイン部の一端と、キャパシタ上部電極１４、周辺ロジック部にコンタクトを形成し、Ｗ（タングステン）などのプラグ１６を形成する。そして配線１７を形成し、ＤＲＡＭ混載ロジックが形成される。
【０００４】
【特許文献１】
特開平１０−７９４７８号公報（第４〜５頁、図５〜１３）
【０００５】
【発明が解決しようとする課題】
このような従来の半導体装置の製造方法では、ＤＲＡＭ部のキャパシタ上部電極１４と、キャパシタ間に図示されたビットラインコンタクトとのショートマージンが少なくなるという問題があった。
また、キャパシタ上部電極１４の膜厚分で段差が生じ、段差を緩和しない場合は、コンタクト以降の写真製版マージンが少なくなり、段差を緩和（ＣＭＰ）すると電極膜厚分コンタクト深さが深くなり、コンタクトエッチングマージンが少なくなることやコンタクト間の寄生容量も大きくなるという問題があった。
特許文献１は、トレンチ内にプレート電極を埋めこみ、上部の配線により、ワード線毎にプレート電極を接続するものが示されているが、キャパシタ間にビットラインコンタクトが配置される構成ではなく、ビットラインコンタクトとの関連を問題にするものではなかった。
【０００６】
この発明は、上述のような問題点を解決するためになされたものであり、ＤＲＡＭ部のキャパシタ上部電極とビットラインコンタクトとのショートマージンが少なくならず、キャパシタ上部電極の膜厚分の段差が緩和されるＤＲＡＭ混載半導体集積回路装置の製造方法を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わるＤＲＡＭ混載半導体集積回路装置の製造方法においては、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン注入層を形成する第一の工程、ゲート電極を含む半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、第一の窒化膜及び第一の層間絶縁膜を貫通してソース・ドレイン注入層に達する第一のコンタクトホールを形成し、第一のコンタクトホール内に第一のプラグを形成する第二の工程、第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、堆積された第二の窒化膜及び第二の層間絶縁膜のキャパシタ形成部を第一のプラグに達するようにエッチングして、エッチングされたキャパシタ形成部に第一の導電膜を堆積し、堆積された第一の導電膜を全面エッチバックして、キャパシタ形成部の側壁及び底部に第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、堆積された第二の導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、第二の窒化膜及び第二の層間絶縁膜を貫通して第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、第二の層間絶縁膜の上部に、ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図１において、半導体基板１と、素子分離酸化膜２と、ゲート電極３と、絶縁膜４と、ソース・ドレイン注入層５と、窒化膜６（第一の窒化膜）と、層間絶縁膜７（第一の層間絶縁膜）と、プラグ８（第一のプラグ）と、窒化膜１０（第二の窒化膜）と、層間絶縁膜１１（第二の層間絶縁膜）と、キャパシタ下部電極１２と、キャパシタ上部電極１４と、コンタクト１８と、Ｗ−プラグ２６（第二のプラグ）とが示されている。
図２は、図１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図２において、窒化膜３１と、酸化膜３２と、配線３３が示されている。
図３は、この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の配線構造を示す上面図であり、図３（ａ）は、上面図、図３（ｂ）は、図３（ａ）のＡ−Ａ’断面図である。
図３において、キャパシタ２７と、キャパシタ上部電極用配線（配線レイヤ）２８と、ビットラインコンタクト２９と、コンタクト用受けパッド（配線レイヤ）３０が示されている。
【０００９】
次に、実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造方法について説明する。
キャパシタ下部電極１２の形成までは、図１１を援用して説明する。図１１（ａ）にて、半導体基板１に素子分離酸化膜２を形成し、その後注入層（図示せず）を形成し、ゲート酸化膜、ゲート電極層からなるゲート電極３を図１１（ｂ）のように形成する。次に、図１１（ｃ）のように、ＬＤＤ構造用の絶縁膜４からなるサイドウォールを作成し、ソース・ドレイン注入層５を形成する（第一の工程）。次に、図１１（ｄ）のように、窒化膜６を堆積した後、層間絶縁膜７を堆積し、平坦化技術により平坦化する。ソース・ドレインコンタクト（第一のコンタクトホール）を形成し、プラグ８をコンタクト内に形成する（第二の工程）。
次に、図１１（ｅ）のように、窒化膜１０を堆積し、ＤＲＡＭ部にのみ窒化膜１０を残し（レジストマスクにてパターニング）、図１１（ｆ）に示されるように、ＤＲＡＭ用キャパシタ形成用の層間絶縁膜１１を堆積する。
次に、キャパシタ下部電極形成用（キャパシタ形成部）にレジストマスクにてＤＲＡＭ部にのみ層間絶縁膜１１、窒化膜１０をエッチングする。そしてキャパシタ下部電極用の導電膜（第一の導電膜）を堆積、全面エッチバックすることで、側壁、底部にのみキャパシタ下部電極１２を残す（第三の工程）。このエッチバック時にホールにレジストなどを埋め込み保護してもよい。
ＤＲＡＭ部のキャパシタ下部電極１２をドライエッチングによるエッチバックによって形成した後、図１（ａ）のように、キャパシタ下部電極１２上に誘電体膜を堆積し、さらにその上に導電膜（第二の導電膜）を成膜し、ドライエッチングによるエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により、キャパシタ上部電極１４を形成する（第四の工程）。
次に、図１（ｂ）にて、ＤＲＡＭビットラインコンタクト部、及び周辺ロジック部にコンタクト１８（第二のコンタクトホール）を形成する。その後、図１（ｃ）のように、プラグ形成のためバリアメタル（図示せず）とタングステンを堆積し、ドライエッチまたはＣＭＰを行い、Ｗ−プラグ２６を形成する（第五の工程）。
【００１０】
次に、図２（ａ）にて、窒化膜３１、酸化膜３２（絶縁膜）を堆積し、Ｃｕ配線３３となるパターンをドライエッチにて形成、Ｃｕを埋め込み、ＣＭＰを行い、配線３３を形成する（第六の工程）。ここでのＣｕ配線３３の形成は、従来衆知の製造方法を用いるものである。この配線３３は、図３に示されるように、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極１４への配線３３は、ＤＲＡＭ部の全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図２（ｂ）にて２層目の配線２２の形成において、窒化膜２０を堆積し、その上に酸化膜２１を堆積し、これらをエッチングした後、配線２２を形成する。この配線２２は、ＤＲＡＭ部はビットラインとして形成され、ＤＲＡＭ部周辺にキャパシタ上部電極のコンタクト配線が存在する（図示せず）。周辺ロジック部は、従来どおり配線として利用する。
なお、今回は、Ｃｕ配線での構造を例としたが、Ａｌ配線でも形成することは可能である。
【００１１】
実施の形態１によれば、このような製造方法をとることにより、キャパシタ上部電極のマスクを省略することができる。
また、キャパシタを埋め込むためキャパシタ上部電極とコンタクトとのショートマージンを多くとることが可能となるため、マージンが上がる。
さらに、コンタクト形成時に層間絶縁膜を堆積しないため、コンタクト深さを浅くすることができ、コンタクトエッチングも容易になる。
また、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和され、コンタクト形成以降の写真製版マージンも向上する。
このような製造方法で製造することにより、キャパシタが埋め込まれ、その後形成される配線レイヤにて各ビットと接続する構造とすることができる。
【００１２】
実施の形態２．
図４は、この発明の実施の形態２によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図５は、図４のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【００１３】
図４（ａ）は、実施の形態１の図１（ａ）と同じである。
次に、図４（ｂ）のように、層間絶縁膜２３（第三の絶縁膜）を堆積し（第七の工程）、コンタクトを形成し、実施の形態１と同じくＷ−プラグ２６を形成する。
次に、図５（ａ）のように、実施の形態１と同じく、１層目の配線３３を形成する。このとき配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線は、ＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図５（ｂ）のように、２層目の配線２２以降も実施の形態１と同じく形成する。
【００１４】
実施の形態２によれば、このような製造方法をとることにより、キャパシタ上部電極のマスクを省略することができる。
また、キャパシタを埋め込むため、キャパシタ上部電極とコンタクトとのショートマージンが多くとることが可能となるため、マージンが上がる。
また、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和され、コンタクト形成以降の写真製版マージンも向上する。
さらに、コンタクト層間絶縁膜を堆積することで、実施の形態１では、直接キャパシタ上部電極がコンタクト形成時にレジストにふれ、レジスト除去時に電極がさらされるが、そのようなことはなくなる。
また、実施の形態１と同じような特徴を持った構造となる。
【００１５】
実施の形態３．
図６は、この発明の実施の形態３によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図７は、図６のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【００１６】
実施の形態３では、実施の形態１と同様にして、ＤＲＡＭキャパシタ下部電極１２を形成する。
次に、図６（ａ）にて、キャパシタ上部電極材料であるＴｉＮを堆積し、エッチバックまたはＣＭＰにてエッチングし、キャパシタ内部を埋め込む（第八の工程）。次に、図６（ｂ）にて、コンタクトをＤＲＡＭ部ビットラインコンタクト部、周辺ロジック部に形成し、金属膜プラグにてプラグ２５を形成する。
次に、図７（ａ）にて、窒化膜３１、酸化膜３２を堆積し、Ｃｕ配線３３となるパターンをドライエッチにて形成、Ｃｕを埋め込み、ＣＭＰを行い、配線３３を形成する。ここでのＣｕ配線３３の形成は、従来衆知の製造方法を用いるものである。この配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線はＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図７（ｂ）にて、２層目の配線２２の形成において、窒化膜２０を堆積し、その上に酸化膜２１を堆積し、これらをエッチングした後、配線２２を形成する。この配線２２は、ＤＲＡＭ部はビットラインとして形成され、ＤＲＡＭ部周辺にキャパシタ上部電極のコンタクト配線が存在する（図示せず）。周辺ロジック部は、従来どおり配線として利用する。
なお、今回は、Ｃｕ配線での構造を例としたが、Ａｌ配線でも形成することは可能である。
【００１７】
実施の形態３によれば、このような製造方法をとることにより、実施の形態１と同じ効果が得られる。
【００１８】
実施の形態４．
図８は、この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図９は、図８のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図１０は、この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造方法を示す断面図である。
【００１９】
図８（ａ）は、実施の形態３の図６（ａ）と同じである。この後、図８（ｂ）にて層間絶縁膜２３を堆積し（第七の工程）、コンタクトを形成し、実施の形態３と同じくプラグ２５を形成する。
次に、図９（ａ）に示されるように、実施の形態３と同じく１層目の配線３３を形成する。このとき配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線はＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図９（ｂ）に示されるように、２層目の配線２２以降も実施の形態３と同じく形成する。
【００２０】
実施の形態４によれば、このような製造方法をとることにより、実施の形態２と同様の効果が得られる。
【００２１】
実施の形態５．
図１０は、この発明の実施の形態５によるＤＲＡＭ混載半導体集積回路装置の構造を示す断面図である。
図１０において、１〜８、１０、１２、１４、２０〜２２、３１〜３３は図９におけるものと同一のものである。図１０では、酸化膜２１上に窒化膜３４が堆積され、窒化膜３４上に酸化膜３５が堆積され、これらをエッチングした後、３層目の配線３６を形成している。
実施の形態１〜実施の形態４では、ＤＲＡＭ部のキャパシタ上部電極を周辺ロジック部の１層目の配線工程で、ビットラインを２層目の配線工程で形成しているが、図１０に示すように、ＤＲＡＭ部のキャパシタ上部電極を周辺ロジック部の２層目の配線工程で、ビットラインを３層目の配線工程で形成してもよく、さらに、パターンレイアウト上許す限り、如何なる配線層をキャパシタ上部電極、ビットラインに使用してもよい。
【００２２】
【発明の効果】
この発明は、以上説明したように、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン注入層を形成する第一の工程、ゲート電極を含む半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、第一の窒化膜及び第一の層間絶縁膜を貫通してソース・ドレイン注入層に達する第一のコンタクトホールを形成し、第一のコンタクトホール内に第一のプラグを形成する第二の工程、第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、堆積された第二の窒化膜及び第二の層間絶縁膜のキャパシタ形成部を第一のプラグに達するようにエッチングして、エッチングされたキャパシタ形成部に第一の導電膜を堆積し、堆積された第一の導電膜を全面エッチバックして、キャパシタ形成部の側壁及び底部に第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、堆積された第二の導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、第二の窒化膜及び第二の層間絶縁膜を貫通して第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、第二の層間絶縁膜の上部に、ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むので、キャパシタを埋め込むためキャパシタ上部電極とコンタクトとのショートマージンを多くとることが可能となると共に、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和される。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図２】図１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図３】この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の配線構造を示す上面図である。
【図４】この発明の実施の形態２によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図５】図４のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図６】この発明の実施の形態３によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図７】図６のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図８】この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図９】図８のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図１０】この発明の実施の形態５によるＤＲＡＭ混載半導体集積回路装置の構造を示す断面図である。
【図１１】従来のＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図１２】図１１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ ゲート電極、４ 絶縁膜、
５ ソース・ドレイン注入層、６ 窒化膜、７ 層間絶縁膜、８ プラグ、
１０ 窒化膜、１１ 層間絶縁膜、１２ キャパシタ下部電極、
１４ キャパシタ上部電極、１８ コンタクト、２０ 窒化膜、２１ 酸化膜、
２２ 配線、２３ 層間絶縁膜、２５ プラグ、２６ Ｗ−プラグ、
２７ キャパシタ、２８ キャパシタ上部電極用配線（配線レイヤ）、
２９ ビットラインコンタクト、
３０ コンタクト用受けパッド（配線レイヤ）、３１ 窒化膜、３２ 酸化膜、
３３ 配線、３４ 窒化膜、３５ 酸化膜、３６ 配線。
【発明の属する技術分野】
この発明は、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１１は、従来のＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図１２は、図１１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図１１、図１２は、ＤＲＡＭ混載ロジックでの製造工程を示している。
次に、従来のＤＲＡＭ混載半導体集積回路装置の製造方法について説明する。
図１１（ａ）にて、半導体基板１に素子分離酸化膜２を形成し、その後注入層（図示せず）を形成し、ゲート酸化膜、ゲート電極層からなるゲート電極３を図１１（ｂ）のように形成する。次に、ＬＤＤ構造用の絶縁膜４からなるサイドウォールを作成し、ソース・ドレイン注入層５を形成する（図１１（ｃ））。次に窒化膜６を堆積した後、層間絶縁膜７を堆積し、平坦化技術により平坦化する。ソース・ドレインコンタクトを形成し、プラグ８をコンタクト内に形成する（図１１（ｄ））。
【０００３】
次に、窒化膜１０を堆積し、ＤＲＡＭ部にのみ窒化膜１０を残し（レジストマスクにてパターニング）（図１１（ｅ））、図１１（ｆ）に示されるように、ＤＲＡＭ用キャパシタ形成用の層間絶縁膜１１を堆積する。
次に、キャパシタ下部電極形成用にレジストマスクにてＤＲＡＭ部にのみ層間絶縁膜１１、窒化膜１０をエッチングする。そしてキャパシタ下部電極用の導電膜を堆積、全面エッチバックすることで、側壁、底部にのみキャパシタ下部電極１２を残す。このエッチバック時にホールにレジストなどを埋め込み保護してもよい。
次に、図１２（ａ）に示されるように、キャパシタ誘電膜、キャパシタ上部電極１４を堆積し、レジストマスクにてキャパシタ上部電極１４をエッチングする。次に、図１２（ｂ）に示されるように、層間絶縁膜１５を堆積し、ＤＲＡＭ部のソース・ドレイン部の一端と、キャパシタ上部電極１４、周辺ロジック部にコンタクトを形成し、Ｗ（タングステン）などのプラグ１６を形成する。そして配線１７を形成し、ＤＲＡＭ混載ロジックが形成される。
【０００４】
【特許文献１】
特開平１０−７９４７８号公報（第４〜５頁、図５〜１３）
【０００５】
【発明が解決しようとする課題】
このような従来の半導体装置の製造方法では、ＤＲＡＭ部のキャパシタ上部電極１４と、キャパシタ間に図示されたビットラインコンタクトとのショートマージンが少なくなるという問題があった。
また、キャパシタ上部電極１４の膜厚分で段差が生じ、段差を緩和しない場合は、コンタクト以降の写真製版マージンが少なくなり、段差を緩和（ＣＭＰ）すると電極膜厚分コンタクト深さが深くなり、コンタクトエッチングマージンが少なくなることやコンタクト間の寄生容量も大きくなるという問題があった。
特許文献１は、トレンチ内にプレート電極を埋めこみ、上部の配線により、ワード線毎にプレート電極を接続するものが示されているが、キャパシタ間にビットラインコンタクトが配置される構成ではなく、ビットラインコンタクトとの関連を問題にするものではなかった。
【０００６】
この発明は、上述のような問題点を解決するためになされたものであり、ＤＲＡＭ部のキャパシタ上部電極とビットラインコンタクトとのショートマージンが少なくならず、キャパシタ上部電極の膜厚分の段差が緩和されるＤＲＡＭ混載半導体集積回路装置の製造方法を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わるＤＲＡＭ混載半導体集積回路装置の製造方法においては、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン注入層を形成する第一の工程、ゲート電極を含む半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、第一の窒化膜及び第一の層間絶縁膜を貫通してソース・ドレイン注入層に達する第一のコンタクトホールを形成し、第一のコンタクトホール内に第一のプラグを形成する第二の工程、第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、堆積された第二の窒化膜及び第二の層間絶縁膜のキャパシタ形成部を第一のプラグに達するようにエッチングして、エッチングされたキャパシタ形成部に第一の導電膜を堆積し、堆積された第一の導電膜を全面エッチバックして、キャパシタ形成部の側壁及び底部に第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、堆積された第二の導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、第二の窒化膜及び第二の層間絶縁膜を貫通して第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、第二の層間絶縁膜の上部に、ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図１において、半導体基板１と、素子分離酸化膜２と、ゲート電極３と、絶縁膜４と、ソース・ドレイン注入層５と、窒化膜６（第一の窒化膜）と、層間絶縁膜７（第一の層間絶縁膜）と、プラグ８（第一のプラグ）と、窒化膜１０（第二の窒化膜）と、層間絶縁膜１１（第二の層間絶縁膜）と、キャパシタ下部電極１２と、キャパシタ上部電極１４と、コンタクト１８と、Ｗ−プラグ２６（第二のプラグ）とが示されている。
図２は、図１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図２において、窒化膜３１と、酸化膜３２と、配線３３が示されている。
図３は、この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の配線構造を示す上面図であり、図３（ａ）は、上面図、図３（ｂ）は、図３（ａ）のＡ−Ａ’断面図である。
図３において、キャパシタ２７と、キャパシタ上部電極用配線（配線レイヤ）２８と、ビットラインコンタクト２９と、コンタクト用受けパッド（配線レイヤ）３０が示されている。
【０００９】
次に、実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造方法について説明する。
キャパシタ下部電極１２の形成までは、図１１を援用して説明する。図１１（ａ）にて、半導体基板１に素子分離酸化膜２を形成し、その後注入層（図示せず）を形成し、ゲート酸化膜、ゲート電極層からなるゲート電極３を図１１（ｂ）のように形成する。次に、図１１（ｃ）のように、ＬＤＤ構造用の絶縁膜４からなるサイドウォールを作成し、ソース・ドレイン注入層５を形成する（第一の工程）。次に、図１１（ｄ）のように、窒化膜６を堆積した後、層間絶縁膜７を堆積し、平坦化技術により平坦化する。ソース・ドレインコンタクト（第一のコンタクトホール）を形成し、プラグ８をコンタクト内に形成する（第二の工程）。
次に、図１１（ｅ）のように、窒化膜１０を堆積し、ＤＲＡＭ部にのみ窒化膜１０を残し（レジストマスクにてパターニング）、図１１（ｆ）に示されるように、ＤＲＡＭ用キャパシタ形成用の層間絶縁膜１１を堆積する。
次に、キャパシタ下部電極形成用（キャパシタ形成部）にレジストマスクにてＤＲＡＭ部にのみ層間絶縁膜１１、窒化膜１０をエッチングする。そしてキャパシタ下部電極用の導電膜（第一の導電膜）を堆積、全面エッチバックすることで、側壁、底部にのみキャパシタ下部電極１２を残す（第三の工程）。このエッチバック時にホールにレジストなどを埋め込み保護してもよい。
ＤＲＡＭ部のキャパシタ下部電極１２をドライエッチングによるエッチバックによって形成した後、図１（ａ）のように、キャパシタ下部電極１２上に誘電体膜を堆積し、さらにその上に導電膜（第二の導電膜）を成膜し、ドライエッチングによるエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により、キャパシタ上部電極１４を形成する（第四の工程）。
次に、図１（ｂ）にて、ＤＲＡＭビットラインコンタクト部、及び周辺ロジック部にコンタクト１８（第二のコンタクトホール）を形成する。その後、図１（ｃ）のように、プラグ形成のためバリアメタル（図示せず）とタングステンを堆積し、ドライエッチまたはＣＭＰを行い、Ｗ−プラグ２６を形成する（第五の工程）。
【００１０】
次に、図２（ａ）にて、窒化膜３１、酸化膜３２（絶縁膜）を堆積し、Ｃｕ配線３３となるパターンをドライエッチにて形成、Ｃｕを埋め込み、ＣＭＰを行い、配線３３を形成する（第六の工程）。ここでのＣｕ配線３３の形成は、従来衆知の製造方法を用いるものである。この配線３３は、図３に示されるように、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極１４への配線３３は、ＤＲＡＭ部の全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図２（ｂ）にて２層目の配線２２の形成において、窒化膜２０を堆積し、その上に酸化膜２１を堆積し、これらをエッチングした後、配線２２を形成する。この配線２２は、ＤＲＡＭ部はビットラインとして形成され、ＤＲＡＭ部周辺にキャパシタ上部電極のコンタクト配線が存在する（図示せず）。周辺ロジック部は、従来どおり配線として利用する。
なお、今回は、Ｃｕ配線での構造を例としたが、Ａｌ配線でも形成することは可能である。
【００１１】
実施の形態１によれば、このような製造方法をとることにより、キャパシタ上部電極のマスクを省略することができる。
また、キャパシタを埋め込むためキャパシタ上部電極とコンタクトとのショートマージンを多くとることが可能となるため、マージンが上がる。
さらに、コンタクト形成時に層間絶縁膜を堆積しないため、コンタクト深さを浅くすることができ、コンタクトエッチングも容易になる。
また、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和され、コンタクト形成以降の写真製版マージンも向上する。
このような製造方法で製造することにより、キャパシタが埋め込まれ、その後形成される配線レイヤにて各ビットと接続する構造とすることができる。
【００１２】
実施の形態２．
図４は、この発明の実施の形態２によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図５は、図４のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【００１３】
図４（ａ）は、実施の形態１の図１（ａ）と同じである。
次に、図４（ｂ）のように、層間絶縁膜２３（第三の絶縁膜）を堆積し（第七の工程）、コンタクトを形成し、実施の形態１と同じくＷ−プラグ２６を形成する。
次に、図５（ａ）のように、実施の形態１と同じく、１層目の配線３３を形成する。このとき配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線は、ＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図５（ｂ）のように、２層目の配線２２以降も実施の形態１と同じく形成する。
【００１４】
実施の形態２によれば、このような製造方法をとることにより、キャパシタ上部電極のマスクを省略することができる。
また、キャパシタを埋め込むため、キャパシタ上部電極とコンタクトとのショートマージンが多くとることが可能となるため、マージンが上がる。
また、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和され、コンタクト形成以降の写真製版マージンも向上する。
さらに、コンタクト層間絶縁膜を堆積することで、実施の形態１では、直接キャパシタ上部電極がコンタクト形成時にレジストにふれ、レジスト除去時に電極がさらされるが、そのようなことはなくなる。
また、実施の形態１と同じような特徴を持った構造となる。
【００１５】
実施の形態３．
図６は、この発明の実施の形態３によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図７は、図６のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【００１６】
実施の形態３では、実施の形態１と同様にして、ＤＲＡＭキャパシタ下部電極１２を形成する。
次に、図６（ａ）にて、キャパシタ上部電極材料であるＴｉＮを堆積し、エッチバックまたはＣＭＰにてエッチングし、キャパシタ内部を埋め込む（第八の工程）。次に、図６（ｂ）にて、コンタクトをＤＲＡＭ部ビットラインコンタクト部、周辺ロジック部に形成し、金属膜プラグにてプラグ２５を形成する。
次に、図７（ａ）にて、窒化膜３１、酸化膜３２を堆積し、Ｃｕ配線３３となるパターンをドライエッチにて形成、Ｃｕを埋め込み、ＣＭＰを行い、配線３３を形成する。ここでのＣｕ配線３３の形成は、従来衆知の製造方法を用いるものである。この配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線はＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図７（ｂ）にて、２層目の配線２２の形成において、窒化膜２０を堆積し、その上に酸化膜２１を堆積し、これらをエッチングした後、配線２２を形成する。この配線２２は、ＤＲＡＭ部はビットラインとして形成され、ＤＲＡＭ部周辺にキャパシタ上部電極のコンタクト配線が存在する（図示せず）。周辺ロジック部は、従来どおり配線として利用する。
なお、今回は、Ｃｕ配線での構造を例としたが、Ａｌ配線でも形成することは可能である。
【００１７】
実施の形態３によれば、このような製造方法をとることにより、実施の形態１と同じ効果が得られる。
【００１８】
実施の形態４．
図８は、この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
図９は、図８のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
図１０は、この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造方法を示す断面図である。
【００１９】
図８（ａ）は、実施の形態３の図６（ａ）と同じである。この後、図８（ｂ）にて層間絶縁膜２３を堆積し（第七の工程）、コンタクトを形成し、実施の形態３と同じくプラグ２５を形成する。
次に、図９（ａ）に示されるように、実施の形態３と同じく１層目の配線３３を形成する。このとき配線３３は、ＤＲＡＭ部のビットラインコンタクト部はＰＡＤとして、キャパシタ上部電極部への配線はＤＲＡＭ全てのビットを接続するように配線されており、周辺ロジック部は通常の配線として用いるものである。
そして、図９（ｂ）に示されるように、２層目の配線２２以降も実施の形態３と同じく形成する。
【００２０】
実施の形態４によれば、このような製造方法をとることにより、実施の形態２と同様の効果が得られる。
【００２１】
実施の形態５．
図１０は、この発明の実施の形態５によるＤＲＡＭ混載半導体集積回路装置の構造を示す断面図である。
図１０において、１〜８、１０、１２、１４、２０〜２２、３１〜３３は図９におけるものと同一のものである。図１０では、酸化膜２１上に窒化膜３４が堆積され、窒化膜３４上に酸化膜３５が堆積され、これらをエッチングした後、３層目の配線３６を形成している。
実施の形態１〜実施の形態４では、ＤＲＡＭ部のキャパシタ上部電極を周辺ロジック部の１層目の配線工程で、ビットラインを２層目の配線工程で形成しているが、図１０に示すように、ＤＲＡＭ部のキャパシタ上部電極を周辺ロジック部の２層目の配線工程で、ビットラインを３層目の配線工程で形成してもよく、さらに、パターンレイアウト上許す限り、如何なる配線層をキャパシタ上部電極、ビットラインに使用してもよい。
【００２２】
【発明の効果】
この発明は、以上説明したように、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン注入層を形成する第一の工程、ゲート電極を含む半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、第一の窒化膜及び第一の層間絶縁膜を貫通してソース・ドレイン注入層に達する第一のコンタクトホールを形成し、第一のコンタクトホール内に第一のプラグを形成する第二の工程、第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、堆積された第二の窒化膜及び第二の層間絶縁膜のキャパシタ形成部を第一のプラグに達するようにエッチングして、エッチングされたキャパシタ形成部に第一の導電膜を堆積し、堆積された第一の導電膜を全面エッチバックして、キャパシタ形成部の側壁及び底部に第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、堆積された第二の導電膜をエッチバックまたはＣＭＰによりキャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、第二の窒化膜及び第二の層間絶縁膜を貫通して第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、第二の層間絶縁膜の上部に、ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むので、キャパシタを埋め込むためキャパシタ上部電極とコンタクトとのショートマージンを多くとることが可能となると共に、キャパシタ上部電極を埋め込むため、キャパシタ上部電極膜厚分の段差が緩和される。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図２】図１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図３】この発明の実施の形態１によるＤＲＡＭ混載半導体集積回路装置の配線構造を示す上面図である。
【図４】この発明の実施の形態２によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図５】図４のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図６】この発明の実施の形態３によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図７】図６のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図８】この発明の実施の形態４によるＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図９】図８のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【図１０】この発明の実施の形態５によるＤＲＡＭ混載半導体集積回路装置の構造を示す断面図である。
【図１１】従来のＤＲＡＭ混載半導体集積回路装置の製造工程を示す断面図である。
【図１２】図１１のＤＲＡＭ混載半導体集積回路装置の製造工程の次の工程を示す断面図である。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ ゲート電極、４ 絶縁膜、
５ ソース・ドレイン注入層、６ 窒化膜、７ 層間絶縁膜、８ プラグ、
１０ 窒化膜、１１ 層間絶縁膜、１２ キャパシタ下部電極、
１４ キャパシタ上部電極、１８ コンタクト、２０ 窒化膜、２１ 酸化膜、
２２ 配線、２３ 層間絶縁膜、２５ プラグ、２６ Ｗ−プラグ、
２７ キャパシタ、２８ キャパシタ上部電極用配線（配線レイヤ）、
２９ ビットラインコンタクト、
３０ コンタクト用受けパッド（配線レイヤ）、３１ 窒化膜、３２ 酸化膜、
３３ 配線、３４ 窒化膜、３５ 酸化膜、３６ 配線。
Claims (4)
- 半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、上記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、上記半導体基板にソース・ドレイン注入層を形成する第一の工程、上記ゲート電極を含む上記半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、上記第一の窒化膜及び上記第一の層間絶縁膜を貫通して上記ソース・ドレイン注入層に達する第一のコンタクトホールを形成し、上記第一のコンタクトホール内に第一のプラグを形成する第二の工程、上記第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、上記堆積された上記第二の窒化膜及び上記第二の層間絶縁膜のキャパシタ形成部を上記第一のプラグに達するようにエッチングして、上記エッチングされたキャパシタ形成部に第一の導電膜を堆積し、上記堆積された第一の導電膜を全面エッチバックして、上記キャパシタ形成部の側壁及び底部に上記第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、上記キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、上記堆積された第二の導電膜をエッチバックまたはＣＭＰにより上記キャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、上記第二の窒化膜及び上記第二の層間絶縁膜を貫通して上記第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、上記第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、上記第二の層間絶縁膜の上部に、上記ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むことを特徴とするＤＲＡＭ混載半導体集積回路装置の製造方法。
- 上記第四の工程の後に、上記第二の層間絶縁膜及びキャパシタ上部電極上に第三の層間絶縁膜を形成する第七の工程を含み、上記第五の工程で形成される第二のコンタクトホールは、上記第七の工程により形成された上記第三の層間絶縁膜を貫通するように形成されることを特徴とする請求項１記載のＤＲＡＭ混載半導体集積回路装置の製造方法。
- 半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成するＤＲＡＭ混載半導体集積回路装置の製造方法において、上記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、上記半導体基板にソース・ドレイン注入層を形成する第一の工程、上記ゲート電極を含む上記半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、上記第一の窒化膜及び第一の層間絶縁膜を貫通して上記ソース・ドレイン注入層に達する第一のコンタクトホールを形成し、上記第一のコンタクトホール内に第一のプラグを形成する第二の工程、上記第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、上記堆積された第二の窒化膜及び上記第二の層間絶縁膜のキャパシタ形成部を上記第一のプラグに達するようにエッチングして、上記エッチングされたキャパシタ形成部に第一の導電膜を堆積し、上記堆積された第一の導電膜を全面エッチバックして、上記キャパシタ形成部の側壁及び底部に上記第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、上記キャパシタ下部電極上に誘電体膜及びこの誘電体膜上に第二の導電膜を堆積し、上記堆積された第二の導電膜をエッチバックまたはＣＭＰにより上記キャパシタ形成部を埋めるようにキャパシタ上部電極を形成する第八の工程、上記第二の窒化膜及び上記第二の層間絶縁膜を貫通して上記第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、上記第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、上記第二の層間絶縁膜の上部に、上記ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含むことを特徴とするＤＲＡＭ混載半導体集積回路装置の製造方法。
- 上記第八の工程の後に、上記第二の層間絶縁膜及びキャパシタ上部電極上に第三の層間絶縁膜を形成する第七の工程を含み、上記第五の工程で形成される第二のコンタクトホールは、上記第七の工程により形成された上記第三の層間絶縁膜を貫通するように形成されることを特徴とする請求項３記載のＤＲＡＭ混載半導体集積回路装置の製造方法。
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2003
- 2003-06-10 JP JP2003164490A patent/JP2005005337A/ja active Pending
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