JP2005129816A - Mim容量素子を備えた半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】デュアルダマシン法により埋め込まれた銅配線66を形成した後、平坦化された表面の層間絶縁膜58をエッチバックし、配線66と層間絶縁膜の間に段差が形成する。キャップ膜68を設けた後、MIM容量素子の下部電極となるアルミニウム合金膜を成膜し、配線66による段差をアライメントマークとして写真製版とエッチングによりパターン化を施して下部電極70とする。その後、容量絶縁膜72と上部電極用のアルミニウム合金膜74を成膜し、配線66による段差をアライメントマークとして写真製版とエッチングによりパターン化を施して容量素子を形成する。
【選択図】図1
Description
近年、半導体装置は線幅の微細化により、ますます高密度化された回路構成で形成されている。特に、0.13μm(マイクロメートル)以降のプロセスでは、配線抵抗の低減やエレクトロマイグレーション耐圧の向上を図るため、銅(Cu)を主成分とした配線が用いられている。
ダマシン法を用いたMIM容量素子の形成方法としては、MIM容量素子の下部電極及び上部電極にもCu配線を用いたものが提案されている(特許文献2参照)。
(A)層間絶縁膜にデュアルダマシン法により金属配線を埋め込む工程。
(B)前記層間絶縁膜の膜厚を減少させて前記金属配線の少なくとも一部を突出させるエッチング工程。
(C)容量素子の下部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記金属材料膜をパターン化して下部電極を形成する工程。
(D)前記下部電極上に容量絶縁膜を介して上部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記容量絶縁膜と上部電極用金属材料膜をパターン化して容量素子を形成する工程。
後の写真製版工程を考えると、金属配線の上面と容量素子の上面とが同じ高さになって平坦化されていることが好ましい。
これらの接続方法によれは、接続のためのビアホールの形成や金属膜形成といった接続工程を別途設ける必要がない。
容量絶縁膜の一例はシリコン窒化膜である。
請求項2にかかる半導体装置によれば、金属配線の上面と容量素子の上面とが同じ高さになっているので、表面が平坦化され、後の写真製版工程が容易になる。
請求項3にかかる半導体装置によれば、容量素子の下部電極が金属配線と直接に接触して金属配線と容量素子との接続がなされているので、両者の接続のための配線を別途設ける必要がない。
請求項4にかかる半導体装置によれば、金属配線が導電性キャップ膜を備え、そのキャップ膜を介して容量素子との接続がなされているので、両者の接続が確実であるとともに、両者の接続のための配線を別途設ける必要がない。
請求項3,4のように接続を施すことにより、従来必要であった接続孔部分のための面積が不要になり、それだけ無駄なくMIM容量を構成することができる。
請求項5にかかる半導体装置によれば、容量絶縁膜としてシリコン酸化膜より誘電率が高く、緻密な膜となるシリコン窒化膜を使用するので、キャパシタンスを大きくするのに好都合であり、また信頼性の高い容量を得ることができる。
請求項6にかかる製造方法によれば、層間絶縁膜にデュアルダマシン法により金属配線を埋め込んだ後、層間絶縁膜の膜厚を減少させて金属配線を突出させて段差を形成する工程を含んでいるので、デュアルダマシン法とCMP技術を用いて構成される平坦化された部分へのMIM容量形成時に、写真工程用のアライメントマークを形成するためのマスクを作成する必要がないので、工程短縮が図れる。
請求項7にかかる製造方法は金属配線と容量素子とを接続するための導電性キャップ膜を形成する工程を含んだものであるが、その場合でも金属配線の突出部をアライメントマークとして写真製版を行なうことができるので、少ない工程数でキャップ膜を形成することができる。
請求項8にかかる製造方法によれば、金属配線の上面と容量素子の上面とが同じ高さになるように平坦化するので、後の写真製版工程が容易になる。
シリコン基板2の表面には素子分離用のフィールド酸化膜4で分離された素子領域にソース6とドレイン8が拡散層により形成されており、両拡散層6,8間の領域上にゲート酸化膜10を介してポリシリコンにてなるゲート電極12が形成されている。ゲート電極12上にはシリコン酸化膜からなる層間絶縁膜14が形成され、層間絶縁膜14にコンタクトホールが開けられて、アルミニウム合金にてなる配線16,18がソース6とドレイン8にそれぞれ接続されている。
メタル配線26の側面及び底面には銅の拡散を防ぐバリヤメタル層としてTiN膜28が形成されている。TiN膜28の膜厚は例えば30nmである。
配線66の高さと容量素子の高さが一致するように、CMP法により表面を平坦にして両者の高さを揃える。
この例では配線66の高さと容量素子の高さが一致するように、高さを揃えてあるが、容量素子の厚さは任意である
6 ソース
8 ドレイン
10 ゲート酸化膜
12 ゲート電極
16,18 配線
14,20,22,38,40,42,52,54,56,58,76,78,80 層間絶縁膜
24,60 ビアホール
26,44,50,66,82 メタル配線
28,48,64 バリヤメタル層
30,70 下部電極
32,72 容量絶縁膜
34,74 上部電極
36,68 キャップ膜
Claims (8)
- 多層配線構造の少なくとも一部に層間絶縁膜にダマシン法により埋め込まれた金属配線を有し、その配線に容量素子が接続されている半導体装置において、
前記容量素子は前記金属配線とは異なる金属材料のパターン化された下部電極と、容量絶縁膜を介して下部電極上に形成されたパターン化された上部電極をもつMIM容量素子であり、
このMIM容量素子は前記金属配線の側方に埋め込まれていることを特徴とする半導体装置。 - 前記金属配線の上面と前記容量素子の上面とが同じ高さである請求項1に記載の半導体装置。
- 前記容量素子は下部電極が前記金属配線と直接に接触し、上部電極が前記金属配線から離間した状態に形成されていることにより前記金属配線と容量素子との接続がなされている請求項1又は2に記載の半導体装置。
- 前記金属配線はその上面で接触する導電性キャップ膜を備えており、そのキャップ膜が前記容量素子の下部電極の下方にまで延在して下部電極と接触していることにより前記金属配線と容量素子との接続がなされている請求項1又は2に記載の半導体装置。
- 前記容量絶縁膜はシリコン窒化膜である請求項1から4のいずれかに記載の半導体装置。
- 多層配線構造の少なくとも一部に層間絶縁膜に埋め込まれた金属配線を有し、その配線に容量素子が接続されている半導体装置の製造方法において、以下の工程(A)から(D)を含んで前記金属配線と容量素子を形成することを特徴とする半導体装置の製造方法。
(A)層間絶縁膜にデュアルダマシン法により金属配線を埋め込む工程。
(B)前記層間絶縁膜の膜厚を減少させて前記金属配線の少なくとも一部を突出させるエッチング工程。
(C)容量素子の下部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記金属材料膜をパターン化して下部電極を形成する工程。
(D)前記下部電極上に容量絶縁膜を介して上部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記容量絶縁膜と上部電極用金属材料膜をパターン化して容量素子を形成する工程。 - 前記金属配線が銅にてなり、工程(B)で前記金属配線の少なくとも一部を突出させた後、工程(C)で容量素子の下部電極用金属材料膜を成膜する前に、金属配線の導電性キャップ膜を成膜し、容量素子が形成される領域まで延在するように、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記キャップ膜をパターン化する工程を備えた請求項6に記載の製造方法。
- 容量素子を形成した後、前記金属配線の上面と容量素子の上面とが同じ高さになるようにCMP法により平坦化する研磨工程を備えた請求項6又は7に記載の製造方法。
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