JP4376030B2 - Ｍｉｍ容量素子を備えた半導体装置の製造方法 - Google Patents

Description

本発明は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ（Metal-Insulator-Metal）容量素子を備えた半導体装置の製造方法に関するものである。本明細書において容量絶縁膜とは下部電極と上部電極の間に設けられた絶縁膜をいう。

容量素子としてはポリシリコンを上部、下部の電極とし、間に容量絶縁膜としてシリコン酸化膜を介在させたのが知られている（特許文献１参照。）。
近年、半導体装置は線幅の微細化により、ますます高密度化された回路構成で形成されている。特に、０.１３μｍ（マイクロメートル）以降のプロセスでは、配線抵抗の低減やエレクトロマイグレーション耐圧の向上を図るため、銅（Ｃｕ）を主成分とした配線が用いられている。

銅配線を形成する工程では、従来アルミ配線などに用いられてきたドライエッチングのように反応生成物の気化性が良くないことから、ドライエッチングを用いることができない。そのため、層間絶縁層に配線用の溝を形成し、その溝に銅を埋め込んで銅配線を形成するダマシン（damascene）法が用いられている。

このように、配線形成工程において、配線自体の微細化を推進し、スケーリング則に則ってチップ（半導体装置）のサイズを小さくしている。
ダマシン法を用いたＭＩＭ容量素子の形成方法としては、ＭＩＭ容量素子の下部電極及び上部電極にもＣｕ配線を用いたものが提案されている(特許文献２参照)。
特開２００１−１４４１８８号公報 特開２００１−２３７３７５号公報

ＣＭＰ工程完了後の平坦化された層上に、ＭＩＭ容量素子を構成しようとした場合、下部電極用金属層を形成し、写真製版とエッチングによりパターン化しようとすると、その写真工程において、すでに形成されている下層レイアウトとの整合性がとれず、写真工程のアライメントに問題が生じる。

新規にＭＩＭアライメント用のマスクを作成し、下部電極用金属層を形成する前に、例えばダイシングに用いられるスクライブ領域にアライメント可能な段差を構成して、以降のＭＩＭ形成の一助とすることは可能である。しかしながら、そのようなアライメントマークを形成しようとすると、そのために写真製版用のマスクを追加しなければならなくなり、製造コストの上昇を招く。

そこで、本発明では、そのようなアライメントマークを形成するためにのみ用いられるマスクを追加することなく、ＣＭＰ法により平坦化された後にＭＩＭ容量素子を形成する方法を提供することを目的とするものである。

参考例の半導体装置は、多層配線構造の少なくとも一部に層間絶縁膜にダマシン法により埋め込まれた金属配線を有し、その配線に容量素子が接続されている半導体装置において、容量素子は前記金属配線とは異なる金属材料のパターン化された下部電極と、容量絶縁膜を介して下部電極上に形成されたパターン化された上部電極をもつＭＩＭ容量素子であり、このＭＩＭ容量素子は前記金属配線の側方に埋め込まれていることを特徴とするものである。

この半導体装置を製造する本発明の製造方法は、以下の工程（Ａ）から（Ｄ）を備えて金属配線と容量素子を形成することを特徴とする製造方法である。
（Ａ）層間絶縁膜にデュアルダマシン法により金属配線を埋め込む工程。
（Ｂ）前記層間絶縁膜の膜厚を減少させて前記金属配線の少なくとも一部を突出させるエッチング工程。
（Ｃ）容量素子の下部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記金属材料膜をパターン化して下部電極を形成する工程。
（Ｄ）前記下部電極上に容量絶縁膜を介して上部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記容量絶縁膜と上部電極用金属材料膜をパターン化して容量素子を形成する工程。

容量素子の下部電極と上部電極を構成する金属材料はパターン化が可能な材料であり、アルミニウム、アルミニウム合金などであり、銅は含まない。
後の写真製版工程を考えると、金属配線の上面と容量素子の上面とが同じ高さになって平坦化されていることが好ましい。

金属配線の一例は銅である。銅は拡散しやすい性質をもっているため、銅が層間絶縁膜に拡散していくのを防ぐために拡散防止膜として銅配線の側面にバリヤメタル層を設けるのが一般的である。そのようなバリヤメタル層の材質としては、Ｔｉ，ＴｉＮ，ＳｉＮ，ＴｉＳｉＮ，Ｔａ，ＴａＮ，ＴａＣ，ＴａＳｉＮ，ＴａＣｅＯ２，Ｉｒ₄₆Ｔａ₅₄，Ｗ，ＷＮ，Ｗ₂Ｎ，Ｗ₆₄Ｂ₂₀Ｎ₁₆，Ｗ₂₃Ｂ₄₉Ｎ₂₈，Ｗ₄₇Ｓｉ₉Ｎ₄₄などを用いることができる。

金属配線と容量素子を接続させる１つの好ましい方法は、両者の直接接触であり、容量素子の下部電極が金属配線と直接に接触し、上部電極が金属配線から離間した状態に形成することである。この場合、バリヤメタル層としては導電性の材質のものを用いる。

金属配線と容量素子を接続させる他の好ましい方法は、金属配線の上面で接触する導電性キャップ膜を設け、そのキャップ膜を容量素子の下部電極の下方にまで延在させて下部電極と接触させる方法である。この方法は金属配線と容量素子との接続をより確実なものとすることができる。キャップ膜としては上に例示したバリヤメタル層の材質で導電性のものを使用することができる。
これらの接続方法によれは、接続のためのビアホールの形成や金属膜形成といった接続工程を別途設ける必要がない。
容量絶縁膜の一例はシリコン窒化膜である。

本発明の製造方法は、金属配線が銅であり、工程（Ｂ）で金属配線の少なくとも一部を突出させた後、工程（Ｃ）で容量素子の下部電極用金属材料膜を成膜する前に、金属配線の導電性キャップ膜を成膜し、容量素子が形成される領域まで延在するように、金属配線の突出部をアライメントマークとして写真製版とエッチングによりキャップ膜をパターン化する工程を備えている。

容量素子を形成した後、金属配線の上面と容量素子の上面とが同じ高さになるようにＣＭＰ（Chemical Mechanical Polishing）法により平坦化する研磨工程を備えていることが好ましい。

請求項１にかかる製造方法によれば、層間絶縁膜にデュアルダマシン法により金属配線を埋め込んだ後、層間絶縁膜の膜厚を減少させて金属配線を突出させて段差を形成する工程を含んでいるので、デュアルダマシン法とＣＭＰ技術を用いて構成される平坦化された部分へのＭＩＭ容量形成時に、写真工程用のアライメントマークを形成するためのマスクを作成する必要がないので、工程短縮が図れる。
さらに、請求項１にかかる製造方法は金属配線と容量素子とを接続するための導電性キャップ膜を形成する工程を含んだものであるが、その場合でも金属配線の突出部をアライメントマークとして写真製版を行なうことができるので、少ない工程数でキャップ膜を形成することができる。
請求項２にかかる製造方法によれば、金属配線の上面と容量素子の上面とが同じ高さになるように平坦化するので、後の写真製版工程が容易になる。

図１は半導体装置の参考例を表わす断面図であり、ＭＯＳトランジスタと、それに接続された容量素子の部分を表している。
シリコン基板２の表面には素子分離用のフィールド酸化膜４で分離された素子領域にソース６とドレイン８が拡散層により形成されており、両拡散層６，８間の領域上にゲート酸化膜１０を介してポリシリコンにてなるゲート電極１２が形成されている。ゲート電極１２上にはシリコン酸化膜からなる層間絶縁膜１４が形成され、層間絶縁膜１４にコンタクトホールが開けられて、アルミニウム合金にてなる配線１６,１８がソース６とドレイン８にそれぞれ接続されている。

配線１６,１８上にさらに２層目の層間絶縁膜が形成されている。２層目の層間絶縁膜は下層２０がシリコン酸化膜、上層２２がシリコン窒化膜からなる。シリコン酸化膜２０の膜厚は１００〜１０００ｎｍ、例えば５００ｎｍであり、シリコン窒化膜２２の膜厚は１０〜３００ｎｍ、例えば１００ｎｍである。

層間絶縁膜２０,２２にはビアホール２４が開けられ、そのビアホール２４を介して配線１８につながるメタル配線２６が図では紙面垂直方向に延びるように形成されている。ビアホール２４内のメタルとメタル配線２６はデュアルダマシン法により形成された銅配線である。このようにメタル配線層とビアホールを同時に埋め込むプロセスはデュアルダマシン法と呼ばれている。
メタル配線２６の側面及び底面には銅の拡散を防ぐバリヤメタル層としてＴｉＮ膜２８が形成されている。ＴｉＮ膜２８の膜厚は例えば３０ｎｍである。

メタル配線２６の側方には下部電極３０、上部電極３４と、両電極３０，３４間に介在している容量絶縁膜３２からなるＭｉＭ容量素子が形成されている。下部電極３０と上部電極３４はアルミニウム合金であり、その膜厚は３００〜１０００ｎｍ、例えば６００ｎｍである。容量絶縁膜３２はシリコン窒化膜で、その膜厚は１００〜５００ｎｍ、例えば２００ｎｍである。

配線２６の上面及び側面を被って銅の拡散を防ぐキャップ膜（バリヤメタル層）３６が形成され、キャップ膜３６は容量素子の下部電極３０の下部にまで延在し、下部電極３０と接触することにより、容量素子が配線２６と接続されている。

配線２６及び容量素子の上に更に層間絶縁膜が形成されている。その層間絶縁膜はシリコン窒化膜３８、その上層のシリコン酸化膜４０及び更にその上層のシリコン窒化膜４２からなっている。それぞれの膜厚はシリコン窒化膜３８が１０〜３００ｎｍ、例えば１００ｎｍである。シリコン酸化膜４０が１００〜１０００ｎｍ、例えば５００ｎｍ、シリコン窒化膜４２が１０〜３００ｎｍ、例えば１００ｎｍである。

この層間絶縁膜にビアホールが開けられ、そのビアホールを介して銅配線４４が容量素子の上部電極３４と接続されている。４８は銅配線４４のバリヤメタル層である。銅配線４４を介して、要量素子の上部電極３４が電源電位又は接地電位に接続されている。

この参考例では配線２６と容量素子の上部電極３４の高さが等しくなるようにされている。しかしながら、これに限ったものではなく、容量素子の上部電極３４の高さは配線２６の高さよりも高く形成することもできるし、低く形成することもできる。

次に、図２により、容量素子を配線の側方に形成する方法を説明する。ここでは多層メタル配線内のｎ層目のメタル配線につながる（ｎ＋１）層目のメタル配線に容量素子が接続されるものとして説明する。

（Ａ）デュアルダマシン法により形成されたｎ層目の銅配線５０の上に、層間絶縁膜として、シリコン窒化膜５２を１００ｎｍの厚さに堆積し、その上にシリコン酸化膜５４を５００ｎｍの厚さに堆積し、さらにその上にシリコン窒化膜５６を１００ｎｍの厚さに堆積する。

写真製版とエッチングによりビアホール６０と配線用の溝６２を形成する。そのビアホール６０と溝６２内にバリヤメタル層としてＴｉＮ膜６４を３０ｎｍの厚さに堆積し、その上からビアホール６０と溝６２を埋める厚さの銅層を形成し、ＣＭＰ法により研磨して表面を平坦にするとともに、ビアホール６０と溝６２を銅で埋める。

この状態でアルミニウムやアルミニウム合金の金属膜を堆積し、写真製版とエッチングによりＭＩＭ容量素子の下部電極を形成しようとした場合、金属膜を堆積する下地の最上層はＣＭＰにより平坦化されているため、その写真製版工程におけるアライメントをとることができず、パターンの重ね合せに大きな誤差を生じる。

（Ｂ）そこで、層間絶縁膜５８をドライエッチング又はウエットエッチングにより均等にエッチング（エッチバック）し、層間絶縁膜５８の膜厚を減少させる。このエッチングでは配線６６の銅はエッチングされないため、配線６６と層間絶縁膜の間に段差が生じる。また、このエッチングではバリヤメタル層６４もエッチングされないような条件に設定しておく。層間絶縁膜５８は全て除去してもよく、膜厚方向に一部残すようにエッチングをしてもよい。

後で形成するＭＩＭ容量素子の下部電極を配線６６の側面と直接接触させることにより両者の接続を図ることができるが、ここではより確実な接続を確保するためにキャップ膜６８を設ける。そのために、膜厚が５０ｎｍのＴｉＮ膜を成膜し、配線６６による段差をアライメントマークとして写真製版とエッチングにより配線６６の上面から容量素子形成領域に至るようにパターン化を施してキャップ膜６８を形成する。

（Ｃ）ＭＩＭ容量素子の下部電極となるアルミニウム合金膜を６００ｎｍの厚さに成膜し、配線６６による段差をアライメントマークとして写真製版とエッチングによりパターン化を施して下部電極７０とする。

（Ｄ）その後、容量絶縁膜７２としてシリコン窒化膜を２００ｎｍの厚さに成膜し、さらにその上に上部電極用のアルミニウム合金膜７４を６００ｎｍの厚さに成膜する。このとき、容量絶縁膜７２は下部電極７０上から配線６６の側面及び上面を被うように形成されるので、その容量絶縁膜７２上に形成される上部電極用アルミニウム合金膜７４は配線と接触することはない。容量絶縁膜７２と上部電極用アルミニウム合金膜７４についても配線６６による段差をアライメントマークとして写真製版とエッチングによりパターン化を施して容量素子を形成する。
配線６６の高さと容量素子の高さが一致するように、ＣＭＰ法により表面を平坦にして両者の高さを揃える。

その後、さらに層間絶縁膜として膜厚が１００ｎｍのシリコン窒化膜７６、膜厚が５００ｎｍのシリコン酸化膜７８、膜厚が１００ｎｍのシリコン窒化膜８０及びさらに膜厚が５００ｎｍのシリコン酸化膜（図には現われていない）を順次積層し、その層間絶縁膜に写真製版とエッチングによりビアホールと配線用の溝を形成し、ＣＭＰ法により上面を平坦にするとともに、埋め込まれた上層の銅配線８２を形成する。
この例では配線６６の高さと容量素子の高さが一致するように、高さを揃えてあるが、容量素子の厚さは任意である

半導体装置の参考例を示す断面図である。 製造方法の一実施例において容量素子を形成する工程を示す工程断面図である。

符号の説明

２ シリコン基板
６ ソース
８ ドレイン
１０ ゲート酸化膜
１２ ゲート電極
１６，１８ 配線
１４，２０，２２，３８，４０，４２，５２，５４，５６，５８，７６，７８，８０ 層間絶縁膜
２４，６０ ビアホール
２６，４４，５０，６６，８２ メタル配線
２８，４８，６４ バリヤメタル層
３０，７０ 下部電極
３２，７２ 容量絶縁膜
３４，７４ 上部電極
３６，６８ キャップ膜

Claims (2)

1. 多層配線構造の少なくとも一部に層間絶縁膜に埋め込まれた金属配線を有し、その配線に容量素子が接続されている半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含んで前記金属配線と容量素子を形成することを特徴とする半導体装置の製造方法。
   （Ａ）層間絶縁膜にデュアルダマシン法により銅からなる金属配線を埋め込む工程。
   （Ｂ）前記層間絶縁膜の膜厚を減少させて前記金属配線の少なくとも一部を突出させるエッチング工程。
   （Ｃ）金属配線の導電性キャップ膜を成膜し、容量素子が形成される領域まで延在するように、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記キャップ膜をパターン化した後、容量素子の下部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記金属材料膜をパターン化して下部電極を形成する工程。
   （Ｄ）前記下部電極上に容量絶縁膜を介して上部電極用金属材料膜を成膜し、前記金属配線の突出部をアライメントマークとして写真製版とエッチングにより前記容量絶縁膜と上部電極用金属材料膜をパターン化して容量素子を形成する工程。
2. 容量素子を形成した後、前記金属配線の上面と容量素子の上面とが同じ高さになるようにＣＭＰ法により平坦化する研磨工程を備えた請求項１に記載の製造方法。

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