JP2007299939A - 半導体装置 - Google Patents

Abstract

【課題】多層配線部における最も上の層間絶縁膜に形成されたヒューズと、該ヒューズを覆う保護部と、多層配線部上に形成されたＭＩＭ素子とを備え、保護部の厚さを制御し易い半導体装置を得ること。
【解決手段】半導体基板１０と、この半導体基板に形成された回路素子２０，３０と、半導体基板上に積層された多層配線部５０と、多層配線部における最も上の層間絶縁膜４５に設けられたヒューズ５５と、ヒューズ上に設けられた保護部６０と、多層配線部上に形成されたＭＩＭ素子７０と、多層配線部上に形成された最外層間絶縁膜８０とを備えた半導体装置１００を作製するにあたり、多層配線部における最も上の層間絶縁膜に設けられたトレンチＴ₃ にＭＩＭ素子の下部電極６２を埋め込み、その上に電気絶縁膜６４と上部電極６６とをこの順番で積層することでＭＩＭ素子を構成し、このＭＩＭ素子を覆うようにして最外層間絶縁膜を形成する。
【選択図】 図１

Description

この発明は、多層配線部に形成されたヒューズと多層配線部上に形成されたＭＩＭ（Metal Insulator Metal）素子とを備えた半導体装置に関するものである。

今日では、電子機器の小型化、低コスト化を図るために、１つの半導体チップに種々の集積回路を混載して１つの半導体装置が構成されるようになってきており、これに伴って個々の回路素子の小型化および高集積化が進められている。また、回路素子の配置の多様化も進んでおり、例えば、不良のメモリセルを冗長回路上の良品のメモリセルに電気的に置き換えるためのヒューズを多層配線部における最も上の層間絶縁膜に形成したり、消費者のニーズに応じた所定性能をオプションとして扱う場合に当該所定性能の実現に必要なＭＩＭ素子を多層配線部上に形成したりすることも行われている。

例えば、多層配線部における最も上の層間絶縁膜にヒューズを形成し、かつ多層配線部上にＭＩＭ素子としての容量素子を形成する場合には、まず、上記のヒューズが形成された多層配線部上にシリコン酸化物等によって最外層間絶縁膜が形成される。次いで、最外層間絶縁膜に所定形状のトレンチ（溝）を形成し、多層配線部における最も上の層間絶縁膜に形成されている所定の配線と上記のトレンチの所定箇所とを繋ぐビアホールを形成する。

次に、これらのトレンチおよびビアホールそれぞれの表面上に例えばタンタルや窒化タンタル等によりバリアメタル層を形成してから、当該トレンチおよびビアホールをタングステンやタングステン−アルミニウム合金等の導電性材料で埋め、最外層間絶縁膜上に堆積した余剰の導電性材料およびバリアメタルを化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）によって除去する。このＣＭＰまで行うことにより、上記のトレンチには容量素子用の下部電極が形成され、上記のビアホールにはコンタクトプラグが形成される。

このとき、最外層間絶縁膜の表面の平坦性が低いと、上記余剰の導電性材料および余剰のバリアメタルをＣＭＰで除去する際の研磨量が多くなり、容量素子の下部電極の薄肉化や消失をまねくことになるので、下部電極の形成に先だって最外層間絶縁膜にＣＭＰを施し、その表面を平坦化しておく。

この後、下部電極を覆うようにして、例えばシリコン窒化物により容量素子用の電気絶縁膜（容量絶縁膜）を形成し、その上に例えばチタン窒化物により容量素子用の上部電極を形成する。この上部電極まで形成することにより、容量素子が得られる。この後、容量素子の上部電極を覆うようにして、最外層間絶縁膜上に例えばアルミニウムによりパッドを形成する。

必要に応じて、上記のパッドおよび最外層間絶縁膜の露出面を覆うようにして、シリコン窒化物やシリコン酸窒化物等からなるパッシベーション膜を形成する。パッシベーション膜を形成する場合には、パッド上に例えばチタン窒化物からなるバリアメタル層が予め形成される。また、パッシベーション膜を形成するにあたっては、その元となる無機膜を成膜した後に当該無機膜のうちでパッド上に位置している領域、およびヒューズ上に位置している領域を例えばエッチングによりそれぞれ除去する。

この後、パッシベーション膜を形成したか否かに拘わらず、最外層間絶縁膜のうちのヒューズ上に位置している領域を例えばエッチングにより除去して、ヒューズを酸化や腐食等から保護することができる厚さを有すると共に、必要時にヒューズを容易に溶断することが可能な厚さを有する保護部を形成する。多層配線部における最も上の層間絶縁膜に形成されている配線が銅配線である場合には、通常、当該最も上の層間絶縁膜上にシリコン炭窒化物等によってライナー膜が形成されるので、最外層間絶縁膜のうちのヒューズ上に位置する領域をエッチングにより除去して上記のライナー膜をヒューズの保護部として残す。

多層配線部上にＭＩＭ素子を形成する場合には、上述のように下部電極の形成に先だって最外層間絶縁膜にＣＭＰが施されて、その上面が平坦化される。このとき、下地である多層配線部の上面が必ずしも平坦ではないことから、上面が平坦化された最外層間絶縁膜の膜厚にはバラツキが生じる。ヒューズ上での保護部の形成は、最外層間絶縁膜の膜厚にバラツキが生じた後に行われることになる。このため、従来の半導体装置ではヒューズ上に保護部を形成する際のエッチング条件の制御が困難であり、結果として、所望の性能あるいは溶断特性を有する冗長回路を形成することが困難である。

この発明は上記に鑑みてなされたものであり、多層配線部における最も上の層間絶縁膜に形成されたヒューズと、該ヒューズを覆う保護部と、多層配線部上に形成されたＭＩＭ素子とを備え、上記の保護部の厚さを制御し易い半導体装置を得ることを目的とする。

上記の目的を達成するこの発明の半導体装置は、半導体基板と、この半導体基板に形成された回路素子と、この回路素子を覆うようにして半導体基板上に積層された複数の層間絶縁膜を有する多層配線部と、この多層配線部における最も上の層間絶縁膜に設けられたトレンチに埋め込まれたヒューズと、このヒューズ上に設けられて該ヒューズを保護する保護部と、多層配線部上に形成されたＭＩＭ素子と、多層配線部上に形成された最外層間絶縁膜とを備えた半導体装置であって、ＭＩＭ素子は、上記最も上の層間絶縁膜に設けられたトレンチに埋め込まれた下部電極と、上記最も上の層間絶縁膜上に形成されて前記下部電極を覆う電気絶縁膜と、この電気絶縁膜を覆う上部電極とを有し、最外層間絶縁膜はＭＩＭ素子を覆う、ことを特徴とするものである。

この発明の半導体装置では、最外層間絶縁膜がＭＩＭ素子を覆っているので、ＭＩＭ素子を形成するにあたっては、最外層間絶縁膜の元となる膜にＣＭＰを施す必要がない。ヒューズを保護する保護部の厚さは、最外層間絶縁膜の元となる膜のうちでヒューズ上に位置する領域をエッチングにより除去する際のエッチング精度に大きく依存するわけであるが、最外層間絶縁膜の元となる膜には上述のようにＣＭＰを施さなくてよいので、上記のエッチングが施される膜での膜厚のバラツキは、成膜時に不可避的に生じた比較的小さなバラツキのままである。このため、最外層間絶縁膜の元となる膜にＣＭＰを施した場合に比べてエッチング精度を高めることが容易であり、所望の厚さの保護部を形成し易い。したがって、この発明によれば、多層配線部における最も上の層間絶縁膜に形成されたヒューズと、該ヒューズを覆う保護部と、多層配線部上に形成されたＭＩＭ素子とを備えた所望性能の半導体装置を得易くなる。

以下、この発明の半導体装置の実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。

実施の形態１．
図１は、この発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置１００は、半導体基板１０と、半導体基板１０に形成された回路素子２０，３０と、回路素子２０，３０を覆うようにして半導体基板１０上に積層された複数の層間絶縁膜を有する多層配線部５０と、多層配線部５０における最も上の層間絶縁膜４５に設けられたトレンチＴ₁に埋め込まれたヒューズ５５と、ヒューズ５５上に設けられて該ヒューズ５５を保護する保護部６０と、多層配線部５０上に形成されたＭＩＭ素子７０と、多層配線部５０上に形成された最外層間絶縁膜８０とを備えている。

図１にはヒューズ５５および保護部６０がそれぞれ１つずつ現れているが、実際には複数のヒューズ５５が層間絶縁膜４５に形成されており、１つのヒューズ５５に１つずつ保護部６０が形成されている。半導体装置１００はメモリ素子と該メモリ素子用の冗長回路とを有しており、複数のヒューズ５５の一部は、不良のメモリセルを冗長回路上の良品のメモリセルと電気的に置き換えるために例えばレーザブローによって溶断されている。また、ＭＩＭ素子７０は、オプションとして扱われる所定性能を実現するために半導体装置１００に設けられたものである。

上記の半導体基板１０は、シリコンのような元素半導体からなる基板であってもよいし、ガリウムヒ素のような化合物半導体からなる基板であってもよい。さらには、ＳＯＩ（Silicon On Insulator）基板であってもよい。半導体基板１０の所定箇所には、該半導体基板１０に形成しようとする回路素子の種類に応じた所定の素子領域（ウェル）と、所定形状の素子分離領域とが形成される。図示の半導体基板１０は、Ｐ^-型シリコン基板１の所定箇所にＮ型ウェル３およびＰ型ウェル５を形成し、さらに、各素子領域３，５を平面視上区画するようにして素子分離領域７を形成したものである。

回路素子としてどのような素子を形成するかは、半導体装置１００に求められる機能等に応じて適宜選定される。図１に示す回路素子２０，３０は、いずれも電界効果トランジスタ（以下、「電界効果トランジスタ２０」、「電界効果トランジスタ３０」という。）である。電界効果トランジスタ２０は、Ｎ型ウェル３に形成されたソース領域１２およびドレイン領域１４と、半導体基板１０上にゲート絶縁膜１６を介して配置されたゲート電極１８とを有している。また、電界効果トランジスタ３０は、Ｐ型ウェル５に形成されたソース領域２２およびドレイン領域２４と、半導体基板１０上にゲート絶縁膜２６を介して配置されたゲート電極２８とを有している。

多層配線部５０は、半導体基板１０上に積層された複数の層間絶縁膜と、これらの層間絶縁膜それぞれに形成された多数の配線と、互いに異なる層間絶縁膜に形成されている配線を所定のパターンで電気的に接続して集積回路を形成する多数のコンタクトプラグとを有している。各層間絶縁膜上には、例えばシリコン窒化物やシリコン炭窒化物等によって形成されたライナー膜が設けられている。ライナー膜は、その下の層間絶縁膜に例えば銅製の配線を形成したときに該配線の酸化や腐食、あるいは銅原子の拡散を防止する。配線が銅により形成されている場合には、銅原子の拡散を防止するという観点から、例えばシリコン窒化物やシリコン炭窒化物等のように酸素原子を含有していない無機化合物によってライナー膜を形成することが好ましい。

図１においては、最も下の層間絶縁膜である第１層間絶縁膜３５と、上から２番の層間絶縁膜である第（ｎ−１）層間絶縁膜４０と、最も上の層間絶縁膜である第ｎ層間絶縁膜４５とが現れている。第（ｎ−１）層間絶縁膜４０上には第（ｎ−１）ライナー膜４０Ｌが形成されており、第ｎ層間絶縁膜４５上には第ｎライナー膜４５Ｌが形成されている。また、同図には、各層間絶縁膜に形成されているコンタクトプラグおよび配線のうち、第１層間絶縁膜３５に形成されている４つの第１層コンタクトプラグ３２ａ〜３２ｄ、第（ｎ−１）層間絶縁膜４０に形成されている１つの第（ｎ−１）層コンタクトプラグ３７および３つの第（ｎ−１）層配線３９ａ〜３９ｃ、ならびに第ｎ層間絶縁膜４５に形成されている１つの第ｎ層コンタクトプラグ４２および２つの第ｎ層配線４４ａ，４４ｂが現れている。なお、上記の「ｎ」は３以上の整数を表すが、「ｎ」を２として多層配線部を構成することも可能である。

多層配線部５０における各配線は、例えばアルミニウム、銅等の導電材料によって形成される。また、多層配線部５０における各コンタクトプラグは、例えばタングステン、タングステン−アルミニウム合金、銅等の導電材料によって形成される。通常、配線と層間絶縁膜との間、コンタクトプラグと層間絶縁膜との間、およびコンタクトプラグと該コンタクトプラグの下端に接続する配線との間には、配線およびコンタクトプラグの材料に応じて、所定の無機材料からなるバリアメタル層が設けられる。例えば、アルミニウムによって配線またはコンタクトプラグを形成する場合にはチタン窒化物等からなるバリアメタル層が設けられ、タングステンや銅によって配線またはコンタクトプラグを形成する場合には、チタン窒化物、タンタル、タンタル窒化物等からなるバリアメタル層が設けられる。ただし、層間絶縁膜の材質によってはバリアメタル層を省略することも可能である。

図１に示す各配線３９ａ〜３９ｃ，４４ａ，４４ｂはいずれもダマシン法により形成された銅製の埋め込み配線であり、上述した各コンタクトプラグ３２ａ〜３２ｄ，３７，４２もダマシン法により形成された銅製のものである。これらの配線およびコンタクトプラグの周囲には上述のバリアメタル層が形成されているが、図１においてはその図示を省略している。

ヒューズ５５は、第ｎ層配線４４ａ，４４ｂと一緒に第ｎ層間絶縁膜４５に形成されたものであり、このヒューズ５５は、第ｎ層間絶縁膜４５に設けられたトレンチＴ₁に埋め込まれている。第ｎ層配線４４ａ，４４ｂを銅により形成する場合には、ヒューズ５５も銅により形成することが好ましい。第ｎ層配線４４ａ，４４ｂにおけるのと同様に、ヒューズ５５と第ｎ層間絶縁膜４５との間には、必要に応じてバリアメタル層が形成される。

このヒューズ５５は、第ｎ層間絶縁膜４５上に形成されている第ｎ層ライナー膜４５Ｌにより覆われており、該第ｎライナー膜４５Ｌのうちでヒューズ５５の上方に位置する領域がヒューズ５５の保護部６０として機能する。この保護部６０は、ヒューズ５５を酸化や腐食等から保護することができる厚さを有すると共に、必要時にヒューズ５５を容易に溶断することが可能な厚さを有している。なお、図１においては、保護部６０を判り易くするために、第ｎライナー膜４５Ｌのうちで保護部６０として機能する領域に周囲と異なるスマッジングを付してある。

ＭＩＭ素子７０は、下部電極６２、電気絶縁膜（容量絶縁膜）６４、および上部電極６６を有している。このＭＩＭ素子７０は、例えば容量素子である。下部電極６２は、第ｎ層間絶縁膜４５に設けられたトレンチＴ₃に埋め込まれており、第ｎ層間絶縁膜４５上に形成されている第ｎ層ライナー膜４５Ｌにより覆われている。第ｎ層配線４４ａ，４４ｂを銅により形成する場合には、下部電極６２も銅により形成することが好ましい。第ｎ層配線４４ａ，４４ｂにおけるのと同様に、下部電極６２と第ｎ層間絶縁膜４５との間には、必要に応じてバリアメタル層が形成される。

ＭＩＭ素子７０を構成する電気絶縁膜６４は、第ｎ層間絶縁膜４５上に形成された第ｎライナー膜４５Ｌの一領域からなる。電気絶縁膜６４を判り易くするために、図１においては第ｎライナー膜４５Ｌのうちで電気絶縁膜６４として機能する領域に周囲と異なるスマッジングを付してある。下部電極６２が銅により形成されている場合には、銅原子の拡散を防止するうえから、例えばシリコン窒化物やシリコン炭窒化物等のように酸素原子を含有していない無機化合物によって電気絶縁膜６４（第ｎライナー膜４５Ｌ）を形成することが好ましい。

ＭＩＭ素子７０を構成する上部電極６６は、例えばタングステン、タングステン−アルミニウム合金等によって形成されて、電気絶縁膜６４を覆っている。この上部電極６６と電気絶縁膜６４との間には、必要に応じて、例えばチタン窒化物、タンタル、タンタル窒化物等によってバリアメタル層が形成される。

最外層間絶縁膜８０は、例えばシリコン酸化物等により形成されて、ＭＩＭ素子７０および多層配線部５０を覆っている。この最外層間絶縁膜８０は、第ｎ層配線４４ｂおよび上部電極６６それぞれの上にビアホールを有しており、各保護部６０の上に貫通孔ＴＨを有している。

第ｎ層配線４４ｂの上のビアホールは第ｎライナー膜４５Ｌを貫通して第ｎ層配線４４ｂの上面に達しており、このビアホール内には、第ｎ層配線４４ｂを外部回路に接続するコンタクトプラグ８２が形成されている。また、上部電極６６の上のビアホールは上部電極６６の上面に達しており、このビアホール内には、上部電極６６を外部回路に接続するコンタクトプラグ８４が形成されている。これらのコンタクトプラグ８２，８４は、例えばタングステン、タングステン−アルミニウム合金、銅等の導電材料によって形成される。また、コンタクトプラグ８２，８４と最外層間絶縁膜８０との間、コンタクトプラグ８２と第ｎ層配線４４ｂとの間、およびコンタクトプラグ８４と上部電極６６との間には、それぞれ、必要に応じてバリアメタル層が設けられる。保護部６０の上の貫通孔ＴＨ内には何も設けられておらず、その一端には保護部６０の上面が露出している。

これらのコンタクトプラグ８２，８４が形成されている最外層間絶縁膜８０の上には、パッド９０，９２が配置されている。パッド９０はコンタクトプラグ８２の上面を覆っており、パッド９２はコンタクトプラグ８４の上面を覆っている。これらのパッド９０，９２は、例えばアルミニウム等の導電性材料により形成される。

必要に応じて、各パッド９０，９２および最外層間絶縁膜８０の露出面をそれぞれ覆うようにして、例えばシリコン窒化物やシリコン酸窒化物等によりパッシベーション膜を形成してもよい。ただし、パッシベーション膜には、パッド９０，９２上に位置する各領域、およびヒューズ５５（保護部６０）の上方に位置する領域に貫通孔（開口部）を設ける。また、パッシベーション膜を設ける場合には、各パッド９０，９２上に例えばチタン窒化物等からなるバリアメタル層を設けることが好ましい。

このような構造を有する半導体装置１００では、最外層間絶縁膜８０がＭＩＭ素子７０を覆っているので、ＭＩＭ素子７０を形成するにあたっては、最外層間絶縁膜８０の元となる膜にＣＭＰを施す必要がない。ヒューズ５５を保護する保護部６０の厚さは、最外層間絶縁膜８０の元となる膜のうちでヒューズ５５上に位置する領域をエッチングにより除去する際のエッチング精度に大きく依存するわけであるが、最外層間絶縁膜８０の元となる膜には上述のようにＣＭＰを施さなくてよいので、上記のエッチングが施される膜での膜厚のバラツキは、成膜時に不可避的に生じた比較的小さなバラツキのままである。このため、最外層間絶縁膜８０の元となる膜にＣＭＰを施した場合に比べてエッチング精度を高めることが容易であり、所望の厚さの保護部６０を形成し易い。

したがって、半導体装置１００のベースとなる半導体装置、すなわち、半導体基板１０上に多層配線部５０まで形成された半導体装置（以下、「ベース半導体装置」という。）を一旦開発した後では、該ベース半導体装置に消費者のニーズに合ったオプション機能が付加された所望性能の半導体装置１００を容易に得ることができる。

上述の技術的効果を奏する半導体装置１００は、例えば、以下に説明する上部電極形成工程、コンタクトプラグ形成工程、および保護部形成工程をこの順番で行うことによって製造することができる。以下、図１で用いた参照符号を適宜引用して、これらの工程について詳述する。

（上部電極形成工程）
上部電極形成工程では、半導体基板に回路素子と多層配線部とが形成され、多層配線部における最も上の層間絶縁膜にヒューズとＭＩＭ素子用の下部電極とが形成され、当該最も上の層間絶縁膜上にライナー膜が形成されたベース半導体装置に、ＭＩＭ素子用の上部電極を形成する。この上部電極は、例えば、その元となる導電膜を上記のライナー膜上に化学的気相蒸着法（ＣＶＤ法）により成膜し、その上に所定形状のレジストパターンを設けた後に、該レジストパターンをエッチングマスクとして用いて上記の導電膜をエッチングすることで得られる。

図２−１は、上部電極が形成されるライナー膜の一例を概略的に示す断面図である。同図に示すライナー膜４５ｉは、図１に示した半導体装置１００における第ｎライナー膜４５Ｌの基となる膜であり、このライナー膜４５ｉは第ｎ層間絶縁膜４５上に形成されている。第ｎ層間絶縁膜４５には、第ｎ層配線４４ｂ、ヒューズ５５、およびＭＩＭ素子用の下部電極６２が形成されている。これらの第ｎ層配線４４ｂ、ヒューズ５５、および下部電極６２は、いずれも、第ｎ層間絶縁膜４５に設けられたトレンチに埋め込まれている。

図２−２は、上部電極の元となる導電膜の一例を概略的に示す断面図である。同図に示す導電膜６６Ａは、ライナー膜４５ｉ上に所望の導電性材料をＣＶＤ法により堆積させることで成膜されたものであり、ライナー膜４５ｉ全体を覆っている。導電膜６６Ａの材料としては種々の導電性材料を用いることが可能であるが、例えばチタン窒化物のようにバリアメタル層の材料としても利用される導電性材料を用いると、上部電極６６（図１参照）の周囲に改めてバリアメタル層を設ける必要性がなくなるので、目的とする半導体装置１００（図１参照）の生産性を高め易くなる。

図２−３は、上部電極の一例を概略的に示す断面図である。同図に示す上部電極６６は、図２−２に示した導電膜６４Ａ上に所定形状のレジストパターンを設けた後に、該レジストパターンをエッチングマスクとして用いて導電膜６６Ａをエッチングすることで得たものである。上部電極６６の平面視上の大きさは下部電極６２の平面視上の大きさよりも大きく、これら上部電極６６および下部電極６２を平面視したときには、上部電極６６が下部電極６２の全体を覆う。

このようにして上部電極６６まで形成することにより、ＭＩＭ素子７０が得られる。ライナー膜４５ｉのうちで上部電極６６と平面視上重なる領域が、ＭＩＭ素子７０での電気絶縁膜６４として機能する。

（コンタクトプラグ形成工程）
コンタクトプラグ形成工程では、ＭＩＭ素子の上部電極に接続されたコンタクトプラグを形成する。このコンタクトプラグは、最外層間絶縁膜の元となる無機絶縁膜の所定箇所にＭＩＭ素子の上部電極に達するビアホールを形成した後、該ビアホールを導電性材料で埋めることにより形成される。このとき、多層配線部における最も上の層間絶縁に形成されている配線を外部回路に接続するためのコンタクトプラグも一緒に形成することが好ましい。

図３−１は、最外層間絶縁膜の元となる無機絶縁膜の一例を概略的に示す断面図である。同図に示すように、最外層間絶縁膜の元となる無機絶縁膜８０Ａは、ＭＩＭ素子７０を覆うようにしてライナー膜４５ｉ（多層配線部５０；図１参照）上に形成される。

図３−２は、コンタクトプラグが形成されるビアホールの一例を概略的に示す断面図である。同図に示すように、コンタクトプラグが形成されるビアホールＶＨ₁，ＶＨ₂は、図３−１に示した無機絶縁膜８０Ａのうちで第ｎ層配線４４ｂ上に位置する領域、および上部電極６６上に位置する領域にそれぞれ形成される。図３−２においては、ビアホールＶＨ₁，ＶＨ₂が形成された無機絶縁膜を参照符号「８０Ｂ」で示している。

無機絶縁膜８０Ｂに形成されているビアホールＶＨ₁は、当該無機絶縁膜８０Ｂおよびライナー膜４５ｉ（図３−１参照）を貫通して第ｎ層配線４４ｂの上面に達している。また、ビアホールＶＨ₂は、当該無機絶縁膜８０Ｂを貫通して上部電極６６の上面に達している。これらのビアホールＶＨ₁，ＶＨ₂が形成された無機絶縁膜８０Ｂは、例えば、無機絶縁膜８０Ａ（図３−１参照）上に所定形状のレジストパターンを設け、このレジストパターンをエッチングマスクとして用いて無機絶縁膜８０Ａをエッチングすることで得られる。なお、ビアホールＶＨ₁を形成した後のライナー膜４５ｉが図１に示した第ｎライナー膜４５Ｌとなるので、図３−２においては参照符号「４５Ｌ」を用いている。

図３−３は、ＭＩＭ素子の上部電極に接続されたコンタクトプラグの一例を概略的に示す断面図である。同図に示すコンタクトプラグ８４は、無機絶縁膜８０Ｂに形成されているビアホールＶＨ₂を導電性材料で埋めることによって形成されたものであり、その下端は上部電極６６に接続されている。また、コンタクトプラグ８４の上端は、無機絶縁膜８０Ｂの上面と面一の状態に成形されている。

このようなコンタクトプラグ８４は、例えば、ビアホールＶＨ₂内にタングステンやタングステン−アルミニウム合金等の導電性材料を堆積させて当該ビアホールＶＨ₂を埋め、ビアホールＶＨ₂から溢れた余剰の導電性材料および無機絶縁膜８０Ｂ上に堆積した余剰の導電性材料をＣＭＰによって除去することで形成される。このとき、コンタクトプラグ８４と一緒に、無機絶縁膜８０Ｂに形成されているビアホールＶＨ₁にもコンタクトプラグ８２を形成することが好ましい。コンタクトプラグ８２の下端は第ｎ層配線４４ｂに接続され、上端は無機絶縁膜８０Ｂの上面と面一の状態に成形される。

なお、コンタクトプラグ８２，８４の周囲にバリアメタル層を設ける場合には、まず、各ビアホールＶＨ₁，ＶＨ₂の内壁面、ビアホールＶＨ₁の底に露出している第ｎ層配線４４ｂ、およびビアホールＶＨ₂の底に露出している上部電極６６を覆うようにして、例えば物理的気相蒸着法により所望の無機材料を堆積させてバリアメタル層を形成し、その後にコンタクトプラグ８２，８４を上述のようにして形成する。

（保護部形成工程）
保護部形成工程では、ヒューズを酸化や腐食等から保護することができる厚さを有すると共に、必要時にヒューズを容易に溶断することが可能な厚さを有する保護部をヒューズ上に設ける。このとき、保護部の形成に先だって、各コンタクトプラグ上にパッドを形成することが好ましい。パッドは、例えば各コンタクトプラグが形成された後の無機絶縁膜上にアルミニウム膜等の導電膜を成膜し、その上に所定形状のレジストパターンを設けた後に該レジストパターンをエッチングマスクとして用いて当該導電膜をエッチングすることで形成される。

図４−１は、パッドの一例を概略的に示す断面図である。同図に示すように、無機絶縁膜８０Ｂに形成されているコンタクトプラグ８２上にパッド９０が形成され、コンタクトプラグ８４上にパッド９２が形成される。各パッド９０，９２は、対応するコンタクトプラグ８２またはコンタクトプラグ８４の上面を覆っている。

図４−２は、保護部の一例を概略的に示す断面図である。同図に示す保護部６０は、第ｎライナー膜４５Ｌのうちでヒューズ５５上に位置している所定の領域からなっている。この保護部６０は、無機絶縁膜８０Ｂの所定箇所に貫通孔ＴＨを形成して第ｎライナー膜４５Ｌを部分的に露出させることで形成される。第ｎライナー膜４５Ｌのうちで貫通孔ＴＨから露出している領域が保護部６０として機能する。図示の例では、保護部６０の平面視上の大きさの方がヒューズ５５の平面視上の大きさよりも若干大きくなっている。

このようにして保護部６０まで形成することにより、図４−１に示した無機絶縁膜８０Ａから図１に示した最外層間絶縁膜８０が形成されると同時に、図１に示した半導体装置１００が得られる。なお、パッド９０，９２の形成を保護部形成工程に含めるか、コンタクトプラグ形成工程に含めるか、あるいは独立した１つの工程とするかは、適宜選択可能である。また、コンタクトプラグ形成工程は、保護部形成工程での１つのサブ工程と見なすこともできる。

実施の形態２．
この発明の半導体装置においては、ライナー膜とＭＩＭ素子の電気絶縁膜（容量絶縁膜）とを互いに別個の部材とすることもできる。この場合、多層配線部における最も上の層間絶縁上に形成されるライナー膜がＭＩＭ素子の上部電極を部分的に覆うことになるように半導体装置を構成することが好ましい。

図５は、ライナー膜とＭＩＭ素子の電気絶縁膜とが互いに別個の部材として構成された半導体装置の一例を概略的に示す断面図である。なお、同図に示した構成要素のうちで図１を参照して既に説明した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。

図５に示す半導体装置２００では、図１に示した半導体装置１００におけるのと同様に、多層配線部５０での最も上の層間絶縁膜である第ｎ層間絶縁膜４５にトレンチＴ₃が設けられ、ＭＩＭ素子１７０の下部電極６６はこのトレンチＴ₃に埋め込まれている。ＭＩＭ素子１７０の電気絶縁膜（容量絶縁膜）１６４は、下部電極６２を覆うようにして第ｎ層間絶縁膜４５上に形成されており、ＭＩＭ素子１７０の上部電極６６は、電気絶縁膜１６４を覆うようにして該電気絶縁膜１６４上に形成されている。そして、第ｎ層間絶縁膜４５に対応する第ｎライナー膜１４５Ｌは、ヒューズ５５および上部電極６６を覆うようにして第ｎ層間絶縁膜４５上に形成されている。

ＭＩＭ素子１７０を構成する電気絶縁膜１６４は、例えば下部電極６２が銅により形成されている場合には、銅原子の拡散を防止するという観点から、シリコン窒化物やシリコン炭窒化物等のように酸素原子を含有していない無機化合物によって形成することが好ましい。勿論、シリコン酸化物、シリコン酸炭化物、シリコン酸窒化物等、酸素原子を含有した無機化合物によって電気絶縁膜１６４を形成することも可能であるが、この場合には下部電極６２と電気絶縁膜１６４との間にバリアメタル層を介在させることが好ましい。

このような構成を有する半導体装置２００は、図１に示した半導体装置１００と同様の技術的効果を奏する。さらに、第ｎ層配線４４ｂ上にコンタクトプラグ８２を形成するためのビアホールＶＨ₁の深さと、上部電極６６上にコンタクトプラグ８４を形成するためのビアホールＶＨ₂の深さとが実質的に同じになるので、ビアホールＶＨ₁，ＶＨ₂を形成する際のエッチング条件の選定および管理が容易になり、結果として、図１に示した半導体装置１００に比べて所望の特性のＭＩＭ素子７０を形成し易くなる、という技術的効果も奏する。

上述の技術的効果を奏する半導体装置２００は、例えば、以下に説明する絶縁膜・上部電極形成工程、コンタクトプラグ形成工程、および保護部形成工程をこの順番で行うことにより製造することができる。以下、図５で用いた参照符号を適宜引用して、これらの工程について詳述する。

（絶縁膜・上部電極形成工程）
絶縁膜・上部電極形成工程では、半導体基板に回路素子と多層配線部とが形成され、かつ多層配線部における最も上の層間絶縁膜にヒューズとＭＩＭ素子用の下部電極とが形成されたベース半導体装置に、ＭＩＭ素子用の電気絶縁膜（容量絶縁膜）とＭＩＭ素子用の上部電極とを形成する。多層配線部における最も上の層間絶縁膜上に設けられるライナー膜は、ＭＩＭ素子用の上部電極を形成した後に形成される。したがって、ここでいう「ベース半導体装置」は、多層配線部における最も上の層間絶縁膜上にライナー膜が形成されていないものを意味する。

ＭＩＭ素子用の電気絶縁膜および上部電極は、例えば、ＭＩＭ素子用の電気絶縁膜の元なる無機絶縁膜と上部電極の元となる導電膜とを、多層配線部における最も上の層間絶縁膜上にこの順番で積層し、その上に所定形状のレジストパターンを設けた後に、該レジストパターンをエッチングマスクとして用いて上記の無機絶縁膜および導電膜を一緒にエッチングすることで得られる。

図６−１は、ＭＩＭ素子用の電気絶縁膜の元なる無機絶縁膜、およびＭＩＭ素子用の上部電極の元となる導電膜それぞれの一例を概略的に示す断面図である。同図に示すように、これらの無機絶縁膜１６４Ａおよび導電膜６６Ａは、多層配線部５０（図５参照）を構成している最も上の層間絶縁膜である第ｎ層間絶縁膜４５上にこの順番で積層される。第ｎ層間絶縁膜４５には、第ｎ層配線４４ｂ、ヒューズ５５、およびＭＩＭ素子用の下部電極６２が形成されている。これらの第ｎ層配線４４ｂ、ヒューズ５５、および下部電極６２は、いずれも、第ｎ層間絶縁膜４５に設けられたトレンチに埋め込まれている。

図６−２は、ＭＩＭ素子用の電気絶縁膜および上部電極それぞれの一例を概略的に示す断面図である。同図に示すＭＩＭ素子用の電気絶縁膜１６４および上部電極６６は、図６−１に示した無機絶縁膜１６４Ａと導電膜６６Ａとを一緒にパターニングして得たものである。電気絶縁膜１６４は第ｎ層間絶縁膜４５上に形成されて下部電極６２を覆っており、上部電極６６は第ｎ層間絶縁膜４５上に形成されて電気絶縁膜１６４を覆っている。上部電極６６まで形成することにより、ＭＩＭ素子１７０が得られる。

（コンタクトプラグ形成工程および保護部形成工程）
コンタクトプラグ形成工程は、実施の形態１で説明したコンタクトプラグ形成工程と同様にして行われ、保護部形成工程は、実施の形態１で説明したコンタクトプラグ形成工程と同様にして行われるので、ここでは図７−１〜図７−３を参照してその概略のみを説明する。

図７−１に示すように、コンタクトプラグ形成工程では、まず、第ｎライナー膜４５Ｌ（図５参照）の元となる無機膜１４５ｉを例えばＣＶＤ法により成膜し、その上に最外層間絶縁膜の元となる無機絶縁膜８０Ａを例えばＣＶＤ法により成膜する。無機膜１４５ｉは、上部電極６６および第ｎ層間絶縁膜４５を覆うようにして成膜され、無機絶縁膜８０Ａは、無機膜１４５ｉ上に積層される。

次いで、上記の無機絶縁膜８０Ａをパターニングして、図７−２に示すように、所定箇所にビアホールＶＨ₁，ＶＨ₂が形成された無機絶縁膜８０Ｂを得る。このとき、第ｎ層配線４４ｂ上においては、無機絶縁膜８０Ａおよび無機膜１４５ｉ（図７−１参照）を貫通して当該第ｎ層配線４４ｂに達するビアホールＶＨ₁を形成し、上部電極６６上においては、無機絶縁膜８０Ａおよび無機膜１４５ｉを貫通して当該上部電極６６に達するビアホールＶＨ₂を形成する。このようにしてビアホールＶＨ₁，ＶＨ₂まで形成することにより、無機膜１４５ｉが第ｎライナー膜１４５Ｌとなる。

この後、図７−３に示すように、各ビアホールＶＨ₁，ＶＨ₂内にコンタクトプラグ８２またはコンタクトプラグ８４を形成し、これらのコンタクトプラグ８２，８４上にパッド９０またはパッド９２を形成した後、無機絶縁膜８０Ｂの所定箇所に貫通孔ＴＨを設けることでヒューズ５５上に保護部６０を形成する。この保護部６０まで形成することにより、図７−２に示した無機絶縁膜８０Ｂから図５に示した最外層間絶縁膜８０が形成されると同時に、図５に示した半導体装置２００が得られる。

以上、２つの形態を挙げてこの発明の半導体装置について具体的に説明したが、この発明は上記の形態に限定されるものではなく、多層配線部における最も上の層間絶縁膜にヒューズが形成され、多層配線部上にＭＩＭ素子が形成される種々の用途、種々の構成の半導体装置に適用することができる。半導体装置に求められる機能や該半導体装置の用途等に応じて、様々な変形、修飾、組合せ等が可能である。

この発明の半導体装置の一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われる上部電極形成工程で上部電極が形成されるライナー膜の一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われる上部電極形成工程で形成されて上部電極の元となる導電膜の一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われる上部電極形成工程で形成される上部電極の一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われるコンタクトプラグ形成工程で形成されて最外層間絶縁膜の元となる無機絶縁膜の一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われるコンタクトプラグ形成工程で形成されるビアホールの一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われるコンタクトプラグ形成工程で形成されるコンタクトプラグのうち、ＭＩＭ素子の上部電極に接続されたコンタクトプラグの一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われる保護部形成工程で形成されるパッドの一例を概略的に示す断面図である。 図１に示した半導体装置を製造する際に行われる保護部形成工程で形成される保護部の一例を概略的に示す断面図である。 この発明の半導体装置の他の例を概略的に示す断面図である。 図５に示した半導体装置を製造する際に行われる絶縁膜・上部電極形成工程で形成されてＭＩＭ素子用の電気絶縁膜の元なる無機絶縁膜、およびＭＩＭ素子用の上部電極の元となる導電膜それぞれの一例を概略的に示す断面図である。 図５に示した半導体装置を製造する際に行われる絶縁膜・上部電極形成工程で形成されるＭＩＭ素子用の電気絶縁膜および上部電極それぞれの一例を概略的に示す断面図である。 図５に示した半導体装置を製造する際に行われるコンタクトプラグ形成工程で形成されて第ｎライナー膜の元となる無機膜、および最外層間絶縁膜の元となる無機絶縁膜それぞれの一例を概略的に示す断面図である。 図５に示した半導体装置を製造する際に行われるコンタクトプラグ形成工程で形成されるビアホールの一例を概略的に示す断面図である。 図５に示した半導体装置を製造する際に行われる保護部形成工程で形成される保護部の一例を概略的に示す断面図である。

符号の説明

１０ 半導体基板
２０，３０ 回路素子（電界効果トランジスタ）
３５ 第１層間絶縁膜
４０ 第（ｎ−１）層間絶縁膜
４０Ｌ 第（ｎ−１）ライナー膜
４５ 第ｎ層間絶縁膜
４５Ｌ 第ｎライナー膜
５０ 多層配線部
５５ ヒューズ
６０ 保護部
６２ 下部電極
６４，１６４ 電気絶縁膜
６６ 上部電極
７０，１７０ ＭＩＭ素子
８０ 最外層間絶縁膜
８２，８４ コンタクトプラグ
９０，９２ パッド
１００，２００ 半導体装置
Ｔ₁，Ｔ₃ トレンチ
ＴＨ 貫通孔

Claims (5)

1. 半導体基板と、該半導体基板に形成された回路素子と、該回路素子を覆うようにして前記半導体基板上に積層された複数の層間絶縁膜を有する多層配線部と、該多層配線部における最も上の層間絶縁膜に設けられたトレンチに埋め込まれたヒューズと、前記ヒューズ上に設けられて該ヒューズを保護する保護部と、前記多層配線部上に形成されたＭＩＭ素子と、前記多層配線部上に形成された最外層間絶縁膜とを備えた半導体装置であって、
   前記ＭＩＭ素子は、前記最も上の層間絶縁膜に設けられたトレンチに埋め込まれた下部電極と、前記最も上の層間絶縁膜上に形成されて前記下部電極を覆う電気絶縁膜と、該電気絶縁膜を覆う上部電極とを有し、
   前記最外層間絶縁膜は前記ＭＩＭ素子を覆う、
   ことを特徴とする半導体装置。
2. 前記下部電極は銅製であることを特徴とする請求項１に記載の半導体装置。
3. 前記電気絶縁膜は、酸素原子を含有していない無機化合物からなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記多層配線部は、前記最も上の層間絶縁膜、前記下部電極、および前記ヒューズをそれぞれ覆うライナー膜を含み、該ライナー膜のうちで前記ヒューズ上に位置する領域が前記保護部として機能し、前記下部電極上に位置する領域が前記電気絶縁膜として機能することを特徴する請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記多層配線部は、前記最も上の層間絶縁膜、前記ヒューズ、および前記上部電極をそれぞれ覆うライナー膜を含み、該ライナー膜のうちで前記ヒューズ上に位置する領域が前記保護部として機能することを特徴する請求項１〜３のいずれか１つに記載の半導体装置。

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