CN101419935B - 半导体器件中的金属线及其制造方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 157
- 239000002184 metal Substances 0.000 title claims abstract description 157
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000010410 layer Substances 0.000 claims abstract description 70
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000009413 insulation Methods 0.000 claims description 43
- 230000004888 barrier function Effects 0.000 claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 27
- 239000011241 protective layer Substances 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- 229910017767 Cu—Al Inorganic materials 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 5
- 238000000151 deposition Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 10
- 238000001259 photo etching Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 1
- 239000013618 particulate matter Substances 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体器件中的金属线及其制造方法，该半导体器件包括：在衬底上的第一接触插塞；在包括第一接触插塞的衬底上方的第一绝缘隔层；形成在第一绝缘隔层上方的第一蚀刻阻止层；在第一绝缘隔层和第一蚀刻阻止层中的沟槽；沟槽中的金属线，该金属线包括从沟槽中突出的第二接触插塞，其中，金属线和沟槽形成为单个本体；以及在包括金属线和第二接触插塞的衬底上方的第二绝缘隔层。
Description
本申请基于35U.S.C119要求第10-2007-0107737号(于2007年10月25日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种制造半导体器件中的金属线的方法，更具体地，涉及一种半导体器件中的金属线及其制造方法。虽然本发明适合大范围的应用，但是它尤其适合通过形成金属线而不形成通孔接触件(via-contact)来防止接触失效(contact failure)。
背景技术
通常，半导体制造技术中的需求已经集中在获得高度的集成上。因此，在形成晶体管、位线(bitlines)、电容器等之后，需要用于在半导体器件中形成多层线诸如用于将器件电连接在一起的金属线的后处理(post process)以实现尺寸降低、半导体器件的超大尺寸降低和超高集成。
如实例图1A中所示，在半导体器件的金属线制造方法中，在半导体衬底1上和/或上方已经形成诸如光电二极管、晶体管、电容器等的半导体器件之后，在半导体衬底1上和/或上方形成保护层(protective layer)2。在实例图1A中，将包括栅电极G、源极S和漏极D的MOS晶体管作为半导体器件示出。
如实例图1B中所示，通过光刻法来选择性地去除保护层以形成接触孔(contact holes)。在保护层2上和/或上方已经形成阻挡金属层(barrier metal layer)3和金属层(例如，钨层)4以填充接触孔之后，通过CMP来在每个接触孔中形成第一接触插塞，该第一接触插塞包括堆叠在其上和/或其上方的阻挡金属层3和金属层4。
如实例图1C中所示，在保护层2上和/或上方沉积用于形成金属线的金属物质，并然后图样化该金属物质以形成电连接至第一接触插塞的第一金属线5。随后，在第一金属线5上和/或上方形成第一绝缘隔层(insulating interlayer)6。由于在第一绝缘隔层6之下的第一金属线5的阶梯差异(step difference)，形成的第一绝缘隔层6的表面可能不平坦。为了平坦化第一绝缘隔层6，可以实施化学机械抛光(CMP)。
如实例图1D中所示，通过光刻法选择性地去除部分第一绝缘隔层6来在第一金属线5上和/或上方形成接触孔。在第一绝缘隔层6上和/或上方已经形成阻挡金属层7和金属层8以填充形成在第一绝缘隔层6中的接触孔之后，通过CMP来在每个接触孔中形成第二接触插塞，该第二接触插塞包括在其上和/或其上方堆叠的阻挡金属层7和金属层8。随后，通过重复实例图1C和图1D中所示的上述步骤来形成多层金属线。
如以上描述中所提及，在形成半导体器件的多层金属线的过程中，在下部金属线上和/或上方沉积绝缘隔层，通过选择性地去除绝缘隔层来形成接触孔，在接触孔内形成接触插塞，以及然后在其上形成上部金属线。然而，倘若在接触区周围或上的绝缘隔层上和/或上方存在微粒物(particles)等，接触孔就不能被形成以充分暴露下部金属线或者接触孔被形成以部分暴露下部金属线。因此，如果不能完全形成接触孔，则使金属线开路(open)以引起半导体器件故障。而且，将增加接触电阻以降低半导体器件的操作速度(operational speed)。
发明内容
本发明的实施例涉及一种制造半导体器件中的金属线的方法，该方法用于通过形成金属线而不形成通孔接触件(via-contact)来防止接触失效。
本发明的实施例涉及一种半导体器件中的金属线及其制造方法，通过该方法，以在模块结构(modular structure)中将下部金属线和上部金属线形成在一起的方式来防止接触失效。
本发明的实施例涉及一种半导体器件中的金属线及其制造方法，通过该方法，可以以在模块结构中将下部金属线和上部金属线形成在一起的方式来减小金属线的电阻以最大化操作速度。
本发明的实施例涉及一种制造半导体器件中的金属线的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上和/或上方形成保护层，在保护层中形成第一接触插塞，在包含第一接触插塞的衬底上和/或上方顺序形成第一绝缘隔层和第一蚀刻阻止层(firstetch stopper layer)，通过去除第一绝缘隔层和第一蚀刻阻止层来形成沟槽以暴露第一接触插塞，在包括沟槽的衬底上和/或上方沉积金属层，通过使用蚀刻阻止层蚀刻金属层来在模块结构中同时形成沟槽中的金属线和从沟槽中突出的第二接触插塞，在包括第二接触插塞的衬底上和/或上方沉积第二绝缘隔层，以及然后实施CMP直到暴露第二接触插塞。
本发明的实施例涉及一种半导体器件中的金属线，该半导体器件可以包含下列中的至少之一：在衬底上和/上方的第一接触插塞；在包括第一接触插塞的衬底上和/或上方顺序堆叠的第一绝缘隔层和第一蚀刻阻止层；在第一绝缘隔层和第一蚀刻阻止层中的沟槽；在沟槽中的金属线层，该金属线层包含从沟槽中突出的第二接触插塞；以及在包括具有第二接触插塞的金属线的衬底上和/或上方的第二绝缘隔层。
本发明的实施例涉及一种半导体器件中的金属线，该半导体器件可以包含下列中的至少之一：在衬底上的第一接触插塞；在包括第一接触插塞的衬底上方的第一绝缘隔层；形成在第一绝缘隔层上方的第一蚀刻阻止层；在第一绝缘隔层和第一蚀刻阻止层中的沟槽；沟槽中的金属线，该金属线包括从沟槽中突出的第二接触插塞以便金属线和沟槽形成为单个本体(single body)；以及在包含金属线和第二接触插塞的衬底上方的第二绝缘隔层。
本发明的实施例涉及一种方法，该方法包括如下步骤中的至少之一：在半导体衬底上方形成保护层；形成贯穿保护层的第一接触插塞；在包含第一接触插塞的保护层上方顺序形成第一绝缘隔层和第一蚀刻阻止层；形成贯穿第一绝缘隔层和第一蚀刻阻止层的沟槽以暴露第一接触插塞；在包括保护层、第一接触插塞、第一蚀刻阻止层以及沟槽侧壁和底部表面的整个半导体衬底上方顺序形成第一阻挡金属层、金属层和第二阻挡金属层；以及然后同时形成沟槽中的金属线以及形成从金属线延伸并且从沟槽中突出的第二接触插塞。
因此，根据本发明的实施例，以沉积用于形成金属线的金属层以及然后选择性地蚀刻金属层以在一个本体中同时将金属线和接触插塞形成在一起的形式来形成多层金属线。因此，防止了金属线之间的接触失效。并且，使金属线和接触插塞之间的接触电阻最小化以提高半导体器件的操作速度。
附图说明
实例图1A到图1D示出了制造半导体器件中的金属线的方法。
实例图2A到图2G示出了根据本发明的实施例制造半导体器件中的金属线的方法。
具体实施方式
现在将详细地参照根据本发明实施方式的形成半导体器件中的金属线的方法，其实施例在实例附图中示出。在任何可能的地方，整个实例附图中使用相同的标号以表示相同或相似的部件。
如实例图2A中所示，在半导体衬底11上和/或上方已经形成诸如光电二极管、晶体管、电容器等的半导体器件之后，在半导体衬底11上和/或上方沉积保护层12。将包括栅电极G、源极S和漏极D的MOS晶体管作为半导体器件示出。随后，通过光刻法来选择性地去除保护层12以形成接触孔。在保护层12上和/或上方已经形成金属层(例如，钨层)以填充接触孔之后，通过CMP在每个接触孔中形成包括金属层的第一接触插塞13。第一接触插塞13可以具有阻挡金属层和金属层堆叠在接触孔中的结构。
如实例图2B中所示，在包括第一接触插塞13的保护层12上和/或上方顺序形成由非掺杂硅酸盐玻璃(USG)组成的第一绝缘隔层14和第一氮化硅层15。在第一氮化硅层15上和/或上方形成光刻胶膜，以及然后通过光刻法来图样化该光刻胶膜以形成第一光刻胶图样16，该第一光刻胶图样16暴露与用于形成下部金属线的区域相对应的部分氮化硅层15。例如，第一光刻胶图样16暴露相应于部分第一氮化硅层15的第一区域。假定将相应于第一接触插塞13的部分第一氮化硅层15称为第二区域，则第一区域包含第二区域。例如，第一区域包含第二区域并且能够进一步包含第二区域的邻近区域。
如实例图2C中所示，使用第一光刻胶图样16作为掩膜以选择性地去除第一氮化硅层15和第一绝缘隔层14的方式来形成沟槽15-1以暴露第一接触插塞13。然后去除残留的第一光刻胶图样16。例如，使用第一光刻胶图样16作为掩膜通过蚀刻在所暴露的第一区域中的第一氮化硅层15以及蚀刻在第一氮化硅层15之下的第一绝缘隔层14来形成暴露第一接触插塞13的沟槽15-1。
如实例图2D中所示，在包括保护层12、第一接触插塞13、第一氮化硅层15以及沟槽15-1侧壁和底部表面的整个半导体衬底11上和/或上方沉积第一阻挡金属层17。随后，在包括第一阻挡金属层17的半导体衬底11上的保护层12上沉积用于形成金属线的金属层18，该金属层18填充沟槽15-1。由于其中形成有沟槽15-1的第一绝缘隔层14的阶梯差异，所以用于形成金属线的金属层18具有阶梯差异。例如，在用于形成沟槽15-1的区域中形成的金属层18的厚度大于在其中没有形成沟槽15-1的第一绝缘隔层14上和/或上方形成的金属层18的厚度。随后，在金属层18上和/或上方沉积第二阻挡金属层19。第二阻挡金属层19具有和金属层18的最上表面相似的轮廓差异(profile difference)。在第二阻挡金属层19上和/或上方形成光刻胶膜，以及然后通过光刻法将该光刻胶膜图样化以在与用于形成第二接触插塞的区域相对应的第二阻挡金属层19上和/或上方形成第二光刻胶图样20，其中通过暴露剩余部分来形成第二光刻胶图样20。例如，可以形成第二光刻胶图样20以覆盖相应于第一接触插塞的一部分第二阻挡金属层19而暴露第二阻挡金属层19的剩余部分。第一金属阻挡层17和第二金属阻挡层19的每个都可以由钛(Ti)、氮化钛或其合金中的至少之一形成。用于形成金属线的金属层18可以由铝(Al)、Al合金、铜(Cu)、Cu合金以及Cu-Al合金中的至少之一形成。
如实例图2E中所示，使用第二光刻胶图样20作为蚀刻掩膜，选择性地去除第二阻挡金属层19、金属层18和第一阻挡金属层17。使用第一氮化硅层15作为蚀刻阻止层，选择性地蚀刻去除第二阻挡金属层19、金属层18和第一阻挡金属层17以暴露第一氮化硅层15的表面。由于金属层18具有阶梯差异，所以在使用第二光刻胶图样20作为蚀刻掩膜的蚀刻工艺之后，金属层18通过被嵌入在沟槽15-1中而残留下来。
如实例图2F中所示，去除第二光刻胶图样20，然后在包括第一氮化硅层15、第二阻挡金属层19、金属层18和第一阻挡金属层17的整个衬底11上和/或上方沉积第二氮化硅层21。随后，在第二氮化硅层21上和/或上方沉积第二绝缘隔层22。
如实例2G中所示，通过CMP平坦化第二绝缘隔层22来暴露第二氮化硅层21。然后通过平坦化所暴露的第二氮化硅层21和第二绝缘隔层22来暴露第二阻挡金属层19。随后，持续平坦化所暴露的第二阻挡金属层19和第二绝缘隔层22直到暴露用于形成金属线的金属层18。在沟槽15-1上方形成暴露的金属层18以相应于第二光刻胶图样20，所暴露的金属层18就是第二接触插塞24。随后，可以通过重复实例图2C和图2G中所示的步骤来形成多层金属线。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的选择。
Claims (19)
1.一种制造半导体器件中的金属线的方法，包括：
在半导体衬底上方形成保护层；
在所述保护层中形成第一接触插塞；
在包括所述第一接触插塞的所述半导体衬底上方顺序形成第一绝缘隔层和第一蚀刻阻止层；
通过去除所述第一绝缘隔层和所述第一蚀刻阻止层来形成沟槽以暴露所述第一接触插塞；
在包括所述沟槽的所述衬底上方形成金属层；
形成第一光刻胶图样以覆盖相应于所述第一接触插塞的一部分所述金属层而暴露所述金属层的剩余部分；
通过使用所述第一光刻胶图样作为掩模蚀刻所述金属层以暴露所述蚀刻阻止层来同时形成所述沟槽中的金属线和形成从金属线中延伸并且从所述沟槽中突出的第二接触插塞；
去除所述第一光刻胶图样；
在包括所述第二接触插塞的所述衬底上方沉积第二绝缘隔层；以及然后
实施化学机械抛光直到暴露所述第二接触插塞。
2.根据权利要求1所述的方法，进一步包括在同时形成所述金属线和所述第二接触插塞之后形成第二蚀刻阻止层。
3.根据权利要求2所述的方法，其中，所述第一和第二蚀刻阻止层包含氮化硅层。
4.根据权利要求1所述的方法，其中，所述沟槽中的所述金属层被形成厚于在所述第一绝缘隔层上方的所述金属层。
5.根据权利要求1所述的方法，其中，形成所述金属层包括顺序堆叠第一阻挡金属层、金属线层和第二阻挡金属层。
6.根据权利要求5所述的方法，其中，所述第一和第二阻挡金属层由从由钛、氮化钛及其合金组成的组中选出的一种来形成。
7.根据权利要求5所述的方法，其中，所述金属线层由从由铝、Al合金、铜、铜合金以及Cu-Al合金组成的组中选出的一种来形成。
8.根据权利要求1所述的方法，其中，形成所述沟槽包括：
在所述蚀刻阻止层上方形成第二光刻胶图样以暴露第一区域；
使用所述第二光刻胶图样作为蚀刻掩膜来蚀刻所述蚀刻阻止层和所述第一绝缘隔层；以及然后
去除所述第二光刻胶图样，
其中，所述第一区域包括相应于所述第一接触插塞的第二区域以及与所述第二区域相邻的区域。
9.根据权利要求1所述的方法，其中，形成所述第二光刻胶图样包括：形成覆盖与所述第一接触插塞相对应的所述金属层的区域的所述第二光刻胶图样以暴露所述金属层的剩余区域。
10.一种半导体器件，包括：
保护层，形成在半导体衬底的上方；
第一接触插塞，位于所述保护层中；
第一绝缘隔层，在包括所述第一接触插塞的所述衬底上方；
第一蚀刻阻止层，形成在所述第一绝缘隔层上方；
沟槽，在所述第一绝缘隔层和所述第一蚀刻阻止层中；
金属线层，在所述沟槽中，所述金属线层包括金属线，
所述金属线包括从与所述第一接触插塞相对应的所述沟槽中突出的第二接触插塞，其中，所述金属线和所述沟槽形成为单个本体；以及
第二绝缘隔层，在包括所述金属线和所述第二接触插塞的所述衬底上方。
11.根据权利要求10所述的半导体器件，其中，所述第一蚀刻阻止层包括氮化硅层。
12.根据权利要求10所述的半导体器件，其中，所述金属线层包括第一阻挡金属层和堆叠在所述第一阻挡金属层上的金属层。
13.根据权利要求12所述的半导体器件，进一步包括在所述金属线层和所述第二绝缘隔层之间的第二阻挡金属层。
14.根据权利要求13所述的半导体器件，其中，所述第一和第二阻挡金属层由从由钛、氮化钛及其合金组成的组中选出的一种来形成。
15.根据权利要求10所述的半导体器件，其中，所述金属线由从由铝、Al合金、铜、Cu合金以及Cu-Al合金组成的组中选出的一种来形成。
16.根据权利要求10所述的半导体器件，其中，所述第一绝缘隔层包括非掺杂硅酸盐玻璃。
17.根据权利要求10所述的半导体器件，其中，所述第一蚀刻阻止层包括氮化硅。
18.一种制造半导体器件中的金属线的方法，包括：
在半导体衬底上方形成保护层；
形成贯穿所述保护层的第一接触插塞；
在包括所述第一接触插塞的所述保护层上方顺序形成第一绝缘隔层和第一蚀刻阻止层；
形成贯穿所述第一绝缘隔层和所述第一蚀刻阻止层的沟槽以暴露所述第一接触插塞；
在包括所述保护层、所述第一接触插塞、所述第一蚀刻阻止层以及所述沟槽侧壁和底部表面的所述整个半导体衬底上方顺序形成第一阻挡金属层、金属层和第二阻挡金属层；
形成光刻胶图样以覆盖相应于所述第一接触插塞的一部分所述第二阻挡金属层而暴露所述第二阻挡金属层的剩余部分；以及然后
通过使用所述光刻胶图样作为掩模蚀刻所述金属层以暴露所述蚀刻阻止层来同时形成所述沟槽中的金属线和形成从所述金属线中延伸并从所述沟槽中突出的第二接触插塞。
19.根据权利要求18所述的方法，其中，所述金属线和所述第二接触插塞由从由铝、Al合金、铜、Cu合金以及Cu-Al合金组成的组中选出的一种来形成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070107737A KR100889547B1 (ko) | 2007-10-25 | 2007-10-25 | 반도체 소자의 금속 배선 형성 방법 |
| KR10-2007-0107737 | 2007-10-25 | ||
| KR1020070107737 | 2007-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101419935A CN101419935A (zh) | 2009-04-29 |
| CN101419935B true CN101419935B (zh) | 2011-03-16 |
Family
ID=40581809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101711984A Expired - Fee Related CN101419935B (zh) | 2007-10-25 | 2008-10-24 | 半导体器件中的金属线及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7691738B2 (zh) |
| KR (1) | KR100889547B1 (zh) |
| CN (1) | CN101419935B (zh) |
| TW (1) | TW200919638A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101015526B1 (ko) * | 2008-09-02 | 2011-02-16 | 주식회사 동부하이텍 | 마스크와 그를 이용한 반도체 소자 제조 방법 |
| CN111146181B (zh) * | 2019-11-26 | 2022-03-04 | 上海集成电路研发中心有限公司 | 一种半导体结构和制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188332A (ja) * | 1998-12-22 | 2000-07-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR20010053682A (ko) * | 1999-12-01 | 2001-07-02 | 박종섭 | 반도체소자의 패드 형성방법 |
| KR100515380B1 (ko) * | 2003-12-27 | 2005-09-14 | 동부아남반도체 주식회사 | 알루미늄구리-플러그를 이용하여 비아를 형성한 반도체소자 및 그 제조 방법 |
-
2007
- 2007-10-25 KR KR1020070107737A patent/KR100889547B1/ko not_active IP Right Cessation
-
2008
- 2008-10-15 TW TW097139602A patent/TW200919638A/zh unknown
- 2008-10-20 US US12/254,019 patent/US7691738B2/en not_active Expired - Fee Related
- 2008-10-24 CN CN2008101711984A patent/CN101419935B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7691738B2 (en) | 2010-04-06 |
| KR100889547B1 (ko) | 2009-03-23 |
| US20090108454A1 (en) | 2009-04-30 |
| TW200919638A (en) | 2009-05-01 |
| CN101419935A (zh) | 2009-04-29 |
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