KR20090055772A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20090055772A KR20090055772A KR1020070122588A KR20070122588A KR20090055772A KR 20090055772 A KR20090055772 A KR 20090055772A KR 1020070122588 A KR1020070122588 A KR 1020070122588A KR 20070122588 A KR20070122588 A KR 20070122588A KR 20090055772 A KR20090055772 A KR 20090055772A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- contact plug
- contact
- metal layer
- forming
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 107
- 239000002184 metal Substances 0.000 title claims abstract description 107
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 10
- 230000001681 protective effect Effects 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 65
- 239000011229 interlayer Substances 0.000 claims description 26
- 238000002161 passivation Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 적어도 2개의 금속층을 차례로 증착하고 2번의 식각 공정에 의해 콘택 플러그와 금속 배선을 일체로 형성하므로, 콘택 불량을 방지하고, 금속 배선의 저항을 줄여 동작 속도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 소자가 구비된 반도체 기판상에 보호막을 형성하는 제 1 단계; 상기 보호막에 콘택 홀을 형성하여 상기 콘택홀 내에 제 1 콘택 플러그를 형성하는 제 2 단계; 상기 제 1 콘택 플러그를 포함한 기판 전면에 적어도 2개의 금속층을 차례로 형성하는 제 3 단계; 상기 적어도 2개의 금속층중 하나를 선택적으로 식각하여 제 2 콘택 플러그를 형성하는 제 4 단계; 상기 적어도 2개의 금속층 중 나머지 금속층을 선택적으로 식각하여 금속 배선을 형성하는 제 5 단계; 상기 제 2 콘택 플러그의 상부 표면에 노출되도록 상기 제 2 콘택 플러그 및 금속 배선상에 층간 절연막을 형성하는 제 6 단계를 포함하여 이루어진 것이다.
반도체 소자, 금속 배선, 콘택 플러그와 금속 배선 일체형
Description
본 발명은 반도체 소자의 금속 배선 제조 방법에 관한 것으로, 특히 적어도 2개의 금속층을 차례로 증착하고 2번의 식각 공정에 의해 콘택 플러그와 금속 배선을 일체로 형성하여 콘택 불량을 방지하고 반도체 소자의 수율을 향상 시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트 라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
이 때, 트랜지스터, 비트라인 및 커패시터가 형성되어 있는 소자층을 포함한 반도체 기판 전면에 보호막을 형성하고, 상기 보호막을 화학적 기계적 연마(CMP; Chemical Mechanical Polising) 공정에 의해 평탄화한 다음, 상기 소자층에 콘택홀을 형성하여 상기 콘택 홀내에 콘택 플러그를 형성한다.
그리고, 상기 보호막위에 제 1 층간절연막을 형성하고 CMP 공정에 의해 평탄 화한 후, 상기 제 1 층간절연막위에 그 위에 제 1 금속 배선을 형성한다. 계속해서 상기 제 1 금속배선을 포함한 제 1 층간절연막위에 제 2 층간절연막을 형성하고, 상기 제 1 금속 배선 상측에 콘택홀을 형성하고, 상기 콘택홀에 콘택 플러그를 형성한 후, 상기 제 2 층간절연막위에 제 2 금속 배선을 형성하는 과정을 반복하여 다층의 금속 배선을 형성한다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 금속 배선 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(1)상에 포토 다이오드, 트랜지스터, 커패시터 등의 반도체 소자를 형성한다. 도면에서는 반도체 소자로써 게이트 단자(G), 소오스/드레인 단자(S,D)를 구비한 MOS 트랜지스터를 도시하였다.
그리고, 전면에 보호막(2)을 증착한다.
도 1b에 도시한 바와 같이, 사진 식각 공정을 이용하여 상기 보호막을 선택적으로 제거하므로 상기 반도체 소자의 게이트 단자(G) 또는/그리고 소오스/드레인 단자(S,D)들이 노출되도록 상기 보호막(2)에 제 1 콘택 홀(3)들을 형성한다. 그리고, 상기 제 1 콘택 홀(3)이 형성된 보호막(2)위에 상기 각 제 1 콘택 홀(3)이 채워지도록 금속층(예를들면, 텅스텐)을 증착한 후, CMP 공정을 진행하여 상기 제 1 콘택 홀(3)에 상기 금속층으로된 제 1 콘택 플러그(4)를 형성한다.
도 1c에 도시한 바와 같이, 상기 보호막(2)위에 배선용 금속 물질을 증착한 후 패터닝하여 상기 제 1 콘택 플러그(4)에 전기적으로 연결되도록 제 1 금속 배선(5)을 형성한다. 그리고, 상기 제 1 금속 배선(5)을 포함한 전면에 USG(Undoped Silicate Glass) 산화막 등을 증착하여 제 1 층간절연막(6)을 형성한다.
이 때, 상기 제 1 층간절연막(6)은 하부의 제 1 금속 배선(5)의 단차에 의해 평탄하게 형성되지 아니하고, 표면에 굴곡을 가질 수 있다. 이 경우, 상기 제 1 층간절연막(6)을 평탄화하기 위한 화학적 기계적 연마(CMP; Chemical Mechanical Polising) 공정을 실시할 수 있다.
도 1d에 도시한 바와 같이, 사진 식각 공정을 이용하여 상기 제 1 층간절연막(6)을 선택적으로 제거하여 상기 제 1 금속 배선(5)상에 제 2 콘택 홀(7)들을 형성한다. 그리고, 상기 제 2 콘택 홀(7)이 형성된 제 1 층간절연막(6)위에 상기 제 2 콘택 홀(7)들이 채워지도록 금속층(텅스턴)을 증착한 후, CMP 공정을 진행하여 상기 제 2 콘택 홀(7)내에 제 2 콘택 플러그(8)를 형성한다.
도 1e에 도시한 바와 같이, 상기 제 2 층간 절연막(6)위에 배선용 금속 물질을 증착한 후 패터닝하여 상기 제 2 콘택 플러그(8)에 전기적으로 연결되도록 제 2 금속 배선(9)을 형성한다.
상기와 같은 과정을 반복하여, 금속 배선과 콘택 플러그를 형성하여 다층의 금속 배선을 형성한다.
그러나, 이와 같은 종래의 반도체 소자의 금속 배선 형성 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 종래의 반도체 소자의 다층 금속 배선 형성 시, 하부 금속 배선위에 층 간 절연막을 증착하고 상기 층간절연막을 선택적으로 제거하여 콘택 홀을 형성한 다음, 상기 콘택홀내에 콘택 플러그를 형성하고, 다시 그위에 상부 금속 배선을 형성한다.
따라서, 상기 콘택 부위의 층간 절연막상에 파티클 등의 이물질이 존재할 경우, 상기 하부 금속 배선이 완전히 노출되도록 콘택 홀이 형성되지 않거나, 부분적으로 하부 금속 배선이 노출되도록 콘택 홀이 형성될 수 있다. 이와 같이 콘택 홀이 완전하게 이루어 지지 않을 경우, 금속 배선이 오픈되어 반도체 소자에 불량이 발생되거나, 접촉 저항이 증가되어 동작 속도가 저하되는 등의 문제가 발생한다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 적어도 2개의 금속층을 차례로 증착하고 2번의 식각 공정에 의해 콘택 플러그와 금속 배선을 일체로 형성하므로, 콘택 불량을 방지하고, 금속 배선의 저항을 줄여 동작 속도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 소자가 구비된 반도체 기판상에 보호막을 형성하는 제 1 단계; 상기 보호막에 콘택 홀을 형성하여 상기 콘택홀 내에 제 1 콘택 플러그를 형성하는 제 2 단계; 상기 제 1 콘택 플러그를 포함한 기판 전면에 적어도 2개의 금속 층을 차례로 형성하는 제 3 단계; 상기 적어도 2개의 금속층중 하나를 선택적으로 식각하여 제 2 콘택 플러그를 형성하는 제 4 단계; 상기 적어도 2개의 금속층 중 나머지 금속층을 선택적으로 식각하여 금속 배선을 형성하는 제 5 단계; 상기 제 2 콘택 플러그의 상부 표면에 노출되도록 상기 제 2 콘택 플러그 및 금속 배선상에 층간 절연막을 형성하는 제 6 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 있어서는 다음과 같은 효과가 있다.
다층 금속 배선 형성 시, 콘택 홀을 형성하여 금속 배선 간을 전기적으로 연결하지 않고, 배선용 및 콘택 플러그용 금속층을 증착한 후, 상기 배선용 및 콘택 플러그용 금속층을 2번에 걸쳐 선택적으로 식각하여 금속 배선 및 콘택 플러그를 일체로 형성하므로 금속 배선 간의 콘택 불량을 방지하고 금속 배선과 콘택 플러그 간의 접촉 저항을 최소로 하므로 반도체 소자의 동작 속도를 향상시킬 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(11)상에 포토 다이오드, 트랜지스터, 커패시터 등의 반도체 소자를 형성한다. 도면에서는 반도체 소자로써 게이트 단자(G), 소오스/드레인 단자(S,D)를 구비한 MOS 트랜지스터를 도시하였다.
그리고 전면에 보호막(12)과 USG(Undoped Silicate Glass) 산화막 등의 제 1 층간 절연막(14)을 차례로 증착하고, 사진 식각 공정으로 상기 제 1 층간 절연막(14) 및 보호막(12)을 선택적으로 제거하여 상기 반도체 소자의 게이트 단자(G) 또는/그리고 소오스/드레인 단자(S,D)들이 노출되도록 상기 제 1 층간 절연막(14) 및 보호막(12)에 콘택 홀(13)들을 형성한다.
상기 콘택 홀(13)들이 형성된 제 1 층간 절연막(14)위에 상기 각 콘택 홀(13)이 채워지도록 금속층(예를들면, 텅스텐)을 증착한 후, CMP 공정을 진행하여 상기 각 콘택 홀(13)들내에 제 1 콘택 플러그(15)를 형성한다. 상기 제 1 콘택 플러그(15)는 단일 금속층으로 형성할 수 있고 베리어 금속층 및 금속층이 적층된 이중 구조로 형성할 수 있다.
도 2b에 도시한 바와 같이, 상기 제 1 콘택 플러그(15)를 포함한 상기 제 1 층간 절연막(14) 전면에 제 1 금속층(16), 제 2 금속층(17) 및 제 3 금속층(18)을 차례로 형성한다.
여기서, 상기 제 1 및 제 3 금속층(16, 18)은 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 구리 알루미늄 합금 등으로 형성하고 제 2 금속층(17)은 티타늄, 질화 티타늄 또는 이들의 합금으로 형성한다. 그리고, 상기 제 1 금속층(16)은 제 1 금속 배선의 기능을 하고, 제 2 금속층은 에치 스토퍼(etch stoper) 역할을 하며, 제 3 금속층(18)은 제 2 콘택 플러그 역할을 하게 된다. 따라서, 상기 제 1 내지 제 3 금속층의 두께는 금속 배선의 두께 및 제 2 콘택 플러그의 깊이를 감안 하여 형성한다.
도 2c에 도시한 바와 같이, 상기 제 3 금속층(18) 전면에 제 1 감광막(19)을 증착하고 노광 및 현상하여 제 2 콘택 플러그가 형성될 부분에만 남도록 상기 제 1 감광막(19)을 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(19)을 마스크로 이용하여 상기 제 2 금속층(17)의 표면이 노출되도록 상기 제 3 금속층(18)을 선택적으로 식각하여 제 2 콘택 플러그(18a)를 형성한다. 즉, 상기 제 2 금속층(17)은 상기 제 3 금속층(18) 식각 시 에치 스토퍼 역할을 한다.
도 2d에 도시한 바와 같이, 제 1 감광막(19)을 제거하고, 상기 반도체 기판 전면에 제 2 감광막(20)을 증착하고 노광 및 현상하여 제 1 금속 배선이 형성될 부분에만 남도록 상기 제 2 감광막(20)을 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(20)을 마스크로 이용하여 상기 제 2 금속층(17) 및 제 1 금속층(16)을 선택적으로 제거하여 제 1 금속 배선(16a, 17a)를 형성한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(11) 전면에 상기 제 1 금속 배선(16a, 17a) 및 제 2 콘택 플러그(18a)를 완전히 함몰하도록 제 2 층간 절연막(21)을 증착한다.
그리고, CMP 공정으로 상기 제 2 콘택 플러그(18a)의 표면에 노출되도록 상기 제 2 층간 절연막(21)을 가공하여 평탄화 한다.
그리고, 도면에는 도시되지 않았지만, 상기 도 2b 내지 도 2e와 같은 과정을 반복하여, 금속 배선과 콘택 플러그를 형성하여 다층의 금속 배선을 형성한다.
도 1a 내지 1e는 종래의 반도체 소자의 금속 배선 공정 단면도
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 보호막
13: 콘택 홀 14, 21: 층간 절연막
15, 18a: 콘택 플러그 16, 17, 18: 금속층
19, 20: 감광막 16a, 17a: 금속 배선
Claims (6)
- 반도체 소자가 구비된 반도체 기판상에 보호막을 형성하는 제 1 단계;상기 보호막에 콘택 홀을 형성하여 상기 콘택홀 내에 제 1 콘택 플러그를 형성하는 제 2 단계;상기 제 1 콘택 플러그를 포함한 기판 전면에 적어도 2개의 금속층을 차례로 형성하는 제 3 단계;상기 적어도 2개의 금속층중 하나를 선택적으로 식각하여 제 2 콘택 플러그를 형성하는 제 4 단계;상기 적어도 2개의 금속층 중 나머지 금속층을 선택적으로 식각하여 금속 배선을 형성하는 제 5 단계;상기 제 2 콘택 플러그의 상부 표면에 노출되도록 상기 제 2 콘택 플러그 및 금속 배선상에 층간 절연막을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계 내지 제 6 단계를 반복하여 다층의 금속 배선을 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 콘택 플러그는 단일 금속층 또는 베리어 금속층 및 금속층이 적층된 이중 구조로 형성됨을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 적어도 2개의 금속층은 제 1 금속층, 제 2 금속층 및 제 3 금속층을 차례로 형성하고, 상기 제 3 금속층을 선택적으로 식각하여 제 2 콘택 플러그를 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항에 있어서,상기 제 1 및 제 3 금속층은 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 구리 알루미늄 합금 등으로 형성하고, 상기 제 2 금속층은 티타늄, 질화 티타늄 또는 이들의 합금으로 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막을 형성하는 방법은, 상기 반도체 기판 전면에 상기 금속 배선 및 제 2 콘택 플러그를 완전히 함몰하도록 상기 층간 절연막을 증착하는 단계와,CMP 공정으로 상기 제 2 콘택 플러그의 표면에 노출되도록 상기 층간 절연막을 가공하여 평탄화 하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070122588A KR20090055772A (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 금속 배선 형성 방법 |
| US12/261,975 US20090142917A1 (en) | 2007-11-29 | 2008-10-30 | Method for fabricating metal line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070122588A KR20090055772A (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 금속 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090055772A true KR20090055772A (ko) | 2009-06-03 |
Family
ID=40676170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070122588A KR20090055772A (ko) | 2007-11-29 | 2007-11-29 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090142917A1 (ko) |
| KR (1) | KR20090055772A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110797372A (zh) * | 2018-08-01 | 2020-02-14 | 创王光电股份有限公司 | 可挠显示器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102059527B1 (ko) | 2013-05-10 | 2019-12-26 | 삼성전자주식회사 | 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자 |
-
2007
- 2007-11-29 KR KR1020070122588A patent/KR20090055772A/ko not_active Application Discontinuation
-
2008
- 2008-10-30 US US12/261,975 patent/US20090142917A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110797372A (zh) * | 2018-08-01 | 2020-02-14 | 创王光电股份有限公司 | 可挠显示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090142917A1 (en) | 2009-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100757395B1 (ko) | 반도체 집적회로 장치와 그 제조방법 | |
| JP5096669B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| US20050263848A1 (en) | Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same | |
| JP2009147218A (ja) | 半導体装置とその製造方法 | |
| KR100835409B1 (ko) | 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법 | |
| JP4848137B2 (ja) | 半導体装置およびその製造方法 | |
| KR100889547B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20090055772A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US7005343B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4167672B2 (ja) | 半導体装置の製造方法 | |
| KR101044612B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0165379B1 (ko) | 반도체 장치의 층간접속방법 | |
| KR100588661B1 (ko) | 다층 금속 배선 구조 및 그 제조 방법 | |
| KR100569571B1 (ko) | 반도체 소자 제조 방법 | |
| JP2003152074A (ja) | 半導体装置の製造方法 | |
| KR100853800B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100628220B1 (ko) | 반도체 소자의 콘택 제조방법 | |
| JP2004072107A (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100398584B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040070709A (ko) | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 | |
| KR100450244B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100712817B1 (ko) | 반도체 장치 및 그 형성 방법 | |
| KR100866684B1 (ko) | Ｍｉｍ 커패시터를 갖는 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |