KR100398584B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층 금속 배선 형성시 포이즌드 비아(Poisioned via)가 방지된 플러그층을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 기판의 층간 절연막 상에 형성된 하부 금속 배선막을 포함한 다층 금속 배선을 구비하는 반도체 소자의 제조 방법으로서, 상기 하부 금속 배선막 상에 글루층과 제1 금속막을 소정 두께 증착하는 단계; 사진 공정을 통하여 상기 제1 금속막 상에 마스크 패턴을 형성하며, 상부 금속 배선과 연결되는 플러그 패턴을 형성할 수 있는 소정 영역 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 제1 금속막 상까지 식각함으로써, 상기 글루층과 제1 금속막으로 구성된 플러그 패턴을 형성하는 단계; 사진 공정을 통하여 상기 플러그 패턴을 포함하는 마스크 패턴을 형성하고, 상기 하부 금속 배선막을 식각함으로써 하부 금속 배선을 형성하는 단계; 상기 금속 배선 및 그 상부에 형성된 플러그 패턴간의 절연을 위해 상기 전체 구조 상에 층간 절연막을 증착하며, 상기 플러그 패턴보다 높게 층간 절연막을 증착하는 단계; 화학적 기계적 연마법을 이용하여 상기 플러그 패턴 상까지 층간 절연막을 연마하여 전체 구조를 평탄화하는 단계;및 전체 구조 상에 제2 금속막을 증착한 다음, 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 다층 금속 배선 형성시 포이즌드 비아(Poisioned via)가 방지된 플러그층을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, MOS 구조에서 다층 금속 배선간에는 층간 절연막이 형성되고, 이 층간 절연막이 소정 영역 식각되어 금속 배선간을 연결하는 통로(Opening)를 비아(Via)라고 한다. 특히, 제1 금속 배선과 게이트 전극 또는 제1 금속 배선과 반도체 기판 간에 형성되는 통로는 콘택홀(Contact hole)이라고 한다.
도 1A 및 도 1C는 종래 기술에 따른 비아의 제조 공정을 나타내는 공정 단면도이다. 도 1A와 같이, 소자 분리막(101)이 형성된 반도체 기판(100) 상에 폴리실리콘 패턴(102)을 형성하고, 그 상부 제1 층간 절연막(103)을 증착한 다음 제1 금속 배선(104)을 형성한다. 그 다음, 제2 층간 절연막(105)을 증착하고, 그 상부에 SOG(Spin-on Glass)막(106)을 형성하여 전체 구조를 평탄화한다. 계속해서, SOG막(106) 상에 제3 층간 절연막(107)을 증착한 다음, 사진 공정을 통하여 비아가 형성될 영역 상에 마스크 패턴(108)을 형성한다. 이어서, 상기 마스크 패턴(108)을 이용하여 도 1B와 같이 제1 금속 배선(104)까지 차례로 식각하여 비아를 형성한다. 상기 비아에 텅스텐과 같은 금속막을 증착한 다음, 화학적 기계적 연마법(CMP)을 이용하여 상기 제3 층간 절연막(107)까지 깍아내어 텅스텐 플러그(109)를 형성한다. 이어서, 도 1C와 같이 제2 금속 배선을 형성한다.
그러나, 반도체 소자가 고집적화되어 비아의 크기가 작아짐에 따라 식각시 발생되는 폴리머 등이 비아를 막거나 제대로 개구가 되지 않는 문제가 있다. 그리고, 비아를 채우는 텅스텐과 같은 금속막이 제대로 증착되지 않아 금속 배선간에 전기적 단락을 발생시킬 수 있다. 또한, 상기와 같이 평탄화를 위해 SOG막을 사용하는 경우, 제2 금속 배선을 하는 동안 SOG막으로부터 수분 등을 포함한 가스가 배출되어 높은 콘택 저항을 발생시킨다. 이러한 문제들을 총괄하여 포이즌드 비아(Poisoned via)라고 하며, 상기 포이즌드 비아는 반도체 소자의 수율과 신뢰성을 저하시키는 문제가 있다.
따라서, 상기와 같은 문제를 해결하기 위하여 본 발명은 종래의 공정과는 반대로 하부의 금속 배선 상에 플러그를 먼저 형성하고, 그 다음 층간 절연막을 형성함으로써 포이즌드 비아를 제거할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1C는 종래의 이중 금속 배선 공정을 나타내는 공정 단면도.
도 2A 내지 도 2E는 본 발명의 실시예에 따른 다층 금속 배선 공정을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200: 반도체 기판 101: 소자 분리막
102: 폴리실리콘 패턴 103, 105, 107, 201, 207: 층간 절연막
104: 금속 배선 106: SOG막
108, 205, 206: 마스크 패턴 109: 텅스텐 플러그
202, 208: 금속막 203: 글루층
204: 텅스텐막
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 기판의 층간 절연막 상에 형성된 하부 금속 배선막을 포함한 다층 금속 배선을 구비하는 반도체 소자의 제조 방법으로서, 상기 하부 금속 배선막 상에 글루층과 제1 금속막을 소정 두께 증착하는 단계; 사진 공정을 통하여 상기 제1 금속막 상에 마스크 패턴을 형성하며, 상부 금속 배선과 연결되는 플러그 패턴을 형성할 수 있는 소정 영역 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 제1 금속막 상까지 식각함으로써, 상기 글루층과 제1 금속막으로 구성된 플러그 패턴을 형성하는 단계; 사진 공정을 통하여 상기 플러그 패턴을 포함하는 마스크 패턴을 형성하고, 상기 하부 금속 배선막을 식각함으로써 하부 금속 배선을 형성하는 단계; 상기 금속 배선 및 그 상부에 형성된 플러그 패턴간의 절연을 위해 상기 전체 구조 상에 층간 절연막을 증착하며, 상기 플러그 패턴보다 높게 층간 절연막을 증착하는 단계; 화학적 기계적 연마법을 이용하여 상기 플러그 패턴 상까지 층간 절연막을 연마하여 전체 구조를 평탄화하는 단계;및 전체 구조 상에 제2 금속막을 증착한 다음, 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
다층 금속 배선을 구비하는 반도체 소자의 제조시, 하부 금속 배선 상의 층간 절연막 내에 비아를 먼저 형성하고 금속 배선을 상호 연결하는 플러그를 형성한다. 그러나, 본 발명은 종래와 달리 하부 금속 배선막 상에 플러그 패턴을 먼저 형성한 다음 하부 금속 배선을 형성하고 상기 배선 사이를 층간 절연막으로 채움므로써 종래의 포이즌드 비아와 같은 문제점을 개선한다.
이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
도 2A 및 도 2E는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다. 먼저, 도 2A와 같이 반도체 기판(200) 상의 제1 층간 절연막(201) 상에 제1 금속 배선막(202)이 형성된 전체 구조 상에, 서로 다른 금속막간의 접착력을 향상시키기 위하여 Ti/TiN으로 구성된 글루층(Glue layer)(203)을 증착한다. 그런 다음, 상기 글루층(203) 상에 텅스텐막(204)을 소정 두께 증착한다. 이 텅스텐막(204) 상에 사진 공정을 통하여 제1 마스크 패턴(205)을 형성하되, 플러그가 형성될 부분에 레지스트(Resist)가 남도록 제1 마스크 패턴(205)을 형성한다. 그리고, 이 마스크 패턴은 종래의 비아를 형성하기 위한 레티클(Reticle)을 사용하되, 레지스트의 극성(Polarity)을 반대로 하면 상기 마스크 패턴을 형성할 수 있다.
그런 다음, 상기 제1 마스크 패턴(205)을 이용하여 상기 제1 금속 배선(202) 상까지 식각함으로써 도 2B와 같이 글루층(203)과 텅스텐막(204)으로 구성된 플러그 패턴을 형성한다. 이어서, 사진 공정을 통하여 도 2C와 같이 제1 금속 배선을 형성하기 위한 제2 마스크 패턴(206)을 형성한다. 그런 다음, 상기 제2 마스크 패턴을 이용하여 상기 제1 금속 배선막(202)을 식각함으로써, 제1 금속 배선을 형성한다. 계속해서, 도 2D와 같이 전체 구조 상에 상기 플러그 패턴보다 높게 제2 층간 절연막(207)을 증착하여 상기 제1 금속 배선 및 플러그 패턴간을 절연시킨다. 이어서, 화학적 기계적 연마법(Chemical Mechanical Polishing)을 이용하여 상기 플러그 패턴 상까지 층간 절연막(207)을 연마하여 전체 구조를 평탄화한다. 그런 다음, 도 2E와 같이 제2 금속막(208)을 증착한다. 이후의 금속 배선 및 플로그 패턴도 상기와 같은 방법으로 제조할 수 있다.
이상에서 설명한 바와 같이, 종래의 금속 배선 형성 공정과는 달리 비아를 형성하지 않고서도 본 발명에 따라 플러그 패턴을 형성함으로써, 포이즌드 비아와 같은 문제점을 제거하여 제조 수율 및 신뢰성을 향상시킬 수 있을 뿐만 아니라 공정 마진을 충분히 확보할 수 있어 반도체 소자의 고집적화가 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 반도체 기판의 층간 절연막 상에 형성된 하부 금속 배선막을 포함한 다층 금속 배선을 구비하는 반도체 소자의 제조 방법으로서,
    상기 하부 금속 배선막 상에 글루층과 제1 금속막을 소정 두께 증착하는 단계;
    사진 공정을 통하여 상기 제1 금속막 상에 마스크 패턴을 형성하며, 상부 금속 배선과 연결되는 플러그 패턴을 형성할 수 있는 소정 영역 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 제1 금속막 상까지 식각함으로써, 상기 글루층과 제1 금속막으로 구성된 플러그 패턴을 형성하는 단계;
    사진 공정을 통하여 상기 플러그 패턴을 포함하는 마스크 패턴을 형성하고, 상기 하부 금속 배선막을 식각함으로써 하부 금속 배선을 형성하는 단계;
    상기 금속 배선 및 그 상부에 형성된 플러그 패턴간의 절연을 위해 상기 전체 구조 상에 층간 절연막을 증착하며, 상기 플러그 패턴보다 높게 층간 절연막을 증착하는 단계;
    화학적 기계적 연마법을 이용하여 상기 플러그 패턴 상까지 층간 절연막을 연마하여 전체 구조를 평탄화하는 단계;및
    전체 구조 상에 제2 금속막을 증착한 다음, 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 글루층은 티타늄 및 티타늄 질화막이 적층된 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 제1 금속막은 텅스텐인 것을 특징으로 하는 반도체 소자의 제조 방법.
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