KR100246101B1 - 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법에 관한 것으로서, 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴, 제 2 층간 절연막, 제 2 금속 배선 패턴을 순차적으로 형성하며, 제 2 금속 배선 패턴과 제 2 층간 절연막 위에 단락 방지막을 형성하며, 그 위에 제 3 층간 절연막을 형성하고 제 3 층간 절연막 내에 콘택홀을 형성하는데 이때 제 2 금속 배선 패턴과 제 2 층간 절연막의 측면 또는 상부면의 일부에 단락 방지막이 남아 있도록 식각 공정으로 실시하며, 제 2 금속 배선 패턴과 연결되는 제 3 금속 배선 패턴을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 고집적화 메모리 및 비메모리 소자에 다층 배선간의 오버랩 영역이 충분히 확보되지 않을 경우 다층 배선의 단락을 방지할 수 있다.
Description
본 발명은 반도체 장치의 다층 금속 배선 구조 및 형성 방법에 관한 것으로서, 특히 다층 배선의 층간 연결을 위한 콘택 공정시 하부 배선과 상부 배선간의 비정렬(misalign)에 의한 다층 배선간의 단락을 방지할 수 있는 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법에 관한 것이다.
최근의 반도체 장치는 디자인 룰이 점점 미세화 됨에 따라 반도체 소자의 고집적화가 가능하여 다층 구조로 이루어진 금속 배선간의 연결을 담당하는 콘택 공정이 중요한 기술로 대두되었다. 그러나, 반도체 장치의 고집적화에 따른 디자인 룰의 감소로 인하여 이 콘택에 의해 상호 연결되는 배선의 오버랩 간격이 줄어들게 된다. 더욱이 0.3㎛ 이하의 디자인 룰을 가지는 반도체 장치의 경우에는 콘택 부분과 배선간의 오버랩 부분이 거의 없어지고 있거나 음의 오버랩 부분도 사용하게 되었다. 이로 인해 배선과 콘택의 오버랩 부분이 감소하게 되고 배선과 콘택 영역간에 비정렬되면 원하지 않는 하부 배선과의 단락이 발생하게 된다.
도 1a 내지 도 1b는 종래 기술에 의한 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도로써, 이를 참조하여 다층 배선 공정시 배선과 콘택 영역간의 비정렬 부분이 발생하는 반도체 제조 공정을 설명한다.
우선, 실리콘 기판(도시하지 않음)에 일련의 제조 공정으로 제 1 층간 절연막(10) 위에 제 1 금속 배선 패턴(12)을 형성하며, 상기 제 1 금속 배선 패턴(12)이 형성된 제 1 층간 절연막(10) 위에 제 2 층간 절연막(14)을 내재하여 제 2 금속 배선 패턴(16)을 형성하며, 상기 제 2 금속 배선 패턴(16)이 형성된 제 2 층간 절연막(14) 위에 제 3 층간 절연막(18)을 형성한다. 그 다음 제 3 층간 절연막(18) 위에 사진 공정으로 콘택 마스크 패턴(19)을 형성하고 건식 식각 공정으로 상기 제 3 층간 절연막(18)을 선택 식각하여 콘택 마스크 패턴(19) 사이에 콘택홀을 형성한 후에 콘택 마스크 패턴(19)을 제거한다. 그리고, 콘택홀이 형성된 결과물에 금속층을 매립하여 제 2 금속 배선 패턴(16)과 연결되는 제 3 금속 배선 패턴(20)을 형성한다. 그러나, 상기 콘택홀 공정은 비정렬로 형성된 콘택 마스크 패턴(19)에 의해 하부 배선의 중앙 부위보다 우측 방향으로 벗어나게 식각이 이루어질 경우 제 2 층간 절연막(14)까지 과도 식각하여 결국 콘택홀 영역이 제 1 금속 배선 패턴(12)의 표면까지 이르게 된다. 이로 인해 후속 금속 공정시 제 3 금속 배선 패턴(20)은 하부의 제 2 금속 배선 패턴(16)을 포함하여 제 1 금속 배선 패턴(12)에 연결되어 원하지 않는 제 1 금속 배선 패턴(12)과의 단락 부분(S)을 가지게 된다. 이러한 단락 부분(S)은 누설 전류의 원인이 되어 소자 동작에 악영향을 미치게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 금속 배선간 층간 접속을 위한 콘택홀의 비정렬시 층간 절연막과 식각 선택비가 다른 절연막을 추가적으로 구비하므로써, 콘택홀 식각 공정시 이 절연막에 의해 콘택홀이 과도 식각되는 것을 막아 비정렬된 콘택홀과 하부 배선과의 단락을 방지할 수 있는 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래 기술에 의한 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 제 1 층간 절연막 102: 제 1 금속 배선 패턴
104: 제 2 층간 절연막 106: 제 2 금속 배선 패턴
108, 108', 108'': 단락 방지막 110, 110a: 제 3 층간 절연막
110b: 제 4 층간 절연막 111: 콘택홀
112: 제 3 금속 배선
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판의 제 1 층간 절연막 위에 형성된 제 1 금속 배선 패턴; 상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 위에 제 2 층간 절연막을 내재하여 형성된 제 2 금속 배선 패턴; 상기 제 2 금속 배선 패턴과 제 2 층간 절연막 위에 제 3 층간 절연막을 내재하여 상기 제 3 층간 절연막의 콘택홀을 통해서 상기 제 2 금속 배선 패턴에 연결되는 제 3 금속 배선 패턴; 및 상기 콘택홀을 통한 상기 제 1 금속 배선 패턴과 제 3 금속 배선 패턴의 연결을 방지하기 위해 제 1 금속 배선 패턴과 제 3 금속 배선 패턴의 오버랩 부분을 감싸도록 상기 제 2 금속 배선 패턴과 제 2 층간 절연막의 측면 또는 상부면의 일부에 형성된 단락 방지막을 구비하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 상기 단락 방지막은 제 2 층간 절연막과 식각 선택비가 다른 막질로 이루어지며, PSG, BPSG, BSG, O3-TEOS, PE-TEOS, 실리콘질화막 및 실리콘이 풍부한 산화막으로 이루어진 군에서 선택한 어느 막을 사용한다.
본 발명의 장치에 있어서, 상기 단락 방지막은 제 2 금속 배선 패턴의 측벽에 스페이서 형태로 형성하거나 또는 제 2 금속 배선 패턴의 소정 상부면과 측면을 감싸도록 형성한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계; 상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계; 상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계; 상기 단락 방지막을 식각하여 제 2 금속 배선 패턴 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 결과물 전면에 제 3 층간 절연막을 형성하는 단계; 상기 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 및 스페이서 표면이 개방되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해서 상기 제 2 금속 배선 패턴과 연결하도록 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 다른 제조 방법은 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계; 상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계; 상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계; 상기 단락 방지막이 형성된 결과물 전면에 단락 방지막과 식각 선택비가 다른 제 3 층간 절연막을 형성하는 단계; 콘택홀 식각 마스크를 이용한 식각 공정으로 상기 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 위의 일부 및 제 2 금속 배선 패턴과 제 3 금속 배선 패턴간의 비정렬된 부분에만 단락 방지막이 남아 있으며 제 2 금속 배선 패턴의 표면이 개방되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해서 상기 제 2 금속 배선 패턴과 연결하는 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 단락 방지막의 두께가 식각 선택비에 따라 달라지며, 이때 식각 선택비는 3:1 이상으로 하도록 한다. 여기서, 상기 단락 방지막의 두께는 수백 Å 이하로 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명의 또 다른 제조 방법은 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계; 상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계; 상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계; 상기 단락 방지막이 형성된 결과물 전면에 단락 방지막과 식각 선택비가 다른 제 3 층간 절연막을 증착하고 표면을 평탄화시키는 단계; 평탄화된 상기 제 3 층간 절연막 위에 제 4 층간 절연막을 형성하는 단계; 콘택홀 식각 마스크를 이용한 식각공정으로 상기 제 4 층간 절연막 및 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 위의 일부 및 제 2 금속 배선 패턴과 제 3 금속 배선 패턴간의 비정렬된 부분에만 단락 방지막이 남아 있으며 제 2 금속 배선 패턴의 표면이 개방되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 제 2 금속 배선 패턴과 연결되는 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 단락 방지막의 두께가 식각 선택비에 따라 달라지며, 이때 식각 선택비는 3:1 이하로 한다. 여기서, 상기 단락 방지막의 두께는 수백 Å 이상으로 형성된다.
본 발명에 의하면, 금속 배선간 층간 접속을 위한 콘택홀이 이루어질 층간 절연막 하부에 이 층간 절연막과 식각 속도가 다른 단락 방지막을 구비하여 다층의 배선들이 비정렬로 형성될지라도 다층 배선의 층간 연결을 위한 콘택홀 식각 공정으로 인한 배선들 간의 단락을 단락 방지막에 의해 극복할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
본 발명의 실시예에 따라 제조 공정은 도 2a에 나타난 바와 같이 실리콘 기판에 일련의 제조 공정에 따라 형성된 반도체 소자(도시되지 않음)와 이후 형성될 상부 배선과의 절연을 위해 형성된 제 1 층간 절연막(100) 위에 제 1 금속 배선 패턴(102), 제 2 층간 절연막(104) 및 제 2 금속 배선 패턴(106)을 순차적으로 형성한다. 이때, 제 1 층간 절연막(100) 및 제 2 층간 절연막(104)은 실리콘산화막으로 형성한다. 이어서 제 2 금속 배선 패턴(106) 위에 층간 절연막을 형성하기 전에 도 2a에 나타난 바와 같이 단락 방지막으로서 실리콘질화막을 증착한다. 이때, 단락 방지막은 층간 절연막으로 사용된 산화막과 식각 선택비가 다른 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass), O3-TEOS(Tetra Ethyl Ortho Silicate), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate), 실리콘질화막 및 실리콘이 풍부한 산화막으로 이루어진 군에서 선택한 어느 막을 사용하도록 한다. 그 다음 건식 식각 공정으로 실리콘질화막을 식각하여 제 2 금속 배선 패턴(106)의 측벽에 스페이서(108)를 형성한다. 이때, 스페이서(108)는 하부의 제 1 금속 배선 패턴(102)과 제 2 금속 배선 패턴(106)의 이 격차를 줄일 수 있으며 후속 콘택홀 공정시 하부의 층간 절연막이 과도 식각되는 것을 방지하는 역할을 한다.
이어서 도 2b에 나타난 바와 같이 제 2 금속 배선 패턴(106)에 스페이서(108)가 형성된 결과물에 제 3 층간 절연막(110)으로서 산화막을 증착한 후에 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 제 3 층간 절연막(110) 내에 제 2 금속 배선 패턴(106)의 표면이 개방되는 콘택홀(111)을 형성한다. 이때, 콘택홀(111)을 형성하기 위한 제 3 층간 절연막(110)의 식각 공정시 콘택홀(111)의 영역이 제 2 금속 배선 패턴(106)에 대해 비정렬로 형성되더라도 식각 공정이 스페이서(108)에서 정지한다.
그 다음 도 2c에 나타난 바와 같이 금속 배선 공정을 실시하여 제 3 층간 절연막(110) 내의 콘택홀(111)을 통해 제 2 금속 배선 패턴(106)과 연결되는 제 3 금속 배선 패턴(112)을 형성한다.
이와 같은 제조 공정 순서에 따라 본 발명은 다층의 배선이 비정렬 구조로 형성되어 있을 경우 다층 배선의 층간 연결을 위한 콘택홀 공정시 발생하는 제 3 금속 배선 패턴(112)과 제 1 금속 배선 패턴(112)의 단락을 제 2 금속 배선 패턴(106)의 측면에 형성된 스페이서(108)에 의해 미연에 방지할 수 있다. 즉, 상기 제 2 금속 배선 패턴(106)과 제 3 금속 배선 패턴(112)의 콘택 연결을 위한 제 3 층간 절연막(110)의 식각 공정시 제 3 층간 절연막(110)과 스페이서(108)의 식각 선택비가 다르기 때문에 비정렬된 제 2 금속 배선 패턴(106) 부위의 제 2 층간 절연막(104)까지 과도 식각이 이루어지지 않는다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
본 발명의 실시예에 의한 반도체 장치의 제조 공정은 설명의 간략화를 위해 위에서 설명한 실시예와 동일하게 중복되는 부분을 생략한다.
우선, 도 3a에 나타난 바와 같이 제 2 금속 배선 패턴(106)이 형성된 제 2 층간 절연막(104) 위에 이후 형성될 제 3 층간 절연막과의 식각 선택비가 3:1 이상의 특성을 가지는 단락 방지막(108')을 수백 Å이하 두께로 형성하고, 그 위에 제 3 층간 절연막(110)을 증착한다.
그 다음 도 3b에 나타난 바와 같이 콘택 마스크를 이용한 사진 및 식각 공정으로 제 3 층간 절연막(110)을 선택 식각하여 제 2 금속 배선 패턴(106)의 표면이 개방되도록 콘택홀(111)을 형성한다. 이때, 콘택홀(111)은 제 3 층간 절연막(110)과 단락 방지막(108')의 식각비 차에 따라 제 2 금속 배선 패턴(106)의 상부면이 개방되지만 비정렬된 부위의 에지 부분에서는 단락 방지막(108')을 스페이서 형태로 남아 있도록 식각한다. 한편, 콘택홀 공정시 제 3 층간 절연막(110)의 식각이 완전히 이루진다하더라도 층간 절연막 사이의 단락 방지막(108')에 의해 제 2 층간 절연막(104)을 통해서 제 1 금속 배선 패턴(102)까지 과도 식각되는 것을 방지한다.
이어서 콘택홀(111)이 형성된 제 3 층간 절연막(110)에 금속 매립 공정을 실시하여 도 3c에 나타난 바와 같이 상기 콘택홀(111)을 통해 제 2 금속 배선 패턴(106)과 연결되는 제 3 금속 배선 패턴(112)을 형성한다. 이로 인해 제 2 금속 배선 패턴(106)은 다층 배선 간의 비정렬 부위(S')에 남아 있는 단락 방지막(108')에 의해 제 2 금속 배선 패턴(106) 또는 제 3 금속 배선 패턴(112)이 하부의 제 1 금속 배선 패턴(102)과 연결되지 않으면서 제 2 금속 배선 패턴(106)과 제 3 금속 배선 패턴(112)의 콘택 연결을 안전하게 달성한다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 다층 금속 배선 연결 형성 공정을 나타낸 공정 순서도이다.
본 발명의 또 다른 실시예에 따른 제조 공정은 도 4a에 나타난 바와 같이 단락 방지막(108'')을 제 2 금속 배선 패턴(102)이 형성된 제 2 층간 절연막(104) 위에 수백 Å 이상 두께로 증착한다. 이때, 단락 방지막(108'')은 이후 형성될 제 3 층간 절연막과의 식각 선택비가 3:1 이하의 특성을 가지는 막질을 사용한다.
그 다음 도 4b에 나타난 바와 같이 단락 방지막(108'') 전면에 제 3 층간 절연막(110a)을 증착하고, 제 2 금속 배선 패턴(106) 위에 해당하는 단락 방지막(108'') 높이와 제 2 금속 배선 패턴(106) 사이의 홈에 형성된 단락 방지막(108'')의 높이가 동일하도록 막질 표면을 평탄화시킨다. 이때, 평탄화 공정은 전면 식각 공정 내지 CMP(Chemical Mechanical Polishing) 공정을 이용해서 실시한다. 평탄화된 제 3 층간 절연막(110a) 전면에 제 4 층간 절연막(110b)을 증착하고, 사진 및 식각 공정을 실시하여 제 4 층간 절연막(110b) 및 제 3 층간 절연막(110a) 내에 콘택홀을 형성한다. 그 다음 도 4에 나타난 바와 같이 제 4 층간 절연막(110b) 및 제 3 층간 절연막(110a)에 금속 매립 공정을 실시하여 콘택홀을 통해서 제 2 금속 배선 패턴(106)과 연결되는 제 3 금속 배선 패턴(112)을 형성한다. 이로 인해 금속 배선의 층간 접속을 위한 콘택홀 식각 공정시 제 4 층간 절연막(110b) 및 제 3 층간 절연막(110a) 내에는 층간 절연막(110a)과 하부의 단락 방지막(108'')의 식각 차에 의해 제 2 금속 배선 패턴(106)의 상부면에는 상기 단락 방지막(108'')이 식각되어 표면을 개방하는 콘택홀이 형성되지만 제 2 금속 배선 패턴(106)의 에지 부분(S'')에는 요홈 형태로 남아 있게 된다. 따라서, 본 발명의 다층 배선 구조는 금속 배선간 비정렬되었더라도 층간 절연막(104,110a) 사이에 내재한 단락 방지막(108'')에 의해 제 2 금속 배선 패턴(106) 또는 제 3 금속 배선 패턴(112)이 하부의 제 1 금속 배선 패턴(102)과 연결되지 않으면서 제 2 금속 배선 패턴(106)과 제 3 금속 배선 패턴(112)의 콘택 연결을 안전하게 달성한다.
본 발명은 고집적화 메모리 및 비메모리 소자에 있어서 다층 배선간의 오버랩 영역이 충분히 확보되지 않을 경우 다층 배선의 단락을 방지할 수 있어 층간 접속을 위한 제조 공정의 수율을 높일 수 있는 효과가 있다.
Claims (14)
- 반도체 기판의 제 1 층간 절연막 위에 형성된 제 1 금속 배선 패턴;상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 위에 제 2 층간 절연막을 내재하여 형성된 제 2 금속 배선 패턴;상기 제 2 금속 배선 패턴과 제 2 층간 절연막 위에 제 3 층간 절연막을 내재하여 상기 제 3 층간 절연막의 콘택홀을 통해서 상기 제 2 금속 배선 패턴에 연결되는 제 3 금속 배선 패턴; 및상기 콘택홀을 통한 상기 제 1 금속 배선 패턴과 제 3 금속 배선 패턴의 연결을 방지하기 위해 제 1 금속 배선 패턴과 제 3 금속 배선 패턴의 오버랩 부분을 감싸도록 상기 제 2 금속 배선 패턴과 제 2 층간 절연막의 측면 또는 상부면의 일부에 형성된 단락 방지막을 구비하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 구조.
- 제1항에 있어서, 상기 단락 방지막은 제 2 층간 절연막과 식각 선택비가 다른 막질로 이루어진 것을 특징으로 하는 반도체 장치의 다층 금속 배선 구조.
- 제2항에 있어서, 상기 단락 방지막은 PSG, BPSG, BSG, O3-TEOS, PE-TEOS, 실리콘질화막 및 실리콘이 풍부한 산화막으로 이루어진 군에서 선택한 어느 막으로 이루어진 것을 특징으로 하는 반도체 장치의 다층 금속 배선 구조.
- 제1항에 있어서, 상기 단락 방지막은 제 2 금속 배선 패턴의 측벽에 스페이서 형태로 형성된 것을 특징으로 하는 반도체 장치의 다층 금속 배선 구조.
- 제1항에 있어서, 상기 단락 방지막은 제 2 금속 배선 패턴의 소정 상부면과 측면을 감싸도록 형성된 것을 특징으로 하는 반도체 장치의 다층 금속 배선 구조.
- 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계;상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계;상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계;상기 단락 방지막을 식각하여 제 2 금속 배선 패턴 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 결과물 전면에 제 3 층간 절연막을 형성하는 단계;상기 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 및 스페이서 표면이 개방되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해서 상기 제 2 금속 배선 패턴과 연결하도록 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계;상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계;상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계;상기 단락 방지막이 형성된 결과물 전면에 단락 방지막과 식각 선택비가 다른 제 3 층간 절연막을 형성하는 단계;콘택홀 식각 마스크를 이용한 식각공정으로 상기 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 위의 일부 및 제 2 금속 배선 패턴과 제 3 금속 배선 패턴간의 비정렬된 부분에만 단락 방지막이 남아 있으며 제 2 금속 배선 패턴의 표면이 개방되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해서 상기 제 2 금속 배선 패턴과 연결하는 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제7항에 있어서, 상기 단락 방지막의 두께가 식각 선택비에 따라 달라지는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제8항에 있어서, 상기 단락 방지막의 식각 선택비는 3:1 이상으로 하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제9항에 있어서, 상기 단락 방지막의 두께는 수백 Å 이하로 형성되는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 반도체 기판의 제 1 층간 절연막 위에 제 1 금속 배선 패턴을 형성하는 단계;상기 제 1 금속 배선 패턴이 형성된 제 1 층간 절연막 전면에 제 2 층간 절연막을 내재하여 제 2 금속 배선 패턴을 형성하는 단계;상기 제 2 금속 배선 패턴이 형성된 제 2 층간 절연막 전면에 단락 방지막을 형성하는 단계;상기 단락 방지막이 형성된 결과물 전면에 단락 방지막과 식각 선택비가 다른 제 3 층간 절연막을 증착하고 표면을 평탄화시키는 단계;평탄화된 상기 제 3 층간 절연막 위에 제 4 층간 절연막을 형성하는 단계;콘택홀 식각 마스크를 이용한 식각공정으로 상기 제 4 층간 절연막 및 제 3 층간 절연막을 선택 식각하여 제 2 금속 배선 패턴 위의 일부 및 제 2 금속 배선 패턴과 제 3 금속 배선 패턴간의 비정렬된 부분에만 단락 방지막이 남아 있으며 제 2 금속 배선 패턴의 표면이 개방되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해 상기 제 2 금속 배선 패턴과 연결되는 제 3 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제11항에 있어서, 상기 단락 방지막의 두께가 식각 선택비에 따라 달라지는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제12항에 있어서, 상기 단락 방지막의 식각 선택비는 3:1 이하로 하는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
- 제13항에 있어서, 상기 단락 방지막의 두께는 수백 Å 이상으로 형성되는 것을 특징으로 하는 반도체 장치의 다층 금속 배선 형성 방법.
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