KR100435262B1 - 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

다층 배선 구조를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명에 의한 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법은, 필드 산화막이 구비된 기판 상의 소정 부분에 형성된 게이트 전극과, 상기 게이트 전극과 필드 산화막을 포함한 기판 상에 형성되며, 상기 기판과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 콘택 홀이 구비된 제 1 절연막과, 상기 콘택 홀 내의 상단부 측벽에 형성된 제 1 스페이서와, 상기 콘택 홀 내에 형성된 제 1 금속 배선층과, 상기 제 1 금속 배선층과 제 1 측벽 스페이서를 포함한 제 1 절연막 상에 형성되며, 상기 제 1 금속 배선층과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 비아 홀이 구비된 제 2 절연막과, 상기 비아 홀 내의 상단부 측벽에 형성된 제 2 스페이서와, 상기 비아 홀 내에 형성된 제 2 금속 배선층 및, 상기 제 2 금속 배선층과 제 2 측벽 스페이서를 포함한 제 2 절연막 상에 형성된 보호막으로 이루어져, 1) 제 1 및 제 2 스페이서로 인해 금속 배선층을 이루는 금속막의 플로우가 용이하게 이루어지게 되므로, 배선 형성 부분이나 콘택 홀(또는 비아 홀) 형성 부분에 원활하게 금속 배선층을 증착할 수 있게 되고, 2) 반도체 소자의 콘택 홀(비아 홀) 형성시 야기되는 단차 문제와 이로 인해 초래되는 과식각과 식각 부족 문제를 해결할 수 있게 되므로, 반도체 소자의 전 지역에 걸쳐 동일한 종횡비를 갖는 비아 홀을 구현할 수 있게 된다.

Description

다층 배선 구조를 갖는 반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 평탄화를 실현할 수 있도록 한 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자의 크기(칩의 면적)는 감소하는 반면, 그 높이는 적층 구조로 인해 점점 높아지고 있는 실정이다. 특히, 고속 동작을 실현하기 위해서는 다층 구조의 금속 배선이 필수적으로 요구되므로, 이로 인해 발생되는 단차 문제는 반도체 소자 제조시 더욱 심각해질 수밖에 없다.
따라서, 현재는 이러한 단차 문제를 해소하기 위하여 3 라인의 더블(double) 또는 트리플(triple) 금속 배선을 갖는 반도체 소자 형성시, 각각의 금속 배선층 증착 공정 전에 하부막 구조의 평탄화가 선행되도록 감광막(또는 포토레지스트)이나 정성 계수가 낮은 SOG(spin on glass)막을 먼저 증착해 준 다음 이를 에치백하여 하부막을 평탄화하거나, 또는 화학적기계적연마(chemical mechanical polishing:이하, CMP라 한다) 공정을 이용하여 하부막을 먼저 평탄화시켜 준 뒤, 다층 구조의 금속 배선층을 형성해 주는 방식으로 공정을 진행하고 있다.
그러나, 상기에 언급된 평탄화 공정(에치백 공정이나 CMP 공정을 이용한 평탄화 공정)을 적용하여 다층 배선 구조를 갖는 반도체 소자를 형성할 경우에는 다음과 같은 문제가 발생된다.
에치백 공정을 적용하여 반도체 소자를 형성할 경우에는 반도체 소자들이 밀집된 지역과 밀집되지 않은 지역 간의 하부막 두께 차이가 큰 관계로 인하여, 금속을 전기적으로 접속시켜 주는 콘택 홀(또는 비아 홀) 식각 공정 진행시에, 밀집 지역의 콘택 홀은 과식각(over etch)되어져 콘택 홀 밑면의 하부막이 손상 받는 현상이 발생하게 되고, 밀집 지역이 아닌 곳은 식각이 어려워 식각부족 현상이 발생하게 되므로 패턴 불량이 발생하게 되고, 또한 감광막이나 SOG막 식각시에 생성되는 파티클(particle)로 인해 완벽한 평탄화를 얻기가 어렵다는 단점이 발생된다.
반면, CMP 공정을 적용하여 반도체 소자를 형성할 경우에는, CMP 장비 자체가 매우 비싸고 복잡할 뿐 아니라 공정 진행시 평탄화 두께 및 균일도를 맞추기가 대단히 어렵고, CMP 공정을 적용하기 위해서는 CVD(chemical vapour deposition) 텅스텐 등을 이용하여 별도의 플러그(plug)를 형성해 주어야 하는 등의 추가 공정이 요구되므로 공정 자체가 복잡하고 까다로와, 공정 진행이 어렵다는 단점이 발생된다.
이에 본 발명의 과제는, 반도체 소자의 다층 배선 형성시, 금속 배선층이 형성될 부위의 절연막(또는 ILD(inter layer dielectric))을 먼저 부분적(partial)으로 언더 에치하여 하부막인 절연막의 균일한 평탄화를 이룬 뒤, 이후 다시 기판(또는 금속 배선층)과 연결되는 콘택 홀(비아 홀)을 형성해 주는 방식으로 공정을 진행해 주므로써, 반도체 소자의 콘택 홀(비아 홀) 형성시 야기되는 단차 문제와 이로 인해 초래되는 과식각과 식각 부족 문제를 해결할 수 있도록 한 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 다층 배선 구조를 갖는 반도체 소자 제조방법을 도시한 공정수순도.
상기 과제를 달성하기 위하여 본 발명에서는, 필드 산화막이 구비된 기판 상의 소정 부분에 형성된 게이트 전극과, 상기 게이트 전극과 필드 산화막을 포함한 기판 상에 형성되며, 상기 기판과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 콘택 홀이 구비된 제 1 절연막과, 상기 콘택 홀 내의 상단부 측벽에 형성된 제 1 스페이서와, 상기 콘택 홀 내에 형성된 제 1 금속 배선층과, 상기 제 1 금속 배선층과 제 1 측벽 스페이서를 포함한 제 1 절연막 상에 형성되며, 상기 제 1 금속 배선층과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 비아 홀이 구비된 제 2 절연막과, 상기 비아 홀 내의 상단부 측벽에 형성된 제 2 스페이서와, 상기 비아 홀 내에 형성된 제 2 금속 배선층 및, 상기 제 2 금속 배선층과 제 2 측벽 스페이서를 포함한 제 2 절연막 상에 형성된 보호막으로 이루어진 다층 배선 구조를 갖는 반도체 소자가 제공된다.
상기 과제를 달성하기 위하여 본 발명에서는, 필드 산화막이 구비된 반도체 기판 상의 소정 부분에 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 필드 산화막을 포함한 기판 전면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 콘택 홀을 형성하는 공정과, 상기 제 1 콘택 홀 측면에 제 1 스페이서를 형성하는 공정과, 상기 제 1 콘택 홀 하부의 제 1 절연막을 소정 부분 선택식각하여 상기 기판과 연결되는 제 2 콘택 홀을 형성하는 공정과, 상기 제 1 및 제 2 콘택 홀 내에 제 1 금속 배선층을 형성하는 공정과, 상기 제 1 금속 배선층을 포함한 상기 제 1 절연막 상에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 비아 홀을 형성하는 공정과, 상기 제 1 비아 홀 측면에 제 2 스페이서를 형성하는 공정과, 상기 제 1 비아 홀 하부의 제 2 절연막을 소정 부분 식각하여 상기 제 1 금속 배선층과 연결되는 제 2 비아 홀을 형성하는 공정과, 상기 제 1 및 제 2 비아 홀 내에 제 2 금속 배선층을 형성하는 공정 및, 상기 제 2 금속 배선층을 포함한 상기 제 2 절연막 상에 보호막을 형성하는 공정으로 이루어진 다층 배선 구조를 갖는 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, 콘택 홀과 비아 홀 측면에 형성된 스페이서로 인해 금속 배선층을 이루는 금속막의 플로우가 용이하게 이루어지게 되므로, 배선 형성 부분이나 콘택 홀(또는 비아 홀) 형성 부분에 원활하게 금속 배선층을 증착할 수 있게 된다. 또한, 다층 배선 구조 형성시, 금속 배선층이 형성될 부위의 절연막을 먼저 부분적으로 언더 에치하여 하부막인 제 1 및 제 2 절연막의 균일한 평탄화를 이룬 뒤에, 다시 기판(또는 금속 배선층)과 연결되는 콘택 홀(비아 홀) 형성을 위한 식각 공정이 진행되므로, 평탄화를 위한 별도의 복잡한 공정이 필요없을 뿐 아니라 콘택 홀 형성시 단차 차이로 인해 야기되는 과식각과 식각 부족 현상을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1 내지 도 4에는 본 발명에서 제시된 다층 배선 구조를 갖는 반도체 소자 제조방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1에 도시된 바와 같이 반도체 기판(100) 상의 소자격리영역에 필드 산화막(102)을 성장시킨 다음, 상기 필드 산화막(102)을 포함한 기판(100) 상의 소정 부분에 게이트 전극(104)를 형성하고, 상기 게이트 전극(104)의 양 측면에 절연막 재질의 측벽 스페이서(sidewall spacer)(106)를 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 상기 게이트 전극(104)과 측벽 스페이서(106) 및 필드 산화막(102)을 포함한 기판(100) 전면에 ILD(inter layer dielectric)로서 제 1 절연막(110)을 증착한다. 이때, 이용되는 제 1 절연막(110)으로는 HTO(hot temperature oxide), LTO(low temperature oxide), PEOX(plasma enhanced oxide), BPSG(boron-phosphosilicated glass) 등을 들 수 있으며, 편의에 따라 단일층 구조를 가지도록 형성할 수도 있고, 이들 막들의 적층 구조를 가지도록 형성할 수도 있다.
이어, 상기 제 1 절연막(110) 상에 감광막(미 도시)을 증착하고, 광식각 공정을 이용하여 콘택 홀이 형성될 위치의 감광막을 선택식각하여 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 마스크로 상기 제 1 절연막(110)을 부분적으로 언더 에치하여 제 1 콘택 홀(112)을 형성한 후, 상기 감광막 패턴을 제거한다. 이때, 상기 제 1 절연막(110)이 언더 에치되는 두께(d)는 형성하고자 하는 배선층의 두께에 따라 조금씩 달라진다.
그 다음, 금속 배선층 증착시, 상기 배선층을 이루는 금속의 플로우(flow) 특성을 좋도록 하기 위하여, 상기 제 1 콘택 홀(112)을 포함한 제 1 절연막(110) 상에, 상기 제 1 절연막(110)보다 식각 선택비가 높은 막질 예컨대, 질화막(Si3N4)을 증착하고, 상기 질화막을 에치백하여 상기 제 1 콘택 홀(112) 측면에 제 1 스페이서(114)를 형성한 다음, 광식각 공정을 이용하여 상기 제 1 스페이서(114)와 제 1 콘택 홀(112)을 포함한 제 1 절연막(110) 상에, 콘택 홀이 형성될 영역이 오픈된 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 상기 제 1 콘택 홀(112) 하부의 제 1 절연막(110) 소정 부분을 선택식각하여 상기 기판(100)과 연결되는 제 2 콘택 홀(116)을 형성한 후, 상기 감광막 패턴을 제거한다. 그 결과, 제 1 및 제 2 콘택 홀(112),(116)로 이루어진 T 형상의 콘택 홀(Ⅰ)이 형성된다.
계속해서, 상기 콘택 홀(Ⅰ)과 제 1 스페이서(114)를 포함한 제 1 절연막(110) 상에 제 1 금속 배선층(118)을 CVD법으로 증착하여, 상기 콘택 홀(Ⅰ) 내부를 완전히 메꾸어 준 다음, 상기 제 1 금속 배선층(118) 상에 상기 배선층(118)과 식각 선택비가 1:1인 감광막(120)을 증착한다. 이때, 상기 제 1 금속 배선층(118)으로는 Al이나 Al 합금 또는 Cu 등이 사용되며 여기서, 상기 제 1 금속 배선층(118)은 CVD법외에 스퍼터링법으로도 형성 가능한데, 이 경우에는 증착 공정후 540±100℃ 온도에서 별도의 리플로우 공정을 실시해 주어야 한다.
제 3 단계로서, 도 3에 도시된 바와 같이 배선 영역이 아닌 부분의 제 1 절연막(110) 표면이 드러날때까지 상기 감광막(120)과 제 1 금속 배선층(118)을 동시에 전면 식각한다. 그 결과, 도시된 바와 같은 평탄화된 구조의 제 1 금속 배선층(118)을 형성할 수 있게 된다.
이후, 상기 제 1 금속 배선층(118)과 제 1 스페이서(114)를 포함한 제 1 절연막(120) 상에, IMD(inter metal dielectric)로서 5000 ~ 8000Å의 두께를 갖는 제 2 절연막(122)을 증착한다. 이때, 이용되는 제 2 절연막(122)으로는 PEOX, TEOS(tetra ethyle ortho silicate), SOG 등을 들 수 있다.
그 다음, 상기 제 2 절연막(122) 상에 감광막(미 도시)을 증착하고, 광식각 공정을 이용하여 비아 홀이 형성될 위치의 감광막을 선택식각하여 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 마스크로 상기 제 2 절연막(122)을 부분적으로 언더 에치하여 제 1 비아 홀(124)을 형성한 후, 상기 감광막 패턴을 제거한다. 이때, 상기 제 2 절연막(122)이 언더 에치되는 두께(d)는 형성하고자 하는 배선층의 두께에 따라 조금씩 달라진다.
이어, 금속 배선층 증착시, 상기 배선층을 이루는 금속의 플로우 특성을 좋도록 하기 위하여, 상기 제 1 비아 홀(124)을 포함한 제 2 절연막(122) 상에, 상기 제 2 절연막(122)보다 식각 선택비가 높은 막질 예컨대, 질화막(Si3N4)을 증착하고, 상기 질화막을 에치백하여 상기 제 1 비아 홀(112) 측면에 제 2 스페이서(126)를 형성한 다음, 광식각 공정을 이용하여 상기 제 2 스페이서(126)와 제 1 비아 홀(124)을 포함한 제 2 절연막(122) 상에, 비아 홀이 형성될 영역이 오픈된 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 상기 제 1 비아 홀(124) 하부의 제 2 절연막(122) 소정 부분을 선택식각하여 상기 제 1 금속 배선층(118)과 연결되는 제 2 비아 홀(128)을 형성한 후, 상기 감광막 패턴을 제거한다. 그 결과, 제 1 및 제 2 비아 홀(124),(128)로 이루어진 T 형상의 비아 홀(Ⅱ)이 형성된다.
계속해서, 상기 비아 홀(Ⅱ)과 제 2 스페이서(126)를 포함한 제 2 절연막(122) 상에 제 2 금속 배선층(130)을 CVD법으로 증착하여, 상기 비아 홀(Ⅱ) 내부를 완전히 메꾸어 준 다음, 상기 제 2 금속 배선층(130) 상에 상기 배선층(130)과 식각 선택비가 1:1인 감광막(132)을 증착한다. 이때, 상기 제 2 금속 배선층(130)으로는 Al이나 Al 합금 또는 Cu 등이 사용되며 여기서, 상기 제 2 금속 배선층(130)은 CVD법외에 스퍼터링법으로도 형성 가능한데, 이 경우에는 증착 공정후 540±100℃의 온도에서 별도의 리플로우 공정을 실시해 주어야 한다.
제 4 단계로서, 도 4에 도시된 바와 같이 배선 영역이 아닌 부분의 제 2 절연막(122) 표면이 드러날때까지 상기 감광막(132)과 제 2 금속 배선층(130)을 동시에 전면 식각한다. 그 결과, 도시된 바와 같은 평탄화된 구조의 제 2 금속 배선층(130)을 형성할 수 있게 된다. 이어, 상기 제 2 금속 배선층(130)과 제 2 스페이서(126)를 포함한 제 2 절연막(122) 상에 보호막(134)을 형성해 주므로써 본 공정을 완료한다.
이와 같이 공정을 진행할 경우, 제 1 및 제 2 절연막(110),(122)의 언더 에치 공정에 의해 이들 막들이 평탄화된 상태에서, 기판(또는 금속 배선층)과 연결되는 콘택 홀(비아 홀) 형성을 위한 식각 공정이 진행되므로, 평탄화를 위한 별도의 복잡한 공정이 필요없을 뿐 아니라 콘택 식각시 발생되는 과식각이나 식각 부족 현상를 방지할 수 있게 되므로, 소자 전 지역에 걸쳐 동일한 종횡비(aspect ratio)를 갖는 비아 홀(Ⅱ)을 구현할 수 있게 된다.
그 결과, 본 발명에서는 도 4에서 알 수 있듯이, 필드 산화막(102)이 구비된 기판(100) 상의 소정 부분에는 측벽 스페이서(106)가 구비된 게이트 전극(104)이 형성되고, 상기 게이트 전극(104)과 측벽 스페이서(106) 및 필드 산화막(102)을 포함한 기판(100) 상에는, 상기 기판(100)과 접속되는 부분은 좁고 그 상단부는 상대적으로 넓은 폭을 갖는 T형 형상의 콘택 홀(Ⅰ)이 구비된 제 1 절연막(110)이 형성되며, 상기 콘택 홀(Ⅰ) 내의 상단부 측면에는 질화막 재질의 제 1 스페이서(114)가 형성되고, 상기 콘택 홀(Ⅰ) 내에는 Al이나 Al 합금 또는 Cu 등으로 이루어진 제 1 금속 배선층(118)이 충진되며, 상기 제 1 금속 배선층(118)과 제 1 측벽 스페이서(114)를 포함한 제 1 절연막(110) 상에는, 상기 제 1 금속 배선층(118)과 접속되는 부분은 좁고 그 상단부는 상대적으로 넓은 폭을 갖는 T형 형상의 비아 홀(Ⅱ)이 구비된 제 2 절연막이 형성되고, 상기 비아 홀(Ⅱ) 내의 상단부 측면에는 질화막 재질의 제 2 스페이서(126)가 형성되며, 상기 비아 홀(Ⅱ) 내에는 Al이나 Al 합금 또는 Cu 등으로 이루어진 제 2 금속 배선층(130)이 충진되며, 상기 제 2 금속 배선층(130)과 제 2 측벽 스페이서(126)를 포함한 제 2 절연막(122) 상에는 보호막이 증착된 구조를 갖는 반도체 소자가 완성되게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 다층 배선 형성시, 금속 배선층이 형성될 부위의 절연막을 먼저 부분적으로 언더 에치하여 하부막인 절연막의 균일한 평탄화를 이룬 뒤, 이후 다시 기판(또는 금속 배선층)과 연결되는 콘택 홀(비아 홀)을 형성해 주는 방식으로 공정을 진행해 주므로써, 1) 콘택 홀과 비아 홀 측면에 형성된 스페이서로 인해 금속 배선층을 이루는 금속막의 플로우가 용이하게 이루어지게 되므로, 배선 형성 부분이나 콘택 홀(또는 비아 홀) 형성 부분에 원활하게 금속 배선층을 증착할 수 있게 되고, 2) 평탄화를 위한 별도의 복잡한 공정 없이도 반도체 소자의 콘택 홀(비아 홀) 형성시 야기되는 단차 문제와 이로 인해 초래되는 과식각과 식각 부족 문제를 해결할 수 있게 되므로, 반도체 소자의 전 지역에 걸쳐 동일한 종횡비를 갖는 비아 홀을 구현할 수 있게 된다.

Claims (35)

  1. 필드 산화막이 구비된 기판 상의 소정 부분에 형성된 게이트 전극과,
    상기 게이트 전극과 필드 산화막을 포함한 기판 상에 형성되며, 상기 기판과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 콘택 홀이 구비된 제 1 절연막과,
    상기 콘택 홀 내의 상단부 측벽에 형성된 제 1 스페이서와,
    상기 콘택 홀 내에 형성된 제 1 금속 배선층과,
    상기 제 1 금속 배선층과 제 1 측벽 스페이서를 포함한 제 1 절연막 상에 형성되며, 상기 제 1 금속 배선층과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 비아 홀이 구비된 제 2 절연막과,
    상기 비아 홀 내의 상단부 측벽에 형성된 제 2 스페이서와,
    상기 비아 홀 내에 형성된 제 2 금속 배선층 및,
    상기 제 2 금속 배선층과 제 2 측벽 스페이서를 포함한 제 2 절연막 상에 형성된 보호막으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  2. 제 1항에 있어서, 상기 제 1 절연막은 HTO, LTO, PEOX, BPSG 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  3. 제 1항에 있어서, 상기 제 1 스페이서는 상기 제 1 절연막보다 식각 선택비가 높은 막질로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  4. 제 3항에 있어서, 상기 제 1 스페이서는 질화막으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  5. 제 1항에 있어서, 상기 제 1 금속 배선층은 CVD법으로 형성된 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  6. 제 1항에 있어서, 상기 제 1 금속 배선층은 스퍼터링법과 리플로우 공정으로 형성된 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  7. 제 6항에 있어서, 상기 리플로우 공정은 540±100℃ 온도에서 실시된 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  8. 제 1항에 있어서, 상기 제 2 절연막은 5000 ~ 8000Å의 두께를 갖는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  9. 제 1 항에 있어서, 상기 제 1 금속 배선층은 Al, Al 합금, Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  10. 제 1항에 있어서, 상기 제 2 절연막은 PEOX, TEOS, SOG 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  11. 제 1항에 있어서 상기 제 2 스페이서는 상기 제 2 절연막보다 식각 선택비가 높은 물질로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  12. 제 11항에 있어서, 상기 제 2 스페이서는 질화막으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  13. 제 1항에 있어서, 상기 제 2 금속 배선층은 CVD법으로 형성된 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  14. 제 1항에 있어서, 상기 제 2 금속 배선층은 스퍼터링법과 리플로우 공정으로 형성된 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  15. 제 1 항에 있어서, 상기 제 2 금속 배선층은 Al, Al 합금, Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자.
  16. 필드 산화막이 구비된 반도체 기판 상의 소정 부분에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극과 필드 산화막을 포함한 기판 전면에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 콘택 홀을 형성하는 공정과,
    상기 제 1 콘택 홀 측면에 제 1 스페이서를 형성하는 공정과,
    상기 제 1 콘택 홀 하부의 제 1 절연막을 소정 부분 선택식각하여 상기 기판과 연결되는 제 2 콘택 홀을 형성하는 공정과,
    상기 제 1 및 제 2 콘택 홀 내에 제 1 금속 배선층을 형성하는 공정과,
    상기 제 1 금속 배선층과 제 1 스페이서를 포함한 상기 제 1 절연막 상에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 비아 홀을 형성하는 공정과,
    상기 제 1 비아 홀 측면에 제 2 스페이서를 형성하는 공정과,
    상기 제 1 비아 홀 하부의 제 2 절연막을 소정 부분 식각하여 상기 제 1 금속 배선층과 연결되는 제 2 비아 홀을 형성하는 공정과,
    상기 제 1 및 제 2 비아 홀 내에 제 2 금속 배선층을 형성하는 공정 및,
    상기 제 2 금속 배선층과 제 2 스페이서를 포함한 상기 제 2 절연막 상에 보호막을 형성하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  17. 제 16항에 있어서, 상기 제 1 절연막은 HTO, LTO, PEOX, BPSG 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  18. 제 16항에 있어서, 상기 제 1 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 콘택 홀을 형성하는 공정은, 상기 제 1 절연막 상에 감광막을 증착하는 공정과, 상기 제 1 콘택 홀이 형성될 위치의 상기 감광막을 선택식각하여 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 상기 제 1 절연막을 부분적으로 언더 에치하여 제 1 콘택 홀을 형성하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  19. 제 16항에 있어서, 상기 제 1 콘택 홀 측면에 제 1 스페이서를 형성하는 공정은, 상기 제 1 콘택 홀을 포함한 제 1 절연막 상에, 상기 제 1 절연막보다 식각 선택비가 높은 막질을 증착하는 공정 및, 상기 막질을 에치백하여 제 1 스페이서를 형성하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  20. 제 16항에 있어서, 상기 제 1 스페이서는 질화막으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  21. 제 16항에 있어서, 상기 제 1 및 제 2 콘택 홀 내에 제 1 금속 배선층을 형성하는 공정은, 상기 제 1 및 제 2 콘택 홀을 포함한 제 1 절연막 상에 제 1 금속 배선층을 증착하는 공정과, 상기 제 1 금속 배선층 상에 상기 금속 배선층과 식각 선택비가 1:1인 유기 재질의 감광막을 형성하는 공정 및, 배선 영역이 아닌 부분의 제 1 절연막 표면이 드러나도록, 상기 감광막과 상기 금속 배선층을 전면 식각하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  22. 제 16항에 있어서, 상기 제 1 금속 배선층은 Al, Al 합금, Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  23. 제 16항에 있어서, 상기 제 1 금속 배선층은 CVD법으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  24. 제 16항에 있어서, 상기 제 1 금속 배선층은 스퍼터링법과 리플로우 공정으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  25. 제 24항에 있어서, 상기 리플로우 공정은 540±100℃의 온도에서 실시하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  26. 제 16항에 있어서, 상기 제 2 절연막은 PEOX, TEOS, SOG 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  27. 제 16항에 있어서, 상기 제 2 절연막은 5000 ~ 8000Å 두께로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  28. 제 16항에 있어서, 상기 제 2 절연막의 소정 부분을 부분적으로 언더 에치하여 제 1 비아 홀을 형성하는 공정은, 상기 제 2 절연막 상에 감광막을 증착하는 공정과, 상기 제 1 비아 홀이 형성될 위치의 상기 감광막을 선택식각하여 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 상기 제 2 절연막을 부분적으로 언더 에치하여 제 1 비아 홀을 형성하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  29. 제 16항에 있어서, 상기 제 1 비아 홀 측면에 제 2 스페이서를 형성하는 공정은, 상기 제 1 비아 홀을 포함한 제 2 절연막 상에, 상기 제 2 절연막보다 식각 선택비가 높은 막질을 증착하는 공정 및, 상기 막질을 에치백하여 제 2 스페이서를 형성하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  30. 제 16항에 있어서, 상기 제 2 스페이서는 질화막으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  31. 제 16항에 있어서, 상기 제 1 및 제 2 비아 홀 내에 제 2 금속 배선층을 형성하는 공정은, 상기 제 1 및 제 2 비아 홀을 포함한 제 2 절연막 상에 제 2 금속 배선층을 증착하는 공정과, 상기 제 2 금속 배선층 상에 상기 금속 배선층과 식각 선택비가 1:1인 감광막을 형성하는 공정 및, 배선 영역이 아닌 부분의 제 2 절연막 표면이 드러나도록, 상기 감광막과 상기 금속 배선층을 전면 식각하는 공정으로 이루어진 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  32. 제 16항에 있어서, 상기 제 2 금속 배선층은 Al, Al 합금, Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  33. 제 16항에 있어서, 상기 제 2 금속 배선층은 CVD법으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  34. 제 16항에 있어서, 상기 제 2 금속 배선층은 스퍼터링법과 리플로우 공정으로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
  35. 제 34항에 있어서, 상기 리플로우 공정은 540±100℃의 온도에서 실시하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 소자 제조방법.
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