KR20030053055A - 반도체 장치의 상호 접속 구조체 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 상호 접속 구조체 형성 방법에 관한 것으로, 반도체 장치의 상호 접속 구조체 제조 시에는 네 개의 마스크 박막을 가진 마스크 층이 사용된다. 제 1 마스크 박막 및 제 3 마스크 박막은 실질적으로 동일한 에칭 비율(etch rates)을 가지고 있다. 제 2 마스크 박막 및 제 4 마스크 박막은 실질적으로 동일한 에칭 비율 박막을 가지고 있으며, 제 1 및 제 3 마스크 박막과는 다른 에칭 비율 박막을 가지고 있다. 제 1 마스크 박막까지 비아를 저장한다. 이어서 비아 및 트렌치를 유전체 재료 내에 에칭한다. 제 2 , 제 3 및 제 4 마스크 박막은 제거하고 제 1 마스크 박막은 유전체 재료에 대한 패시베이션 층(passivation layer)으로 남겨 둔다. 도전성 금속(conductive metal)을 비아 및 트렌치 내에 디포지션한다.
Description
본 발명은 일반적으로 반도체 장치 상의 상호 접속 구조체(interconnect structures)의 제조에 관한 것이다. 보다 상세하게는, 상호 접속 구조체의 제조에 이용되는 이중 대머신 프로세스(dual damascene process) 및 저유전체 재료(low-k dielectric materials)를 포함하는 상호 접속 구조체에 관한 것이다.
몇 가지 상이한 이중 대머신 프로세스들이 상호 접속 구조체의 제조에 이용될 수 있다. 그러한 프로세스 중 하나로 "FVF"(Full Via-First)가 있는데, 이에 대해서는 도 1 내지 도 4에 도시되어 있다. 도 1에 도시된 바와 같이, 에칭 전 구조체(10)는 금속 상호 접속 피쳐(metal interconnect feature)(18)가 형성되어 있는 상호 접속층(interconnect layer)(11)을 가질 수 있다. 층(11)과 피쳐(18) 위에는 장벽층(barrier layer)(14)이 덮혀있다. 장벽층(14) 위에는 두 개의 유전체 층(12, 13)이 중간 에칭 차단층(etch stop layer)(15)에 의해 분리되어 있다. 패터닝된 포토 레지스트("PR":photoresist)층(16)을 상위 유전체 층(13) 위로 디포지션(deposition)한다.
비아 피쳐(via feature)를 포토리소그래피를 이용하여 장치 또는 구조체(10)의 포토 레지스트층(16) 내에 패터닝한다. 도 2에 도시된 바와 같이, 비아(17)를 유전체 층(13, 12) 및 에칭 차단층(15)을 거쳐 장벽층(14)까지 에칭한다. 그런 다음, 포토 레지스트층(16)을 반도체 장치에서 제거하고 새 포토 레지스트층(도시 안 함)으로 대체한다. 트렌치 피쳐를 새 포토 레지스트층 내에 패터닝한다. 도 3에 도시된 바와 같이, 트렌치(18)를 유전체 층(13)을 거쳐 에칭 차단층(15)까지 에칭한다. 그리고 나서, 새 포토 레지스트층을 제거한다. 이어서 비아(17) 내에 노출되어 있는 에칭 차단층(15) 및 절연 장벽층(14)을 선택적으로 에칭한다. 그런 다음, 구리 박막(19)과 함께 얇은 구리 장벽(도시 안 함)을 트렌치(18) 및 비아(17) 내에 디포지션한다. 반도체 장치는 화학 기계적 평탄화(chemical mechanical planarization) 기법을 이용해 평탄화된 다음 도 4에 도시된 상호 접속 구조체를 형성한다.
전술한 바와 같이, 비아(17)를 유전체 층(12, 13)을 거쳐 에칭한 후 새 포토 레지스트 재료를 장치(10) 상에 디포지션하여 비아(17)를 충진한다. 포토리소그래픽 수단을 충분히 집속(focusing)하기 위하여 평평한 표면을 제공하는 데에 자기 평탄화 무반사 코팅(self-planarizing antirefletion coating)/포토 레지스트 또는 ARC/포토 레지스트가 이용된다. ARC/포토 레지스트를 사용할 경우 미세 트렌치가 형성될 가능성이 있고 비아 내 ARC를 제거하는 데에 드는 전체적인 에칭 시간이 연장되며, 비아가 완벽히 제거되리라는 보장이 없다는 등의 몇 가지 단점이 있다. 이러한 문제점들은 수율 감소 및 장치의 신뢰성을 떨어뜨리는 결과를 가져올 수 있다.
ARC/포토 레지스트가 "저유전체 재료" 내 아민 불순물(amine impurities)과 상호작용한다는 점에 또 다른 문제점이 존재한다. 보다 낮은 유전상수를 갖는 유전체 재료는 저유전체 재료로 알려져 있으며 반도체 장치의 상호 접속 구조체의 제조에 있어 점차로 인기있게 되었다. 저유전체 재료는 전형적으로 약 3.0까지의 유전상수를 가지고 있다. 그러나, 저유전체 재료의 경우 포토 레지스트 재료와 화학적으로 반응하거나, 포토 레지스트 재료가 저유전체 재료와 접촉할 때 포토 레지스트 재료와 반응하는 불순물을 가지고 있다.
저유전체 재료 및 포토 레지스트 재료 간 반응은 표면 상호작용과 별개로 비아 내에 상호작용도 존재하는 트렌치 형성 중에 더욱 격렬하다. 이러한 포토 레지스트 재료 및 저유전체 간 반응은 전통적인 FVF 이중 대머신 프로세스를 이용하는 트렌치 패터닝을 막고 상호 접속 구조체의 제조를 방해한다.
이러한 단점이 저유전체 재료 위에 디포지션되는 마스크 층("하드 마스크 층"으로도 칭함)의 사용을 포함하는 다른 이중 대머신 프로세스를 이용하도록 만들었다. 본 명세서에서 사용된 마스크 층은 상호 접속 구조체 내 유전체 재료를 오버레이하는 박막 또는 복합 박막(composit film)을 구비하며, 포토 레지스트 층과 유전체 재료 사이에 장벽층으로서 기능하는 층이다. 또한, 마스크 층은 하드 마스크 층 또는 포토 레지스트 마스크로 지칭될 수 있는데, 본 명세서에서는 이들 용어모두 사용될 수 있다. 마스크 층은 에칭 프로세스 동안 특정 영역에 있는 유전체 재료를 보호한다.
종래 기술에서 알려져 있는 하드 마스크 층은 통상적으로 상이한 특성의 박막으로 된 두 개의 층을 포함하고 있다. 두 마스크 박막은 보통 SiC나 Si3N4로 이루어진 제 1 마스크 박막 및 실리콘 이산화물(SiO2)로 이루어진 제 2 마스크 박막을 포함할 수 있다. 두 하드 마스크 박막은 비아 및 트렌치의 포토리소그래피와 에칭 중에 포토 레지스트 재료가 저유전체 재료와 접촉하는 것을 막아준다. 또한, 제 1 마스크 박막, 즉 SiC나 Si3N4는 저유전체 박막이 화학 기계적 연마(chemical mechanecal polishing)되는 것을 막아준다. 또한, 제 1 마스크 박막은 트렌치 내에 디포지션되는 도전성 금속으로부터의 금속 이온의 누설 또는 표면 전류를 막는 기능을 가진 트렌치 및 비아 내에 디포지션될 금속 박막을 위한 절연체 또는 확산 장벽(diffusion barrier)으로서도 기능한다. 제 2 하드 마스크 박막은 트렌치 또는 비아가 처음 에칭되고 모든 공정이 완료된 후에 제거되는 희생층(sacrificial layer)으로 역할한다. 또한 제 2 하드 마스크 박막은 그 위에 비아나 트렌치 패턴이 기본 유전체 층으로 전사(transfer)될 때 기본 유전체 층(underlying dielectric layers)을 보호하는 것을 도와준다.
마스크 층을 이용하는 이중 대머신 프로세스는 PTF-2LM(Partial-Trench-First in a Two hard Mask)과, PTF-2LM(Partial-Via-First in Two Layer hard Mask)이다. PTF-2LM 이중 대머신 프로세스가 도 5 내지 도 8에 도시되어 있다.도 5에 도시된 반도체 장치(20)는 도전선(conductive line)(24)을 갖는 기본 상호 접속층(underlying interconnect layers)(23) 위에 디포지션되는 비아 유전체 층(22) 및 트렌치 유전체 층(21)으로 구성된 유전체 재료를 포함하고 있다. 금속층(23) 및 비아 유전체 층(22) 사이에 절연 장벽층(25)을 디포지션한다. 비아 유전체 층(22) 및 트렌치 유전체 층(21) 사이에 에칭 차단층(26)을 디포지션한다. 제 1 마스크 박막(27A) 및 제 2 마스크 박막(27B)을 갖는 마스크 층(27)은 유전체 재료를 오버레이한다. 포토 레지스트층(28)을 마스크 층 위로 디포지션하여 트렌치 피쳐를 패터닝한다.
도 6을 참조하면, 트렌치 피쳐를 위한 자리를 포토 레지스트 층(28) 내에 먼저 패터닝하고, 그런 다음 제 2 마스크 박막(27B)을 거쳐 제 1 마스크 박막(27A)까지 에칭한다. 이어서, 포토 레지스트 층(28)을 제거하고 새 포토 레지스트 층(28A)으로 대체하여 트렌치(30)를 충진한다. 도 7을 참조하면, 비아(29) 피쳐를 새 포토 레지스트 층(28A) 내에 패터닝하며 유전체 층(21, 22)을 거쳐 절연 장벽층(25)까지 에칭한다. 그런 다음, 새 포토 레지스트 층(28)을 제거한다.
도 8에 도시된 바와 같이, 마스크 층(27) 내 패터닝되고 에칭된 트렌치(30) 피쳐를 트렌치 유전체 층(21)을 거쳐 에칭 차단층(26)까지 에칭한다. 포토 레지스트 재료의 보호가 이루어지지 않으므로, 트렌치 유전체 층(21)을 에칭하고 있을 때 마스크 층의 제 1 마스크 박막이 에칭되지 않도록 에칭액(etch chemistry)을 선택한다. 별도의 에칭 공정에서, 비아(29)가 기본 도전선(24)을 트렌치(30) 내에 형성된 도전선에 연결할 수 있도록 트렌치(30) 내 에칭 차단층(26)과 비아(29) 내 절연 장벽층(25)을 선택적으로 에칭한다.
비아(29)는 도전선(24)을 트렌치(30) 내에 형성된 선에 연결한다. 최적의 생산 수율 및 신뢰도를 달성하기 위해서는, 비아 및 트렌치 피쳐가 만족할 만하게 정렬되어야 한다. 전술한 PTF-2LHM 이중 대머신 프로세스에서, 먼저 트렌치(30)를 기본 금속 선(24)과 정렬하며, 이어서 비아(29)를 트렌치(30) 또는 금속 선(24)과 정렬한다. 트렌치(30)가 금속 선(24)과 잘못 정렬되면 비아(24)의 정렬 또는 접속성에 영향을 주게 될 것이다. 비아(29)도 트렌치(30)에 대하여 잘못 정렬될 경우 오차가 더 심해진다. 오정렬된 상호 접속 피쳐는 수율 손실을 가져오는 전류 누설, 비아 접촉 저항 및 비아 체인 저항(chain resistance) 증가의 원인이 될 수 있다.
따라서, 먼저 비아를 기본 금속 선과 정렬시킨 다음 에칭하는 방법이 바람직한데, 이 방법은 도 9에 도시된 PVF-2LHM 이중 대머신 프로세스에서 행해지고 있다. 비아(39) 피쳐를 포토 레지스트 층(31) 내에 패터닝한 다음 이중 마스크 층(32)의 제 2 마스크 박막(32B) 내로 에칭한다. 포토 레지스트 층(31)을 제거하고 새 포토 레지스트 층(46)으로 대체한다. 이어서, 트렌치(30) 피쳐를 새 포토 레지스트 층(46) 내에 패터닝한다. 먼저 비아(39)를 제 1 마스크 박막(32A)에 대해 선택적인 에칭액을 사용하여 트렌치 유전체(33)의 사전 결정된 깊이까지 마스크 층(32)의 제 1 마스크 박막(32A)을 거쳐 에칭한다. 이제 포토 레지스트(46) 내 트렌치(30) 피쳐를 마스크 층(32)의 제 2 마스크 박막(32B) 내로 에칭한다. 그런 다음, 도 11에 도시된 바와 같이 비아 유전체 층(34)을 거쳐 절연 장벽층(37)까지 비아를 에칭한다. 도 12를 참조하면, 포토 레지스트 층 내에 미리 패터닝되고 마스크 층(32)의 제 2 마스크 박막(32B) 내에 에칭된 피쳐에 따라 트렌치(30)를 트렌치 유전체 층(33)을 거쳐 에칭한다. 별도의 에칭 공정에서, 트렌치(30) 내 에칭 차단층(38) 및 비아(39) 내 절연 장벽층(37)을 선택적으로 에칭한다. 그러면, 비아(39)가 기본 도전선(36)을 트렌치(30) 내 형성된 도전선에 연결한다.
PVF-2LHM 이중 대머신 프로세스에 있어 오정렬은 비아의 폭을 축소시킬 수 있다. 도 13을 참조하면, 제 1 마스크 박막(40Å) 및 제 2 마스크 박막(40B)을 구비한 마스크 층(40)의 사전 결정된 깊이까지 에칭되는 비아(41)를 갖는 반도체 장치가 도시되어 있다. 포토 레지스트 층(42)이 마스크 층(40) 위로 디포지션되어 있으며, 트렌치 피쳐(43)가 제 2 마스크 박막(40B)을 통해 포토 레지스트 층(42) 내에 패터닝된 채 도시되어 있다. 도 13 내 점선으로 나타낸 바와 같이, 트렌치 피쳐(43)가 마스크 층(40) 내 부분적으로 에칭된 비아(41)에 대하여 오정렬되어 있다. 비아(41)를 포토 레지스트(40) 및 유전체 재료를 거쳐 순차적으로 에칭하면 비아(41)의 치수가 유전체 재료 내에 완전히 에칭되지 않는다. 도 14 내 점선은 원래 패터닝된 비아(41)의 치수를 나타낸 것이다. 그러나, 비아(41)의 원래 치수가 새 포토 레지스트 층(42) 내에 패터닝되는 트렌치 피쳐(43) 내에 들어오지 못하므로 비아(41)의 전체 치수가 유전체 재료를 거쳐 에칭될 수가 없다. 따라서, 비아의 크기가 감소되어 왔다. 트렌치(45)는 오정렬의 결과 유전체 재료 내에서 에칭되며 도전선(44)의 일면으로 이동된다. 비아 크기의 감소는 비아 접촉 및 체인 저항의 증가와 열악한 장치의 신뢰도 및 수율을 가져올 수 있다.
본 발명은 상호 접속 구조체의 이중 대머신 제조에 있어 신규한 마스크 층을 사용함으로써 상술한 문제점들을 해결한다. 본 마스크 층은 특히 저유전체 재료를 사용하면 효과적이다. 본 명세서에서 사용되는 저유전체 재료 또는 저유전체 층은 약 3 정도까지의 유전상수를 갖는 유기 실리케이트 유전체 재료 및 유기 유전체 재료로 이루어져 있다. 제 2, 제 3, 제 4 마스크 박막을 포함하는 3개의 마스크 박막은 제 1 마스크 박막 위에 디포지션한다.
기본 금속 층을 오버레이하는 유전체 재료 위로 마스크 층을 디포지션한다. 마스크 층은 절연성 박막 및/또는 패시베이션 층(passivation layer)("패시베이션 마스크 박막"으로도 지칭됨)으로 기능하는 제 1 마스크 박막을 포함해서 4개의 마스크 박막을 가지고 있다.
마스크 박막은 제 1 마스크 박막이 제 3 마스크 박막의 에칭 특성(etch property)과 실질적으로 동일한 에칭 특성을 갖는 반면, 제 2 마스크 박막은 제 4 마스크 박막의 에칭 특성과 실질적으로 동일한 에칭 특성을 갖도록 조성되어 있다. 본 명세서에서 사용되는 "에칭 특성"이라는 용어는 주어진 에칭액 및/또는 에칭 공정에 대한 에칭 비율(etch rate) 및 에칭 선택도(etch selectivity)를 포함한 박막 또는 층 조성에 관한 특성들을 말한다.
제 1 마스크 박막 및 제 3 마스크 박막은 SiO2또는 SiC로 이루어져 있는데, 이는 이미 알려져 있는 마스크 박막용 박막 조성이다. 또한, 이들 마스크 박막은Si3N이나 기타 유전체 재료에 대해 허용 가능한 에칭 선택도를 가진 다른 적당한 조성물로 이루어질 수도 있다. 제 2 마스크 박막 및 제 4 마스크 박막도 비슷하게 유전체 재료에 대해 적절한 에칭 선택도를 갖도록 선택된 동일한 재료들로 이루어 진다.
이중 대머신 프로세스를 이용하여, 비아 피쳐 및 트렌치 피쳐를 패터닝한 다음 마스크 층 내에 에칭한다. 비아 피쳐를 마스크 층의 사전 결정된 깊이까지, 즉 앞에 있는 3 개의 박막을 거쳐 에칭한다. 트렌치 피쳐도 마스크 층의 사전 결정된 깊이까지, 즉 단지 제 1 마스크 막을 거쳐서만 에칭한다. 이중 대머신 프로세스는 PVF 공정이 갖는 오정렬의 문제점을 피하기 위해 트렌치 전에 비아를 마스크 층 내에 형성하는 PVF를 이용할 수도 있다.
비아 및/또는 트렌치는 비아 및 트렌치가 먼저 마스크 층 쪽으로 에칭되고 임의의 포토 레지스트 재료가 장치로부터 제거될 때까지 기본 유전체 재료에 전사되지 않는다. 이러한 방법으로 인해, 트렌치가 기본 상호 접속층 내 트렌치와 오정렬됨에도 불구하고 비아의 폭을 축소시키지 않고 비아가 유전체 재료에 완전히 전사될 수 있다.
이어서 마스크 층 내에 패터닝되고 에칭된 피쳐에 따라 비아 및 트렌치를 유전체 재료 내에 에칭한다. 선택된 박막 또는 층의 에칭액에 따라 비아, 트렌치, 에칭 차단층 또는 절연성 장벽의 에칭 단계 동안 또는 공정이 완료되는 화학 기계적 연마 동안 희생 박막(sacrificial film)을 제거한다.
비아 및 트렌치를 유전체 재료 내에 에칭하고 도전성 금속을 그 안에 디포지션한 후, 도전성 금속을 화학 기계적 평탄화 기법을 이용해 평탄화하여 상호 접속 구조체를 완결시킨다.
도 1 내지 도 4는 FVF(Full-Via-First) 이중 대머신 프로세스에 대한 도면,
도 5 내지 도 8은 PTF-2LHM(Partial-Trench-First with Two Layer Hard Mask) 이중 대머신 프로세스에 대한 도면,
도 9 내지 도 12는 두 개 층으로 된 하드 마스크 방식의 파셜 비아 퍼스트(partial-via-first)(PVF-2LHM) 이중 대머신 프로세스에 대한 도면,
도 13 내지 도 14는 비아의 크기가 축소된 PVF-2LHM 이중 대머신 프로세스에 대한 도면,
도 15 내지 도 26은 본 발명에 따른 신규한 마스크 층 및 이중 대머신 프로세스에 대한 도면,
도 27 내지 도 29는 트렌치가 반도체 장치 상에 오정렬되었을 때의 본 발명에 따른 신규한 마스크 층 및 이중 대머신 프로세스에 대한 도면이다.
도면의 주요 부분에 대한 부호의 설명
51 : 비아 유전체 층52 : 트렌치 유전체 층
53 : 상호 접속층54 : 도전성 금속
55 : 절연 장벽층56 : 에칭 차단층
57 : 미스크 층58 : 제 1 마스크 박막
59 : 제 2 마스크 박막60 : 제 3 마스크 박막
61 : 제 4 마스크 박막
집적 회로 장치 또는 구조체의 상호 접속층에 대한 단면도가 도 15에 도시되어 있으며, 도전성 금속(54)을 갖는 기본 상호 접속층(53) 위에 형성되는 비아 유전체 층(51) 및 트렌치 유전체 층(52)을 구비하는 저유전체 재료를 포함하고 있다. 본 명세서에 사용되는 비아 유전체는 비아가 형성되는 유전체 층의 일부를 지칭한다. 트렌치 유전체 층은 트렌치가 형성되는 유전체 층을 지칭한다. 먼저 비아 유전체 층(51)을 장벽층(55) 위에 디포지션한다. 비아 유전체 층(51)은 약 3 정도까지의 유전상수를 갖는 임의의 유기 실리케이트(organosilicate) 또는 유기 저유전체 재료(organic low-k dielectric material)일 수 있다. 사용되고 있는 표준 유전체 재료 및 그러한 저유전체 재료는 Novellus가 제조한 CORAL, Applied Materials가 제조한 BLACK DIAMOND 또는 Dow Chemical Company사가 제조한 SILK이다. 이어서 에칭 차단층(56)을 비아 유전체 층(51) 위에 디포지션한다. 트렌치 유전체 층(52)은 에칭 차단층(56) 위에 형성되며 비아 유전체 층(51) 내에 사용되는 것과 동일한 유전체 재료로 이루어진다.
비아 유전체 층(51)의 두께는 전형적으로 약 3000Å 내지 약 6000Å 범위에 있으며, 트렌치 유전체 층(52)의 경우는 약 1500Å 내지 약 6000Å 범위에 있다.에칭 차단층(56) 및 절연 장벽층(55)의 두께는 약 500Å까지이다.
이러한 박막 두께에 대한 예는 본 발명을 그러한 범위로 한정하고자 하는 것이 아니다. 절연 장벽층(55)은 보통 실리콘 질화물(Si3N4) 또는 실리콘 탄화물(SiC)로 이루어진다. 실리콘 이산화물의 경우 통상적으로 장벽층으로는 이용될 수 없는 성분이다. 그러나, 에칭 차단층은 SiO2, Si3N4또는 SiC 위 3가지 재료 중 어느 것으로라도 이루어질 수 있다.
그런 다음, 마스크 층(57)을 트렌치 유전체 층(52) 위에 디포지션한다. 마스크 층(57)은 유전체 재료 및 마스크 층(57) 상에 디포지션된 포토 레지스트 층(62) 사이의 장벽으로서 역할한다. 도 15에 도시된 마스크 층(57)은 제 1 마스크 박막(58), 제 2 마스크 박막(59), 제 3 마스크 박막(60) 및 제 4 마스크 박막(61)을 포함하는 4개의 마스크 박막을 가지고 있다. 마스크 박막(58 내지 61)은 두께는 각각 약 200Å 내지 약 1000Å의 범위에 있으며, 유전체 재료에 대하여 충분히 높은 에칭 선택도를 가져 마스크 층 내 패터닝되는 비아 또는 트렌치 피쳐를 기본 유전체 재료까지 효과적으로 전사하는 재료로 이루어져 있다. 예를 들어, 마스크 박막은 전형적으로 SiO2, Si3N4또는 SiC로 구성되어 있다.
보다 상세히 설명되는 바와 같이, 본 발명에서 제 1 마스크 박막(58)은 주어진 에칭액 및/또는 공정에 대하여 제 3 마스크 박막(60)의 에칭 특성과 실질적으로 동일한 에칭 특성을 가지고 있어야 한다. 이와 유사하게, 제 2 마스크 박막(59)은 제 4 마스크 박막(61)의 에칭 특성과 실질적으로 동일한 에칭 특성을 가지고 있어야 한다. 만일 제 1 마스크 박막(58)이 Si3N4로 이루어져 있다면 제 3 마스크 박막(60)은 Si3N4로 이루어지는 것이 바람직하다. 그리고, 제 2 마스크 박막(59)이 SiO2또는 SiC로 이루어져 있다면 제 4 마스크 박막(61)은 SiO2또는 SiC로 이루어는 것이 바람직하다. 따라서, 마스크 박막(58 내지 61)의 조성 및 에칭 특성이 제 1 마스크 박막(58)으로부터 제 4 마스크 박막(61)까지 교대로 존재해야 한다.
제 1 마스크 박막(58)은 패시베이션 층이다. 정의에 의하면, 패시베이션 층은 기본 유전체 층(51, 52)이 오염되는 것을 막는다. 또한, 제 1 마스크 박막(58)은 절연체로서 기능한다. 제 1 마스크 박막(58)은 상호 접속 구조체의 일 요소로서 존속하며 도전선 간 표면 전류가 누설되는 것을 막아준다. 제 1 마스크 박막(58)은 패시베이션 마스크 박막으로도 지칭될 수 있다.
본 발명의 이중 대머신 공정이 도 16 내지 도 25에 도시되어 있다. 본 발명의 이중 대머신 프로세스는 전반적으로 전술한 PVF-2LM 방식을 따르고 있지만, 4 층 하드 마스크를 사용함으로 인해 몇 가지 구분되는 점이 있다. 먼저 비아 피쳐를 포토 레지스트 층(62) 내에 패터닝하며, 제 1 마스크 박막(58)까지 마스크 층(57) 내에 비아(63)를 에칭한다. 도 17에 도시된 바와 같이, 포토 레지스트 층(62)을 제거한다. 마스크 층(57) 위로 새 포토 레지스트 층(64)을 형성하여 비아(62)를 충진한다. 그리고 나서, 트렌치 피쳐를 포토 레지스트 층(64) 내에 패터닝한다. 도 18에 도시된 바와 같이, 제 3 마스크 박막(60)까지 마스크 층(57) 내에 트렌치(65)를 에칭한다.
본 발명에서, 마스크 층(57)은 두 개의 부가 마스크 박막을 가지고 있어 비아(63) 및 트렌치(65)를 기본 유전체 재료를 거쳐 에칭하기 전에 트렌치(65)를 마스크 층(57) 내에서 먼저 에칭할 수 있게 한다. 도 19에 도시된 바와 같이, 피쳐(63, 65)를 유전체 재료 내에서 에칭하기 전에 포토 레지스트 층(64)을 제거한다. 보다 상세하게 설명되는 바와 같이, 마스크 층(57) 내에 트렌치(65)를 형성하면 비아 크기의 감소를 피하게 된다.
도 20을 참조하면, 비아(63) 치수 내 남아 있는 제 1 마스크 박막(58)의 일부를 에칭하며, 트렌치(65) 치수 내 제 3 마스크 박막(60)의 일부도 단일 단계에서 에칭한다. 전술한 바와 같이, 마스크 박막(56, 60)의 일부가 동일 에칭 단계에서 제거되도록 제 1 마스크 박막(58) 및 제 3 마스크 박막(60)은 유사한 에칭액 및 에칭 비율을 가지고 있거나, 동일한 화합물로 구성되어 있다.
도 21에서, 비아(63)가 마스크 층(57) 및 트렌치 유전체 층(52)을 거쳐 에칭 차단층(56)까지 에칭되어 있다. 현재 비아를 유전체 재료 내에 에칭한 상태에서, 희생 박막(59 내지 61)을 순차적으로 제거한다. 그러나, 트렌치 피쳐는 트렌치(65)를 기본 유전체 재료에 전사하기 위해 마스크 층 내에 그대로 유지시킨다. 도 22에 도시된 바와 같이, 트렌치(65)가 마스크 박막(59) 내로 에칭되면 제 4 마스크 박막(61)을 제거한다. 제 2 마스크 박막(59)은 제 4 마스크 박막(61)의 에칭 특성과 동일한 에칭 특성을 가지고 있으므로, 트렌치(65) 패턴 내 제 2 마스크 박막(59)의 일부도 제거된다.
또한, 예시된 실시예에서 에칭 차단층은 제 2 마스크 박막 및 제 4 마스크박막(61)의 에칭 특성과 유사한 에칭 특성을 가지고 있다. 따라서, 도 23에 도시된 바와 같이, 제 4 마스크 박막(61) 및 제 2 마스크 박막(69)을 제거할 때 에칭 차단층(56)이 제거된다. 이와 달리, 만일 에칭 차단층이 제 1 마스크 박막 및 제 3 마스크 박막(60)의 에칭 특성과 유사한 에칭 특성을 가지고 있는 재료로 이루어져 있다면 에칭 차단층의 에칭 공정 동안 마스크 박막(58, 60)의 일부분을 제거할 수 있다.
별도의 단계에서, 제 1 마스크 박막(58), 제 2 마스크 박막(59) 및 제 3 마스크 박막(60)이 트렌치(65)를 정의하도록, 파셜 트렌치(65) 내 제 1 마스크 박막(58)의 일부를 제거한다.
도 24에 도시된 바와 같이, 비아(63)를 비아 유전체 층(51)을 거쳐 장벽층(55)까지 에칭하고, 동시에 트렌치(65)를 트렌치 유전체 층(52)을 거쳐 에 에칭한다. 이어서, 도 25에 도시된 바와 같이 장벽층(55)을 선택적으로 에칭하여 도전선(54)을 노출시키고, 제 3 마스크 박막(60)의 남아 있는 부분을 제거할 수도 있다. 마스크 층(57) 중 유일하게 남아 있는 마스크 박막은 제 1 마스크 박막(58)과 제 2 마스크 박막(59)이다. 제 1 마스크 박막(58)은 패시베이션 층이며 공정 후 장치 구조체(device structure)의 일부가 될 것이다.
도 26에 도시된 바와 같이, 비아(63) 및 트렌치(65) 내에 도전성 금속(66)을 디포지션한다. 먼저 스퍼터링(sputtering) 또는 화학 증착(CVD:chemical vapor deposition) 기법을 이용하여 얇은 구리 장벽층 및 구리 시드층(seed layer)을 디포지션하는데, 뒤이어 전기도금을 이용하여 구리 후막을 디포지션(thick copperfilm deposition)해서 비아(63) 및 트렌치(65)를 충진한다. 제 1 마스크 박막(58)이 도전성 금속(66) 근방에 남아 있도록, 트렌치(65) 외부의 과잉 도전성 금속을 제거하고 마스크 박막(59 내지 60)의 찌꺼기를 제거하는 데에 화학 기계적 평탄화(CMP:Chemical Mechanical Planarization) 기법을 이용한다. 이런 방식으로 도 26에 도시된 상호 접속 구조체가 이중 대머신 공정을 이용하여 생성되며, 기본 도전선(54)과 트렌치(65) 내 형성된 도전선을 전기적으로 접속시키는 비아(63)를 구비하게 된다.
도 27 내지 도 29를 참조하면, 트렌치 피쳐(69)를 포토 레지스트 층(67) 내에 패터닝할 때 비아(68)에 대하여 트렌치 피쳐가 오정렬된 채 도시되어 있다. 먼저 비아(68)를 포토 레지스트 층 내에 패터닝하고 마스크 층(66) 내에 에칭한다. 도 27에 도시된 바와 같이, 포토 레지스트 층을 제거하고 포토 레지스트 층(67)으로 대체한다. 트렌치 피쳐(69)-점선으로 나타냄-를 포토 레지스트 층(67) 내에 패터닝한다. 그러나, 트렌치 피쳐는 오정렬되거나 비아(68)의 한 쪽에 치우쳐 있다.
이어서 트렌치(75)를 포토 레지스트 층(67)을 거쳐 에칭하고 제 4 마스크 박막(73)을 거쳐 마스크 층(66) 쪽으로 에칭한다. 도 29에 도시된 바와 같이, 포토 레지스트 층(67)을 제거하면 마스크 층(66) 내에 비아(68) 및 트렌치(75)가 형성된다. 트렌치(75)의 오정렬이 비아(68) 크기의 감소를 가져오지 않도록, 포토 레지스트 재료을 비아(68)로부터 제거한다.
본 발명에서는, 트렌치 및 비아를 더 에칭하기 전에 포토 레지스트 층을 장치에서 제거할 수 있도록, 트렌치(75)를 마스크 층(66) 내에 패터닝한다. 포토 레지스트 층(67)을 제거하면 비아의 전체 포기 에칭 공정에 노출되게 되어, 비아의 크기는 트렌치가 오정렬되더라도 줄어들 수가 없다.
본 명세서에서는 본 발명의 바람직한 실시예가 도시되고 설명되었지만, 그러한 실시예는 단지 예로서 제공되는 것이며 본 발명을 한정하는 것이 아님이 명백하다. 당업자는 본 발명의 범위 내에서 다양한 변형과 수정 및 대체가 가능할 것이다. 예를 들어, 다른 응용들이 본 발명의 개시 내용을 이용할 수 있으므로 본 발명은 본 명세서에 개시된 최선 모드(best mode)에 한정될 필요가 없다. 따라서, 본 발명은 첨부한 특허청구범위의 범위에 의해서만 한정된다고 해석된다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 반도체 장치의 상호 접속 구조체를 제조하는 데 있어 4개의 마스크 박막(mask films)을 가진 마스크 층을 사용함으로써 비아의 접촉 및 체인 저항의 감소는 물론 열악한 장치의 신뢰도 및 수율의 증가를 가져오는 효과가 있다.
Claims (22)
- 반도체 장치의 상호 접속 구조체(interconnect structure)-상기 상호 접속 구조체는 기본 상호 접속층(underlying interconnect layer) 위에 디포지션(deposition)되는 유전체 재료(dielectric material)와 상기 유전체 재료를 통해 연장되어 기본 도전체(underlying conductor) 및 상기 유전성 재료 상부 내의 트렌치(trench) 간 접속부를 설정하는 비아(via)를 가짐-를 형성하는 방법으로서,(a) 상기 유전체 재료 위로 마스크 층(mask layer)을 형성하는 단계와,(b) 상기 마스크 층의 사전 결정된 제 1 깊이까지 상기 마스크 층 내에 비아를 형성하는 단계와,(c) 상기 마스크 층 내에 형성된 상기 비아의 상기 사전 결정된 제 1 깊이 만큼 깊지 않은 상기 마스크 층의 사전 결정된 제 2 깊이까지 상기 마스크 층 내에 트렌치를 형성하는 단계와,(d) 상기 마스크 층 내에 형성된 상기 비아의 치수(dimension)와 일치하도록, 상기 유전체 재료를 통해 상기 기본 도전체까지 비아를 형성하는 단계와,(e) 상기 마스크 층 내에 형성된 트렌치의 치수와 일치하도록 유전체 재료의 사전 결정된 깊이까지 상기 유전체 재료 내에 트렌치를 형성하는 단계를 포함하는 반도체 장치의 상호 접속 구조체 형성 방법.
- 제 1 항에 있어서,상기 반도체 장치로부터 사전 결정된 양의 상기 마스크 층을 제거하고 상기 마스크 층의 박막을 상기 유전체 재료 위에 남겨 놓는 단계를 더 포함하는 반도체 장치의 상호 접속 구조체 형성 방법.
- 제 1 항에 있어서,상기 유전체 재료는 상기 상호 접속층 위에 형성되는 비아 유전체 층(via dielectric layer), 상기 비아 유전체 층 및 상기 상호 접속층 사이에 배치되는 장벽층(barrier layer), 상기 비아 유전체 층 위에 형성되는 트렌치 유전체 층(trench dielectric layer), 상기 트렌치 유전체 층 및 상기 비아 유전체 층 사이에 배치되는 에칭 차단층(etch stop layer)을 포함하는 반도체 장치의 상호 접속 구조체 형성 방법.
- 제 3 항에 있어서,상기 비아를 에칭하는 상기 단계는 상기 비아 유전체 층 및 상기 장벽층을 거쳐 에칭하는 단계를 포함하며,상기 트렌치를 에칭하는 상기 단계는 상기 트렌치 유전체 층을 거쳐 상기 트렌치를 에칭하는 단계를 포함하는반도체 장치의 상호 접속 구조체 형성 방법.
- 제 4 항에 있어서,상기 반도체 장치로부터 사전 결정된 양의 상기 마스크 층을 제거하고 상기 마스크 층의 박막을 상기 유전체 재료 위에 남겨 놓는 단계를 더 포함하는 반도체 장치의 상호 접속 구조체 형성 방법.
- 기본 상호 접속층 위로 디포지션된 유전체 재료 위로 디포지션되는 마스크 층을 이용하여 상호 접속 구조체를 형성하는 방법으로서,(a) 상기 유전체 재료 위로 알려져 있는 일련의 에칭 특성들을 갖는 제 1 마스크 박막을 형성하는 단계와,(b) 상기 제 1 마스크 박막 위로 알려져 있는 일련의 에칭 특성-상기 제 1 마스크 박막의 상기 에칭 특성과는 상이함-들을 갖는 제 2 마스크 박막을 형성하는 단계와,(c) 상기 제 2 마스크 박막 위로 상기 제 1 마스크 박막의 에칭 특성과 실질적으로 동일한 에칭 특성들을 갖는 제 3 마스크 박막을 형성하는 단계와,(d) 상기 제 3 마스크 박막 위로 상기 제 2 마스크 박막의 에칭 특성과 실질적으로 동일한 에칭 특성들을 갖는 제 4 마스크 박막을 형성하는 단계와,(e)상기 마스크 박막들을 여러 단계로 선택적 에칭하여 상기 상호 접속 구조체를 형성하는 단계를 포함하는 상호 접속 구조체 형성 방법.
- 제 6 항에 있어서,상기 유전체 재료를 거쳐 상기 기본 상호 접속층까지 비아를 형성하는 단계와,상기 유전체 재료의 사전 결정된 깊이까지 상기 유전체 재료 내에 트렌치를 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 6 항에 있어서,상기 제 1 마스크 박막까지 상기 마스크 층 내에 상기 비아를 형성하는 단계와,상기 제 3 마스크 박막까지 상기 마스크 층 내에 상기 트렌치를 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 8 항에 있어서,상기 유전체 재료를 거쳐 상기 비아를 형성하는 단계와,상기 유전체 재료의 사전 결정된 깊이까지 상기 트렌치를 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 8 항에 있어서,상기 유전체 재료를 통해 상기 비아를 형성하는 단계와,상기 제 1 마스크 층까지 상기 마스크 층 내에 트렌치를 형성하는 단계와, 상기 유전체 재료의 사전 결정된 깊이까지 상기 유전체 재료 내에 트렌치를 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 10 항에 있어서,상기 반도체 장치로부터 상기 제 3 마스크 박막 및 제 4 마스크 박막을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 10 항에 있어서,상기 반도체 장치로부터 상기 제 2 마스크 박막, 제 3 마스크 박막 및 제 4 마스크 박막을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 8 항에 있어서,상기 기본 상호 접속층 위로 비아 유전체 층을 형성하고, 상기 비아 유전체 층 위로 트렌치 유전체 층을 형성하며, 상기 비아 유전체 층 및 상기 트렌치 유전체 층 사이에 에칭 차단층을 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 13 항에 있어서,상기 에칭 차단층을 거쳐 상기 비아를 형성하는 단계와,상기 반도체 장치로부터 상기 제 4 마스크 박막을 에칭하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 8 항에 있어서,상기 비아 유전체 층 및 상기 상호 접속층 사이에 장벽층을 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 15 항에 있어서,상기 장벽층을 거쳐 상기 비아를 형성하는 동시에 상기 반도체 장치로부터 상기 제 3 마스크 박막을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 16 항에 있어서,상기 트렌치 유전체 층을 거쳐 상기 트렌치를 형성하는 동시에, 상기 제 2 마스크 박막 및 상기 트렌치 내에 노출된 상기 에칭 차단층을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 기본 상호 접속층 위에 디포지션된 유전체 재료 위에 디포지션되는 마스크 층을 이용하여 상호 접속 구조체를 형성하는 방법으로서,(a) 상기 기본 상호 접속층 위로 비아 유전체 층을 형성하는 단계와,(b) 상기 비아 유전체 층 위로 트렌치 유전체 층을 형성하는 단계와,(c) 상기 비아 유전체 층 및 상기 트렌치 유전체 층 사이에 에칭 차단층을 형성하는 단계와,(d) 상기 비아 유전체 층 및 상기 상호 접속층 사이에 장벽층을 형성하는 단계와,(e) 상기 유전체 재료 위로 알려져 있는 일련의 에칭 특성들을 갖는 제 1 마스크 박막을 형성하는 단계와,(f) 상기 제 1 마스크 박막 위로 알려져 있는 일련의 에칭 특성-상기 제 1 마스크 박막의 상기 에칭 특성과는 상이함-들을 갖는 제 2 마스크 박막을 형성하는 단계와,(g) 상기 제 2 마스크 박막 위로 상기 제 1 마스크 박막의 에칭 특성과 실질적으로 동일한 에칭 특성들을 갖는, 제 3 마스크 박막을 형성하는 단계와,(h) 상기 제 3 마스크 박막 위로 상기 제 2 마스크 박막의 에칭 특성과 실질적으로 동일한 에칭 특성들을 갖는 제 4 마스크 박막을 형성하는 단계를 포함하는 상호 접속 구조체 형성 방법.
- 제 18 항에 있어서,상기 제 1 마스크 박막까지 상기 마스크 층 내에 비아를 형성하는 단계와,상기 제 3 마스크 박막까지 상기 마스크 층 내에 트렌치-상기 트렌치는 상기 비아와 오버랩(overlap)됨-를 형성하는 단계와,을 더 포함하는 상호 접속 구조체 형성 방법.
- 제 19 항에 있어서,상기 마스크 층 내에 형성된 상기 비아의 치수와 일치하도록 상기 유전체 층 및 장벽층을 거쳐 비아를 형성하는 단계와,상기 마스크 층 내에 형성된 상기 트렌치의 치수와 일치하도록 상기 트렌치 유전체 층을 통해 트렌치-상기 트렌치 유전체 내의 상기 트렌치는상기 비아 유전체 층 내의 상기 비아를 오버랩됨-를 형성하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 20 항에 있어서,상기 반도체 장치로부터 상기 제 4 마스크 박막 및 제 3 마스크 박막을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
- 제 21 항에 있어서,상기 제 2 마스크 박막을 제거하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/026,257 US20030119305A1 (en) | 2001-12-21 | 2001-12-21 | Mask layer and dual damascene interconnect structure in a semiconductor device |
| US10/026,257 | 2001-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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