KR20040009252A - 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 - Google Patents
이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 Download PDFInfo
- Publication number
- KR20040009252A KR20040009252A KR1020020043126A KR20020043126A KR20040009252A KR 20040009252 A KR20040009252 A KR 20040009252A KR 1020020043126 A KR1020020043126 A KR 1020020043126A KR 20020043126 A KR20020043126 A KR 20020043126A KR 20040009252 A KR20040009252 A KR 20040009252A
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- trench
- interlayer insulating
- damascene process
- via hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title 1
- 239000011229 interlayer Substances 0.000 claims abstract description 66
- 239000010410 layer Substances 0.000 claims abstract description 62
- 230000009977 dual effect Effects 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229920000620 organic polymer Polymers 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 229910003781 PbTiO3 Inorganic materials 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910052731 fluorine Inorganic materials 0.000 claims 2
- 239000011737 fluorine Substances 0.000 claims 2
- 239000010949 copper Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 이중 다마신 공정에 의한 비아홀 및 트렌치 형성방법에 관한 것으로 에서는, 금속 배선이 형성된 반도체 기판상에 제1 식각방지막, 제1 층간절연막, 제2 식각방지막, 제2 층간절연막, 제1 하드마스크, 제2 하드마스크, 제3 하드마스크, 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 통해 제3 하드 마스크를 식각하는 단계; 상기 제3 하드마스크에 포토레지스트를 형성 식각하여 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 통해 상기 제2 층간절연막, 상기 제2 하드마스크 및 제3 하드마스크를 식각하고, 식각된 상기 제2 층간절연막, 제3 하드마스크 및 제2 하드마스크를 패턴으로 하여 제1 층간절연막 및 제2 식각방지막을 식각하여 비아홀을 형성하는 단계; 상기 제2 마스크 패턴에 형성된 포토레지스트를 제거하고 남은 상기 제3 하드마스크를 패턴으로 하여 제2 층간절연막, 제1 하드마스크 및 제2 하드마스크를 식각하여 트렌치를 형성하는 단계로 이루어진다.
Description
본 발명은 이중 다마신 공정에 의한 비아홀 및 트렌치구조 및 이를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 RC 지연(RC delay) 효과를 줄이기 위해서 최근 구리 배선 및 낮은 k-유전 물질을 반도체 소자에 적용하는 방안이 제시되고 있다. 이러한 방안은 이중 다마신 공정을 도입함으로써 상기한 구리 배선 및 낮은 k-유전물질층을 패터닝하는 것을 제시하고 있다.
이중 다마신 공정은, 콘택(contact)과 라인 패턴(line pattern)을 위한 비아홀 및 트렌치를 함께 형성한 후, 이러한 비아홀 및 트렌치를 메우도록 도전층을 형성하고 이러한 도전층을 CMP(Chemical Mechanical Polishing)하여 비아 콘택과 배선의 라인 패턴을 형성하는 방법이다.
이와 같은 구리배선 및 낮은 k - 유전물질층을 이중 다마신 공정에 적용할 경우, 낮은 k - 유전물질층의 상부에 다층의 하드마스크를 형성하여 안정적인 이중 다마신 공정을 수행할 수 있게 되었다.
도 1 내지 도 6은 종래의 기술에 의한 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를 형성하는 방법에 대한 공정 순서도이다.
도 1을 참조하면, 금속 배선(12)이 형성된 반도체 기판(10)상에 제1 식각방지막(14), 제1 층간절연막(16), 제2 식각방지막(18), 제2 층간절연막(20), 제1 하드마스크(22), 제2 하드마스크(24), 제3 하드마스크(26)를 순차적으로 형성한다. 그리고 상기 결과물의 상부에 포토레지스트를 형성 식각하여 제1 마스크 패턴(PR1)을 형성한다.
도 2를 참조하면, 제1 마스크 패턴(PR1)을 통해 제2 하드 마스크(24)를 패터닝한다. 이 때 패터닝된 제2 하드 마스크(24)는 이후에 제1 층간절연막(16)에 형성될 비아홀의 패턴이다.
도 3을 참조하면, 제1 마스크 패턴(PR1)에 포토레지스트를 형성 식각하여 제2 마스크 패턴(PR2)을 형성한다. 이 때 형성된 제2 마스크 패턴(PR2)은 이후에제2 층간절연막(20)에 형성될 트렌치의 패턴이다.
도 4를 참조하면, 제2 마스크 패턴(PR2)을 통해 제2 층간절연막(20) 및 제1 하드마스크(22)를 식각한다. 그리고, 제2 층간절연막(20) 및 제2 하드마스크(22)를 패턴으로 하여 제1 층간절연막(16) 및 제2 식각방지막(18)을 식각하여 비아홀(V1)을 형성한다.
도 5를 참조하면, 상기 제2 마스크 패턴(PR2)에 형성된 포토레지스트를 제거함으로써 남은 제2 하드마스크(24)를 패턴으로 하여 제2 층간절연막(20) 및 제1 하드마스크(22)를 식각함으로써 트렌치(T1)를 형성한다.
이 때, 상기 제2 하드마스크(24)를 패턴으로 하여 제2 층간절연막(20) 및 제1 하드마스크(22)를 식각하면, 도 5에 도시된 실선과 같은 위치에 트렌치의 프로파일을 형성하는데, 본 공정의 디자인 룰에 따라 정해진 트렌치의 프로파일은 점선과 같은 위치이다.
이와 같이 디자인 룰에 따라 정해진 트렌치의 프로파일(점선)과 공정을 마친 후 형성된 트렌치의 프로파일(실선)이 현저하게 차이나는 이유는 제2 하드마스크를 패턴으로 하여 제1 하드마스크를 식각하는 과정에서 제2 하드마스크와 제1 하드마스크의 식각선택비가 양호하지 않아 제2 하드마스크의 패턴이 손상되는데, 이 손상된 제2 하드마스크의 패턴으로 트렌치를 형성하기 때문이다.
따라서, 제2 하드마스크의 손상으로 인해 디자인 룰에 따라 정해진 트렌치의 프로파일을 형성하는 것이 불가능하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 식각선택비가 양호하여 식각시 손상을 방지할 수 있도록 하는 하드마스크가 형성되어 진행하는 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를 형성하는 방법에 관한 것이다.
도 1 내지 도 6은 종래 기술에 따른 이중 다마신 공정에 의한 비아홀 및 트렌치구조 및 이를 형성하는 방법을 순차적으로 도시한 공정순서도이다.
도 7 내지 도 10은 본 발명에 따른 이중 다마신 공정에 의한 비아홀 및 트렌치구조 및 이를 형성하는 방법을 순차적으로 도시한 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 금속 배선이 형성된 반도체 기판상에 제1 식각방지막, 제1 층간절연막, 제2 식각방지막, 제2 층간절연막, 제1 하드마스크, 제2 하드마스크, 제3 하드마스크, 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 통해 제3 하드 마스크를 식각하는 단계; 상기 제3 하드마스크에 포토레지스트를 형성 식각하여 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 통해 상기 제2 층간절연막, 상기 제2 하드마스크 및 제3 하드마스크를 식각하고, 식각된 상기 제2 층간절연막, 제3 하드마스크 및 제2 하드마스크를 패턴으로 하여 제1 층간절연막 및 제2 식각방지막을 식각하여 비아홀을 형성하는 단계; 상기 제2 마스크 패턴에 형성된 포토레지스트를 제거하고 남은 상기 제3 하드마스크를 패턴으로 하여 제2 층간절연막, 제1 하드마스크 및 제2 하드마스크를 식각하여 트렌치를 형성하는 단계로 이루어진다.
또, 본 발명은 금속배선을 포함한 반도체 기판과; 상기 반도체 기판 상에 형성되어 있으면서, 상기 반도체 기판의 금속배선 상부에 비아홀이 구비된 제1 층간절연막; 상기 제1 층간 절연막 상부에 형성되어 있으면서, 트렌치가 구비된 제2 층간절연막; 및 상기 트렌치의 패턴이 된 제1 하드 마스크, 제2 하드마스크, 제3 하드마스크로 이루어진다.
상기 제1 식각방지막은 상기 제1 층간절연막의 식각시 하부에 형성된 금속배선이 식각되는 것을 방지하는 막으로 이루어지고, 상기 제1 식각방지막은 SiN 및 SiC 중 어느 하나로 이루어진다. 상기 제2 식각방지막은 상기 제2 층간절연막의 식각시 상기 제1 층간절연막의 식각을 방지할 수 있는 막으로 이루어진다. 상기 제1 층간절연막은 유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide)으로부터 선택된 어느 하나로 이루어진다. 상기 제2 층간절연막은 유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide) 으로 부터 선택된 어느 하나로 이루어진다. 상기 제3 하드마스크는 상기 제2 하드마스크와 식각선택비가 3: 1 이상인 물질을 사용하고, 원자층 증착방법에 의한 금속산화물로 이루어진다. 상기 제3 하드마스크는 Hf02, ZrO2, TiO2 및 PbTiO3로 부터 선택된 어느 하나로 이루어진다. 상기 제2 하드마스크는 SiO2 계열의 물질로 이루어진다. 상기 제1 하드마스크는 SiN 및 SiC 으로 부터 선택된 어느 하나로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 대해 상세히 설명한다.
도 6 내지 도 10은 본 발명에 따른 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를 형성하는 방법을 순차적으로 도시한 공정순서도이다.
도 6을 참조하면, 금속 배선(32)이 형성된 반도체 기판(30)상에 제1 식각방지막(34), 제1 층간절연막(36), 제2 식각방지막(38), 제2 층간절연막(40), 제1 하드마스크(42), 제2 하드마스크(44), 제3 하드마스크(46)를 순차적으로 형성한다. 그리고 상기 결과물 상부에 포토레지스트를 형성 식각하여 제1 마스크 패턴(PR1)을 형성한다.
여기서, 반도체 기판(30)에 구리(Cu)와 같은 금속 물질이 트렌치 공정등을 통해 금속 배선(32)을 형성하고 있다.
또, 제1 식각방지막(34)은 이후에 도 10에 도시된 비아홀(V1)을 형성하기 위한 제1 층간절연막(36)의 식각시 금속배선(32)의 식각을 방지하는 막과 하부에 형성된 금속물질(32)의 캡핑막의 역할을 하고, 본 발명에서는 SiN 또는 SiC가 사용된다. 제2 식각방지막(38)은 이후에 도 11에 도시된 트렌치(T1)를 형성하기 위해 제2 층간절연막(40)의 식각시 제1 층간절연막(36)의 식각을 방지하는 막이다.
또, 제1 층간절연막(36) 및 제2 층간절연막(40)은 유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon), 실리콘계 산화막(Si-based oxide) 등과 같은 저유전물질로 형성한다.
또, 제1 마스크 패턴(PR1)은 제2 층간절연막(40)을 식각하여 트렌치를 형성하기 위한 패턴이다.
여기서, 제3 하드마스크(46)는 제2 하드마스크(44)와 식각선택비가 3:1이상인 물질을 사용하고, 원자층 증착(ALD:atomic layer deposition)방법으로 이를 형성한다. 본 발명에서는 Hf02, ZrO2, TiO2, PbTiO3 등의 물질을 형성한다.
제2 하드마스크(44)는 제2 층간절연막(40)을 식각할 때 마스크 역할을 수행하고, SiO2 계열의 물질, 예를 들어 PE-TEOS, PE-SiH4 산화막등을 형성한다.
제1 하드마스크(42)는 제2 하드마스크(44)와 마찬가지로 제2 층간절연막(40)을 식각할 때 마스크 역할을 수행하고, 제2 층간절연막(40)의 캡핑막(capping layer)의 역할을 한다. 또, 이후에 CMP 공정의 정지막역할을 수행하고, 본 발명에서는 SiN 또는 SiC 등이 형성된다.
도 7을 참조하면, 제1 마스크 패턴(PR1)을 통해 제3 하드 마스크(46)를 패터닝한다. 즉, 제1 마스크 패턴(PR1)을 통해 제3 하드 마스크(46)를 식각하면, 패터닝된 제3 하드 마스크(46)가 형성되는데, 이는 이후에 제1 층간절연막(36)에 형성될 비아홀의 패턴이 된다.
도 8을 참조하면, 제3 하드마스크(46)에 포토레지스트를 형성 식각하여 제2 마스크 패턴(PR2)을 형성한다. 즉, 제3 하드마스크(46) 상부에 포토레지스트를 형성하여 이후에 제2 층간절연막(40)에 형성될 트렌치의 패턴이 되도록 식각함으로써, 제2 마스크 패턴(PR2)을 형성한다.
도 9를 참조하면, 제2 마스크 패턴(PR2)을 통해 제2 층간절연막(40), 제2 하드마스크(42) 및 제3 하드마스크(44)를 식각한다. 상기의 결과물인 제2 층간절연막(40), 제3 하드마스크(44) 및 제2 하드마스크(42)를 패턴으로 하여 제1 층간절연막(36) 및 제2 식각방지막(38)을 식각함으로써 제1 층간절연막(36)에 비아홀(V1)을 형성한다.
도 10을 참조하면, 제2 마스크 패턴(PR2)에 형성된 포토레지스트를 제거함으로써 남은 제3 하드마스크(46)를 패턴으로 하여 제2 층간절연막(40), 제1 하드마스크(42) 및 제2 하드마스크(44)를 다시 식각함으로써 트렌치(T1)를 형성한다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 제3 하드마스크를 형성함으로써 상기 제3 하드마스크를 패턴으로 한 제2 층간절연막, 제1 및 제2 하드마스크의 트렌치 형성 식각시 식각선택비가 우수하여 제3 하드마스크의 손상을 방지할수 있게 되고, 이로 인해 본 공정의 디자인 룰에 따라 트렌치의 프로파일을 형성할 수 있게 되는 효과가 있다.
Claims (17)
- 금속 배선이 형성된 반도체 기판상에 제1 식각방지막, 제1 층간절연막, 제2 식각방지막, 제2 층간절연막, 제1 하드마스크, 제2 하드마스크, 제3 하드마스크, 제1 마스크 패턴을 형성하는 단계;상기 제1 마스크 패턴을 통해 제3 하드 마스크를 식각하는 단계;상기 제3 하드마스크에 포토레지스트를 형성 식각하여 제2 마스크 패턴을 형성하는 단계;상기 제2 마스크 패턴을 통해 상기 제2 층간절연막, 상기 제2 하드마스크 및 제3 하드마스크를 식각하고, 식각된 상기 제2 층간절연막, 제3 하드마스크 및 제2 하드마스크를 패턴으로 하여 제1 층간절연막 및 제2 식각방지막을 식각하여 비아홀을 형성하는 단계; 및상기 제2 마스크 패턴에 형성된 포토레지스트를 제거하고 남은 상기 제3 하드마스크를 패턴으로 하여 제2 층간절연막, 제1 하드마스크 및 제2 하드마스크를 식각하여 트렌치를 형성하는 단계로 이루어지는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제1 식각방지막은상기 제1 층간절연막의 식각시 하부에 형성된 금속배선이 식각되는 것을 방지하는 막으로 이루어진 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제1 식각방지막은SiN 및 SiC 중 어느 하나로 이루어지는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제2 식각방지막은상기 제2 층간절연막의 식각시 상기 제1 층간절연막의 식각을 방지할 수 있는 막으로 이루어진 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제1 층간절연막은유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide)으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제2 층간절연막은유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide) 으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1항에 있어서, 상기 제3 하드마스크는상기 제2 하드마스크와 식각선택비가 3: 1 이상인 물질을 사용하고, 원자층 증착방법에 의한 금속산화물로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제3 하드마스크는Hf02, ZrO2, TiO2 및 PbTiO3로 부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제2 하드마스크는SiO2 계열의 물질로 형성되는 것을 특징으로 하는 이중 다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 제1 항에 있어서, 상기 제1 하드마스크는SiN 및 SiC 으로 부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중 다마신 공정에 의한 비아홀 및 트렌치 형성방법.
- 금속배선을 포함한 반도체 기판과;상기 반도체 기판 상에 형성되어 있으면서, 상기 반도체 기판의 금속배선 상부에 비아홀이 구비된 제1 층간절연막과;상기 제1 층간 절연막 상부에 형성되어 있으면서, 트렌치가 구비된 제2 층간절연막과;상기 트렌치의 패턴이 된 제1 하드 마스크, 제2 하드마스크, 제3 하드마스크로 이루어진 것을 특징으로 하는 이중 다마신 공정에 의한 비아홀 및 트렌치구조.
- 제11 항에 있어서, 상기 제1 층간절연막은유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - dopedoxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide)으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 구조.
- 제11 항에 있어서, 상기 제2 층간절연막은유기 폴리머(organic polymer), 플루오르가 도핑된 산화막(fluorine - doped oxide), 탄소가 도핑된 산화막(carbon - doped carbon) 및 실리콘계 산화막(Si-based oxide) 으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 구조.
- 제11 항에 있어서, 상기 제3 하드마스크는상기 제2 하드마스크와 식각선택비가 3: 1 이상인 물질을 사용하고, 원자층 증착방법에 의한 금속산화물로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 구조.
- 제11 항에 있어서, 상기 제3 하드마스크는Hf02, ZrO2, TiO2 및 PbTiO3로 부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중다마신 공정에 의한 비아홀 및 트렌치 구조.
- 제11 항에 있어서, 상기 제2 하드마스크는SiO2 계열의 물질로 형성되는 것을 특징으로 하는 이중 다마신 공정에 의한 비아홀 및 트렌치구조.
- 제11 항에 있어서, 상기 제1 하드마스크는SiN 및 SiC 으로 부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 이중 다마신 공정에 의한 비아홀 및 트렌치구조.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020043126A KR20040009252A (ko) | 2002-07-23 | 2002-07-23 | 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020043126A KR20040009252A (ko) | 2002-07-23 | 2002-07-23 | 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20040009252A true KR20040009252A (ko) | 2004-01-31 |
Family
ID=37318190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020043126A KR20040009252A (ko) | 2002-07-23 | 2002-07-23 | 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20040009252A (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640950B1 (ko) * | 2004-12-29 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
KR100744801B1 (ko) * | 2005-12-22 | 2007-08-01 | 매그나칩 반도체 유한회사 | 반도체 장치의 금속배선 형성방법 |
KR20170015790A (ko) * | 2015-07-31 | 2017-02-09 | 삼성전자주식회사 | 반도체 소자의 배선 형성 방법 |
-
2002
- 2002-07-23 KR KR1020020043126A patent/KR20040009252A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640950B1 (ko) * | 2004-12-29 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
KR100744801B1 (ko) * | 2005-12-22 | 2007-08-01 | 매그나칩 반도체 유한회사 | 반도체 장치의 금속배선 형성방법 |
KR20170015790A (ko) * | 2015-07-31 | 2017-02-09 | 삼성전자주식회사 | 반도체 소자의 배선 형성 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7622808B2 (en) | Semiconductor device and having trench interconnection | |
JP3778174B2 (ja) | 半導体装置及びその製造方法 | |
KR20030053055A (ko) | 반도체 장치의 상호 접속 구조체 형성 방법 | |
US20070232048A1 (en) | Damascene interconnection having a SiCOH low k layer | |
US6159661A (en) | Dual damascene process | |
JP2005142369A (ja) | 半導体装置の製造方法 | |
US7659196B2 (en) | Soluble hard mask for interlayer dielectric patterning | |
KR100442867B1 (ko) | 반도체 소자의 듀얼 다마신 구조 형성방법 | |
US7649264B2 (en) | Hard mask for low-k interlayer dielectric patterning | |
KR100441685B1 (ko) | 듀얼 다마신 공정 | |
JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
KR20040009252A (ko) | 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법 | |
KR20090069366A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100514523B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100439111B1 (ko) | 반도체소자의 금속배선 형성방법 | |
KR100497776B1 (ko) | 반도체 소자의 다층배선 구조 제조방법 | |
KR100737701B1 (ko) | 반도체 소자의 배선 형성 방법 | |
KR100598246B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
KR100578223B1 (ko) | 반도체소자의 듀얼대머신 형성방법 | |
KR100619401B1 (ko) | 반도체 소자의 제조 방법 | |
KR100784105B1 (ko) | 반도체 소자의 제조 방법 | |
KR100418920B1 (ko) | 반도체소자의배선형성방법 | |
KR100842670B1 (ko) | 반도체 소자 제조방법 | |
CN115346916A (zh) | 互连结构及其形成方法 | |
KR100590393B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |