KR100442867B1 - 반도체 소자의 듀얼 다마신 구조 형성방법 - Google Patents

반도체 소자의 듀얼 다마신 구조 형성방법 Download PDF

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Abstract

다마신 배선간의 노드 분리불량을 방지함과 동시에, 기생 캐패시턴스를 감소시킬 수 있는 반도체 소자의 듀얼 다마신 구조 형성방법을 개시한다. 개시된 본 발명은, 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 트렌치 레벨 절연막을 포함하는 절연 구조층 및 하드 마스크막을 순차적으로 증착한다. 그후, 하드 마스크막을 이용하여, 상기 비아 레벨의 절연막에 비아홀을 형성한다음, 상기 하드 마스크막을 이용하여, 상기 절연 구조층내에 상기 비아홀과 연통되는 트렌치를 형성하는 단계를 포함한다. 이때, 상기 트렌치 및 비아홀 형성시, 상기 절연 구조층 상부의 소정 두께 만큼 및 상기 하드 마스크막이 제거된다.

Description

반도체 소자의 듀얼 다마신 구조 형성방법{Method for forming dual damascene structure in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 저유전율막 내부에 듀얼 다마신 구조를 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증대됨에 따라, 기판상에 형성되는 도전층이 다층으로 형성되면서 그 사이즈 역시 감소되고 있다. 이와같이, 도전층이 미세한 사이즈를 가지며 다층을 배치되면, 층간에 저항 및 기생 캐패시턴스가 증대되어, 소자에 RC 지연이 발생된다.
이러한 RC 지연을 방지하기 위하여, 현재에는 층간 절연막으로 저유전 절연막(low-K)이 이용되고, 금속 배선 물질로서, 저 저항을 가지는 구리 금속이 이용되고 있다. 이때, 구리 금속막은 알려진 바와 같이, 직접 패터닝이 어렵기 때문에, 구리 금속막을 배선으로 사용하는 경우, 듀얼 다마신(dual damascene) 공정이 이용된다.
여기서, 도 1a 내지 도 1f를 참조하여, 종래의 저유전 절연막을 증간 절연막으로 이용하는 듀얼 다마신 구조 형성방법에 대하여 설명하도록 한다.
도 1a에 도시된 바와 같이, 반도체 소자가 형성된 반도체 기판(10) 상부에 콘택 플러그(20)를 포함하는 하지막(15)을 형성한다. 하지막(15) 표면에는 하부 하드 마스크막(17)이 형성될 수 있다. 하부 하드 마스크막(17) 및 콘택 플러그(20) 상부에 베리어막(22), 제 1 유기 폴리머층(25), 에치 스톱퍼(28) 및 제 2 유기 폴리머층(30)을 순차적으로 형성한다. 여기서, 제 1 유기 폴리머층(25)은 비아홀이 형성될 비아 레벨 절연막이고, 제 2 유기 폴리머층(30)은 트렌치가 형성될 트렌치 레벨 절연막이다.
이어서, 제 2 유기 폴리머층(30) 상부에 제 1 하드 마스크막(33) 및 제 2 하드 마스크막(35)을 순차적으로 적층한다. 이때, 제 1 및 제 2 하드마스크막(33,35)은 제 1 및 제 2 유기 폴리머층(25,28)을 식각하기 위한 식각 마스크로서 제공된다.
도 1b에 도시된 바와 같이, 제 2 하드 마스크막(35) 상부에 트렌치 한정용 제 1 포토레지스트 패턴(38)을 형성한다. 이어서, 제 1 포토레지스트 패턴(38)의 형태로 제 2 하드 마스크막(35)을 패터닝한다. 여기서, 도면의 "X1"은 제 1 포토레지스트 패턴(38)간의 간격을 나타내며, X1은 예정된 트렌치의 선폭이 된다.
다음, 도 1c에서와 같이, 제 1 포토레지스트 패턴(38)을 공지의 방식으로 제거한다. 이어서, 다시 제 2 및 제 1 하드 마스크막(35,33) 상부에 제 2 포토레지스트 패턴(40)을 형성한다. 여기서, 제 2 포토레지스트 패턴(40) 사이의 간격(X2)은 제 1 포토레지스트 패턴(38, 도 1b 참조) 사이의 간격(X1) 보다는 좁고, 바람직하게는 콘택 플러그(20)의 선폭과 거의 동일할 수 있다. 여기서, X2는 예정된 비아홀의 직경이 된다. 이에따라, 제 2 하드 마스크막(35)은 트렌치를 한정하기 위한 마스크가 되고, 제 1 하드 마스크막(33)은 비아홀을 한정하기 위한 마스크가 된다. 그후, 제 2 포토레지스트 패턴(40)에 의하여 노출된 제 1 하드 마스크막(33)을 식각한다.
도 1d를 참조하여, 제 2 포토레지스트 패턴(40)을 공지의 방식으로 제거한다. 이어서, 제 1 하드 마스크막(33)의 형태로, 노출된 제 2 유기 폴리머층(30)을 패터닝한다.
그 후에, 도 1e에 도시된 바와 같이, 패터닝된 제 2 유기 폴리머층(30)을 마스크로 하여 노출된 에치 스톱퍼(28)를 식각하는 동시에, 제 2 하드 마스크막(35)의 형태로 그 하부의 제 1 하드 마스크막(33)을 식각한다. 이에따라, 에치 스톱퍼(28)는 비아홀 직경 만큼의 간격을 갖고, 제 1 및 제 2 하드 마스크막(33,35)은 트렌치 선폭만큼의 간격을 갖는다. 그 후, 제 1 및 제 2 하드 마스크막(33,35)을 마스크로 하여, 노출된 제 2 유기 폴리머층(30)을 식각하는 동시에, 에치 스톱퍼(28)를 마스크로 하여 노출된 제 1 유기 폴리머층(30)을 식각한다. 이에따라, 제 2 유기 폴리머층(30)에는 "X1" 정도의 선폭을 갖는 트렌치(t)가 형성되고, 제 1 유기 폴리머층(25)에는 트렌치(t)와 연통되며 트렌치(t)보다는 선폭이 좁은 비아홀(h)이 형성된다.
다음, 도 1f에 도시된 바와 같이, 비어홀(h) 및 트렌치(t)에 의하여 노출된 베리어막(22) 및 에치 스톱퍼(28)를 제거하여, 듀얼 다마신 구조를 완성한다. 이때, 베리어막(22) 및 에치 스톱퍼(28)의 제거시, 제 2 하드 마스크막(33)이 동시에 제거될 수 있다. 이때, 제 2 유기 폴리머층(30) 상부에는 후속의 CMP 공정을 위하여, 제 1 하드 마스크막(33)이 잔류되어야 한다.
그후, 도면에는 도시되지 않았지만, 반도체 기판 구조물 상부에 구리 금속막을 상기 다마신이 충분히 매립되도록 증착한다음, 제 1 하드 마스크막(33)이 노출되도록 화학적 기계적 폴리슁(Chemical Mechanical Polishing: 이하, CMP)하여, 다마신 금속 배선을 형성한다.
그러나, 종래의 듀얼 다마신 구조 형성방법은, 듀얼 다마신 구조가 형성되는 층간 절연막이 유기 폴리머층으로 형성됨으로 인하여 다음과 같은 문제점이 있다.
종래에는 유기 폴리머층과 포토레지스트 패턴의 식각 선택비가 유사하므로,유기 폴리머층을 식각하는 마스크로 포토레지스트막을 사용하는 대신 실리콘 카바이드(SiC) 또는 실리콘 산화막(SiO2)와 같은 하드 마스크막을 사용하고 있다. 그러나, 도 1e에 도시된 바와 같이, 제 2 하드 마스크막(35)을 이용하여 제 1 하드 마스크막(33)을 식각하는 경우, 제 1 및 제 2 하드 마스크막(33,35)의 식각 선택비가 유사하므로, 제 2 하드 마스크막(35) 및 제 1 하드 마스크막(33)의 일부가 유실될 수 있다. 이와같이, 제 2 하드 마스크막(35) 및 제 1 하드 마스크막(33)의 일부가 유실되면, 유기 폴리머층을 식각하기 위한 하드 마스크막의 형상 변형이 초래된다. 이로 인하여, 형상 변형된 하드 마스크막들을 이용하여 제 2 유기 폴리머층(30)을 식각하면 도 2에 도시된 바와 같이, 잔류하는 제 1 하드 마스크막(33) 및 제 2 유기 폴리머층(30)의 형태가 경사면을 갖는 봉우리 형상으로 변형된다. 이에따라, 트렌치(t) 및 비아홀(h)에 구리와 같은 금속막을 매립후 CMP 공정시, 잔류하는 제 1 하드 마스크막(33)의 폭이 매우 좁아지므로, 노드 분리가 이루어지지 않는 문제점이 있다.
또한, 종래에는 층간 절연막으로 유기 폴리머층이 이용됨으로 인하여, 후속의 CMP 공정시, 층간 절연막의 기계적 강도를 확보하기 어렵다. 아울러, 유기 폴리머층의 유전율이 낮으므로, 그 내부에 형성되는 금속 배선이 도전되었을 때 발생되는 주울 열(Joule heat)을 용이하게 분산시키기 어렵다.
이에, 종래의 다른 방법으로, 층간 절연막의 일부를 유전율이 높은 실리콘 산화막으로 형성하는 기술이 제안되었는데, 이에 대하여 도 3a 내지 도 3d를 참조하여 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 소자가 형성된 반도체 기판(50) 상부에 콘택 플러그(60)를 포함하는 하지막(55)을 형성한다. 하지막(55) 표면에는 하부 하드 마스크막(57)이 형성되어 있다. 하부 하드 마스크막(57) 및 콘택 플러그(60) 상부에 베리어막(62), 실리콘 산화막(65) 및 유기 폴리머층(70)을 순차적으로 형성한다. 여기서, 실리콘 산화막(65)은 비아 레벨의 층간 절연막이 되고, 유기 폴리머층(70)은 트렌치 레벨의 절연막이 된다. 다음, 제 1 하드 마스크막(75) 및 제 2 하드 마스크막(80)을 순차적으로 적층한다. 이때, 제 1 하드 마스크막(75)으로는 상술한 바와 같이 실리콘 카바이드막이 이용될 수 있고, 제 2 하드 마스크막(80)으로는 실리콘 산화막이 이용될 수 있다. 그리고 나서, 제 2 하드 마스크막(80) 상부에 트렌치 한정용 제 1 포토레지스트 패턴(도시되지 않음)을 형성한다음, 제 1 포토레지스트 패턴의 형태로 제 2 하드 마스크막(80)을 패터닝한다. 그 후, 제 1 포토레지스트 패턴을 공지의 방식으로 제거한다음, 제 2 및 제 1 하드 마스크막(80,75) 상부에 비아홀 한정용 제 2 포토레지스트 패턴(도시되지 않음)을 형성한다. 여기서, 제 2 포토레지스트 패턴 사이의 간격은 제 1 포토레지스트 패턴 사이의 간격) 보다는 좁고, 바람직하게는 콘택 플러그(60)의 선폭과 거의 동일할 수 있다. 제 2 포토레지스트 패턴에 의하여 노출된 제 1 하드 마스크막(75)을 식각한다. 그후, 제 2 포토레지스트 패턴을 제거한다.
도 3b에 도시된 바와 같이, 제 1 하드 마스크막(75)을 마스크로 하여, 유기 폴리머층(70)을 식각한다.
그후, 도 3c에 도시된 바와 같이, 제 2 하드 마스크막(80)의 형태로 제 1 하드 마스크막(75)을 식각한다. 이와 동시에, 제 2 하드 마스크막(80)과 동일 물성을 갖는 실리콘 산화막(65) 역시, 유기 폴리머층(70)을 마스크로 하여 식각되어, 비아홀(h)이 형성된다.
다음, 도 3d에서와 같이, 제 1 및 제 2 하드 마스크막(75,80)의 형태로 유기 폴리머층(70)을 식각하여 트렌치(t)를 형성하여, 트렌치(t) 및 비아홀(h)을 갖는 듀얼 다마신 콘택홀을 형성한다. 그후, 노출된 베리어막(62)을 식각한다. 이때, 베리어막(62)의 식각시 제 2 하드 마스크막(80)도 동시에 제거된다.
그후, 도면에는 도시되지 않았지만, 반도체 기판 구조물 상부에 구리 금속막을 상기 다마신이 충분히 매립되도록 증착한다음, 제 1 하드 마스크막(33)이 노출되도록 CMP하여, 다마신 금속 배선을 형성한다.
상기의 방식은 층간 절연막의 일부로서 실리콘 산화막을 채용하므로써, 층간 절연막의 기계적 강도 특성 및 주울열 분산 특성은 개선시킬 수 있었다. 하지만, 비아홀(h)을 형성하기 위한 실리콘 산화막(65) 식각이, 제 2 하드 마스크막(80)을 마스크로 한 제 1 하드 마스크막(75)의 식각과 동시에 진행됨으로 인하여, 제 2 및 제 1 하드 마스크막(80,75)의 유실이 심각하게 발생되었다. 즉, 상술한 바와 같이, 층간 절연막으로 이용되는 실리콘 산화막(65)은 제 2 하드 마스크막(80)과는 두께 차이가 현저하므로, 비아홀을 형성하기 위한 실리콘 산화막(65) 식각시, 제 2 하드 마스크막(80) 및 제 1 하드 마스크막(75)의 유실이 심하게 발생되는 것이다. 이와같이, 하드 마스크막들이 유실이 심하게 발생되면, 상술한 바와 같이, 다마신 배선간의 노드 분리가 매우 어려워진다.
또한, 유전율이 높은 실리콘 산화막(SiO2)을 층간 절연막으로 사용함으로 인하여, 층간 절연막의 유전율이 전체적으로 상승하여, 기생 캐패시턴스가 발생될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다마신 배선간의 노드 분리불량을 방지함과 동시에, 기생 캐패시턴스를 감소시킬수 있는 반도체 소자의 듀얼 다마신 구조 형성방법을 제공하는 것이다.
도 1a 내지 도 1f는 종래의 제 1 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성방법을 설명하기 위한 단면도이다.
도 2는 종래의 제 1 기술의 문제점을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 종래의 제 2 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 125 - SiOC:H막
130,140 - 유기 폴리머 145,150 - 하드 마스크막
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 다마신 형성방법은, 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 트렌치 레벨 절연막을 포함하는 절연 구조층 및 하드 마스크막을 순차적으로 증착한다. 그후, 하드 마스크막을 이용하여, 상기 비아 레벨의 절연막에 비아홀을 형성한다음, 상기 하드 마스크막을 이용하여, 상기 절연 구조층내에 상기 비아홀과 연통되는 트렌치를 형성하는 단계를 포함한다. 이때, 상기 트렌치 및 비아홀 형성시, 상기 절연 구조층 상부의 소정 두께 만큼 및 상기 하드 마스크막이 제거된다.
여기서, 상기 절연 구조층은 트렌치 레벨의 절연막과, 그 상부에 형성되는에치 스톱퍼 및 에치 스톱퍼 상부에 형성되는 버퍼 절연막을 포함하며, 상기 트렌치 형성시, 상기 버퍼 절연막이 제거된다. 또한, 상기 트렌치 레벨의 절연막 및 버퍼 절연막은 유기 폴리머층이다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 형성방법은, 먼저, 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 트렌치 레벨의 절연막, 에치 스톱퍼, 버퍼 절연막, 제 1 하드 마스크막 및 제 2 하드 마스크막을 순차적으로 증착한다. 다음, 상기 제 2 하드 마스크막을 제 1 간격을 갖도록 패터닝하고, 상기 제 1 하드 마스크막을 상기 제 1 간격보다 좁은 제 2 간격을 갖도록 패터닝한다. 그후에, 상기 제 1 하드 마스크막의 형태로 상기 버퍼 절연막을 식각한다. 이어서, 상기 제 2 하드 마스크막의 형태로, 상기 제 1 하드 마스크막을 식각하는 동시에, 상기 식각된 버퍼 절연막의 형태로 에치 스톱퍼를 식각한다. 그러고나서, 상기 제 2 및 제 1 하드 마스크막의 형태로 상기 식각된 버퍼 절연막을 재차 식각하는 동시에, 상기 식각된 에치 스톱퍼의 형태로 트렌치 레벨의 절연막을 식각한다. 그후, 상기 식각된 트렌치 레벨의 절연막을 마스크로 하여 상기 비아 레벨의 절연막을 식각하므로써 상기 비아 레벨 절연막에 비아홀을 형성하는 동시에, 상기 식각된 버퍼 절연막의 형태로 에치 스톱퍼를 재차 식각한다. 다음, 상기 재차 식각된 에치 스톱퍼를 마스크로 하여 노출된 트렌치 레벨의 절연막을 식각하므로써, 상기 트렌치 레벨의 절연막에 트렌치를 형성한다. 여기서, 상기 비아홀 형성시, 제 2 및 제 1 하드 마스크막이 동시에 제거되고, 상기 트렌치 형성시, 상기 버퍼 절연막이 제거된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 소자의 듀얼 다마신 형성방법은, 먼저, 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 SiOC:H막, 제 1 유기 폴리머층, 에치 스톱퍼, 제 2 유기 폴리머층, 제 1 하드 마스크막 및 제 2 하드 마스크막을 순차적으로 증착한다. 다음, 상기 제 2 하드 마스크막을 제 1 간격을 갖도록 패터닝하고, 노출된 제 1 하드 마스크막을 상기 제 1 간격보다 좁은 제 2 간격을 갖도록 패터닝한다. 그후, 상기 제 1 하드 마스크막의 형태로 상기 제 2 유기 폴리머층을 식각한다. 다음, 상기 제 2 하드 마스크막의 형태로, 상기 제 1 하드 마스크막을 식각하는 동시에, 상기 식각된 제 2 유기 폴리머층의 형태로 에치 스톱퍼를 식각한다. 이어서, 상기 제 2 및 제 1 하드 마스크막의 형태로 상기 식각된 제 2 유기 폴리머층을 재차 식각하는 동시에, 상기 식각된 에치 스톱퍼를 마스크로 하여 상기 제 1 유기 폴리머층을 식각한다. 그러고 나서, 상기 식각된 제 1 유기 폴리머층을 마스크로 하여, 노출된 SiOC:H막을 식각하여 상기 SiOC:H막 내부에 비아홀을 형성하는 동시에, 상기 식각된 제 2 유기 폴리머층의 형태로 상기 식각된 에치 스톱퍼를 식각한다. 다음, 상기 식각된 에치 스톱퍼를 마스크로 하여, 노출된 제 1 유기 폴리머층을 식각하므로써, 상기 제 1 유기 폴리머층에 트렌치를 형성한다. 이때, 상기 비아홀을 형성시, 상기 제 2 및 제 1 하드 마스크막이 동시에 제거되고, 상기 트렌치를 형성시, 상기 버퍼 절연막이 제거된다.
여기서, 상기 에치 스톱퍼는 실리콘 카바이드막(SiC), 실리콘 산화막(SiO2) 또는 실리콘 나이트라이드막이 이용될 수 있다.
또한, 상기 제 1 하드 마스크막 및 제 2 하드 마스크막은 상기 제 1 및 제 2유기 폴리머층과 식각 선택비가 상이하면서, 상기 에치 스톱퍼와는 식각 선택비가 유사한 물질이 이용될 수 있다.
바람직하게는, 상기 제 1 하드 마스크막은 상기 제 1 하드 마스크막은 실리콘 카바이드막, 실리콘 나이트라이드막(SiN)및 실리콘 산화막 중 어느 하나를 사용하고, 상기 제 2 하드 마스크막은 상기 제 1 하드 마스크막이 실리콘 카바이드막 또는 실리콘 나이트라이드막일 경우 실리콘 산화막을 사용하고, 상기 제 1 하드 마스크막이 실리콘 산화막일 경우 실리콘 카바이드막 또는 실리콘 나이트라이드막을 사용할 수 있다.
아울러, 상기 제 1 간격은 비아홀의 직경에 해당하고, 상기 제 2 간격은 트렌치의 선폭에 해당한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의층이 개재되어질 수 있다.
첨부한 도면 도 4a 내지 도 4h는 본 발명에 따른 다마신 구조 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 소자들이 형성된 반도체 기판(100) 상부에 하지막(110)이 형성된다. 이때, 하지막(110)은 실리콘 산화막 또는 유기 폴리머층일 수 있다. 하지막(110) 상부에 하부 하드 마스크막(115)이 형성되고, 하지막(110) 및 하부 하드 마스크막(115) 내부에 콘택 플러그(120)를 공지의 방식으로 형성한다. 여기서, 콘택 플러그(120)는 예를들어, 구리(Cu) 플러그일 수 있다. 이러한 콘택 플러그(120) 및 하부 하드 마스크막(115) 상부에 베리어막(122)을 형성한다. 여기서, 베리어막(122)으로는 예를들어, 실리콘 카바이드막이 이용될 수 있다. 베리어막(122) 상부에 비아 레벨의 절연막으로서, 유전율이 실리콘 산화막 보다는 낮으면서 기계적 강도 및 열 전도 특성이 우수한 절연막, 예를들어, SiOC:H막, SiCO막, HSQ막 또는 다공성 실리카 같은 막이 이용된다. 본 실시예에서는 비아 레벨의 절연막으로서, SiOC:H막(120)이 이용된다. SiOC:H막(125) 상부에 종래와 마찬가지로 제 1 유기 폴리머층(130), 에치 스톱퍼(135) 및 제 2 유기 폴리머층(140)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 유기 폴리머층(130,140)은 포토레지스트와 거의 유사한 식각 선택비를 갖는다. 에치 스톱퍼(135)는 제 1 및 제 2 유기 폴리머층과는 식각 선택비가 우수한 실리콘 카바이드막, 실리콘 산화막 또는 실리콘 나이트라이드막이 이용된다. 그후, 제 2 유기 폴리머층(140) 상부에 제 1 하드 마스크막(145) 및 제 2 하드 마스크막(150)을 순차적으로 형성한다. 여기서, 제1 하드 마스크막(145)으로는 예를들어, 실리콘 카바이드막, 실리콘 나이트라이드막 또는 실리콘 산화막으로 형성하고, 제 2 하드 마스크막은 상기 제 1 하드 마스크막이 실리콘 카바이드막 또는 실리콘 나이트라이드막일 경우 실리콘 산화막을 사용하고, 제 1 하드 마스크막이 실리콘 산화막일 경우 실리콘 카바이드막 및 실리콘 나이트라이드막을 사용할 수 있다.
그 후, 도 4b에 도시된 바와 같이, 제 2 하드 마스크막(150) 상부에 제 1 포토레지스트 패턴(155)을 형성한다. 이때, 제 1 포토레지스트 패턴(155)은 다마신 구조의 트렌치 영역을 한정하기 위한 마스크로, 예를들어, Y1의 간격을 갖는다. 여기서, Y1은 이후 트렌치의 선폭이 된다. 그런 다음, 제 1 포토레지스트 패턴(155)을 마스크로 하여, 노출된 제 2 하드 마스크막(150)을 패터닝한다.
이어서, 도 4c에서와 같이, 제 1 포토레지스트 패턴(155)을 공지의 방식으로 제거한다음, 노출된 제 1 및 제 2 하드 마스크막(145,150)의 상부 소정 부분에 제 2 포토레지스트 패턴(160)을 공지의 방식으로 형성한다. 여기서, 제 2 포토레지스트 패턴(160)은 다마신 구조의 비아홀 영역을 한정하기 위한 마스크로, 예를들어, 제 2 하드 마스크막의 간격(Y1)보다는 좁은 간격(Y2)을 갖는다. 이때, "Y2"는 이후 형성될 비아홀의 직경이 된다.
그리고 나서, 도 4d에 도시된 바와 같이, 공지의 방식으로 제 2 포토레지스트 패턴(160)을 제거한다. 그후, Y2 만큼의 간격을 갖는 제 1 하드 마스크막(145)을 마스크로 하여, 제 2 유기 폴리머층(140)을 식각한다. 이에따라, 제 2 유기 폴리머층(140) 내부에 비아홀 수준의 선폭을 갖는 홀이 형성된다. 제 2 유기 폴리머층(140)은 예를들어, 산소(O) 성분을 포함하는 가스, 예를들어, N2O2가스로 식각될 수 있다. 또한, 제 2 유기 폴리머층(140)의 식각으로, 에치 스톱퍼(135)의 소정 부분이 노출된다.
도 4e를 참조하여, 제 2 하드 마스크막(150)을 마스크로 하여, 노출된 제 1 하드 마스크막(145)을 식각한다. 이때, 에치 스톱퍼(135)와 제 1 하드 마스크막(145)은 유사한 식각 선택비를 갖는다. 그러므로, 제 1 하드 마스크막(145) 식각과 동시에, 패터닝된 제 2 유기 폴리머층(140)을 마스크로 하여, 노출된 에치 스톱퍼(135) 역시 식각된다. 이에따라, 제 1 및 제 2 하드 마스크막(150)은 트렌치 선폭정도로 이격되어 있고, 에치 스톱퍼(135)는 비아홀 선폭 정도로 이격되어 있다.
그 다음, 도 4f에 도시된 바와 같이, 제 1 및 제 2 하드 마스크막(145,150)을 마스크로 하여, 제 2 유기 폴리머층(140)을 재차 식각한다. 이와 동시에, 에치 스톱퍼(135)에 의하여 제 1 유기 폴리머층(130)이 식각된다. 이에따라, 제 2 유기 폴리머층(140)에는 트렌치 수준의 선폭을 갖는 홀이 형성되고, 제 1 유기 폴리머층(130)에는 비아홀 수준의 선폭을 갖는 홀이 형성된다. 여기서, 제 1 및 제 2 유기 폴리머층(140,130)은 동일한 식각 선택비를 가지므로, 상기 공정을 동시에 진행할 수 있다.
도 4g를 참조하여, 제 1 유기 폴리머층(130)을 마스크로 하여, 노출된 SiOC:H막(125) 및 베리어막(122)을 식각하여, SiOC:H막(125)내에 비아홀(H)을 형성한다. 이과정에서, SiOC:H막(125)과 유사한 식각 선택비를 갖는 제 1 및 제 2 하드마스크막(145,150) 및 제 2 유기 폴리머층(140)에 의하여 노출된 에치 스톱퍼(135)는 SiOC:H막(125) 및 베리어막(122) 식각시 동시에 식각된다. 이에따라, 제 2 유기 폴리머층(140) 상부에는 제 1 및 제 2 하드 산화막(145,150)이 모두 제거되고, 에치 스톱퍼(135)는 트렌치 선폭 정도의 홀을 갖는 제 2 유기 폴리머층(140)의 형태로 잔류하게 된다.
그후, 도 4h에 도시된 바와 같이, 에치 스톱퍼(135)의 형태로 제 1 유기 폴리머층(130)을 식각하여, 제 1 유기 폴리머층(130) 내부에 트렌치(T)를 형성한다. 제 1 유기 폴리머층(130)의 식각시, 에치 스톱퍼(135) 상부의 제 2 유기 폴리머층(130)은 식각 개스에 노출되어 있으므로 제 1 유기 폴리머층(130) 식각시 동시에 제거된다. 이에따라, 트렌치(T) 및 비아홀(H)을 갖는 듀얼 다마신 구조가 형성된다.
그후, 도면에는 도시되지 않았지만, 다마신 구조가 충분히 매립되도록 구리 금속막을 형성한다음, 구리 금속막을 에치 스톱퍼가 노출될 때까지 CMP 하여, 다마신 금속 배선을 형성한다.
본 실시예에 의하면, 제 2 하드 마스크막(150)을 이용하여, 제 1 하드 마스크막(145)을 식각하는 공정시, 제 2 하드 마스크막(150) 및 제 1 하드 마스크막이 일부가 유실되어, 잔류하는 제 1 하드 마스크막(145) 및 제 2 유기 폴리머층(140)이 봉우리 형태를 갖을 수 있다. 하지만, 이러한 형상을 가진 제 1 하드 마스크막(145) 및 제 2 유기 폴리머층(140)은 후속 공정에서 모두 제거되므로, 이후 CMP 공정에 영향을 미치지 아니한다.
더불어, 본 실시예에서는 다마신 구조의 비아홀이 형성되는 레벨의 층간 절연막으로, 기계적 강도 및 열 전도 특성이 우수한 SiOC:H막이 형성된다. 이에따라, 후속의 CMP 공정시, 층간 절연막의 기계적 강도가 우수해지고, 다마신 금속 배선이 도전될 때, 주울열 확산이 용이할 뿐 아니라, 유전율 역시 충분히 낮으므로, 기생 캐패시턴스를 감소시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 형상 변형이 이루어진 하드 마스크막 및 제 2 유기 폴리머층이, 트렌치를 형성하는 공정중 제거되므로써, 노드 분리 불량을 방지할 수 있다. 아울러, 듀얼 다마신 구조의 비아 레벨에 해당하는 층간 절연막으로 SiOC:H막을 형성하므로써, 기생 캐패시턴스는 줄이면서, 층간 절연막의 기계적 강도 및 열 도전성을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (18)

  1. 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 트렌치 레벨 절연막을 포함하는 절연 구조층 및 하드 마스크막을 순차적으로 증착하는 단계;
    상기 하드 마스크막을 이용하여, 상기 비아 레벨의 절연막에 비아홀을 형성하는 단계; 및
    상기 하드 마스크막을 이용하여, 상기 절연 구조층내에 상기 비아홀과 연통되는 트렌치를 형성하는 단계를 포함하며,
    상기 트렌치 및 비아홀 형성시, 상기 소정 두께에 해당하는 절연 구조층 상부 및 상기 하드 마스크막이 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  2. 제 1 항에 있어서,
    상기 비아 레벨의 절연막은 SiOC:H막, SiOC막, HSQ막 및 다공성 실리카 물질중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  3. 제 1 항에 있어서,
    상기 절연 구조층은 트렌치 레벨의 절연막과, 그 상부에 형성되는 에치 스톱퍼 및 에치 스톱퍼 상부에 형성되는 버퍼 절연막을 포함하며,
    상기 트렌치 형성시, 상기 버퍼 절연막이 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  4. 제 3 항에 있어서,
    상기 트렌치 레벨의 절연막 및 버퍼 절연막은 유기 폴리머층인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크막은 실리콘 카바이드막, 실리콘 산화막, 실리콘 나이트라이드막 중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  6. (a) 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 트렌치 레벨의 절연막, 에치 스톱퍼, 버퍼 절연막, 제 1 하드 마스크막 및 제 2 하드 마스크막을 순차적으로 증착하는 단계;
    (b) 상기 제 2 하드 마스크막을 제 1 간격을 갖도록 패터닝하는 단계;
    (c) 상기 제 1 하드 마스크막을 상기 제 1 간격보다 좁은 제 2 간격을 갖도록 패터닝하는 단계;
    (d) 상기 제 1 하드 마스크막의 형태로 상기 버퍼 절연막을 식각하는 단계;
    (e) 상기 제 2 하드 마스크막의 형태로, 상기 제 1 하드 마스크막을 식각하는 동시에, 상기 식각된 버퍼 절연막의 형태로 에치 스톱퍼를 식각하는 단계;
    (f) 상기 제 2 및 제 1 하드 마스크막의 형태로 상기 식각된 버퍼 절연막을 재차 식각하는 동시에, 상기 식각된 에치 스톱퍼의 형태로 트렌치 레벨의 절연막을 식각하는 단계;
    (g) 상기 식각된 트렌치 레벨의 절연막을 마스크로 하여 상기 비아 레벨의절연막을 식각하므로써 상기 비아 레벨 절연막에 비아홀을 형성하는 동시에, 상기 식각된 버퍼 절연막의 형태로 에치 스톱퍼를 재차 식각하는 단계; 및
    (h) 상기 재차 식각된 에치 스톱퍼를 마스크로 하여 노출된 트렌치 레벨의 절연막을 식각하므로써, 상기 트렌치 레벨의 절연막에 트렌치를 형성하는 단계를 포함하며,
    상기 (g)단계시, 상기 제 2 및 제 1 하드 마스크막이 동시에 제거되고, (h) 단계시, 상기 버퍼 절연막이 제거되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  7. 제 6 항에 있어서,
    상기 비아 레벨의 절연막은 상기 유기 폴리머층들과 식각 선택비가 우수하면서, 실리콘 산화막에 비하여 유전율이 낮은 절연막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  8. 제 6 항에 있어서, 상기 비아 레벨 절연막은 SiOC:H, SiOC막, HSQ막 및 다공성 실리카 물질중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  9. 제 6 항에 있어서,
    상기 에치 스톱퍼는 실리콘 카바이드막, 실리콘 산화막 또는 실리콘 나이트라이드막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  10. 제 6 항에 있어서,
    상기 트렌치 레벨의 절연막 및 상기 버퍼 절연막은 유기 폴리머층인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  11. 제 6 항에 있어서,
    상기 제 1 하드 마스크막 및 제 2 하드 마스크막은 상기 버퍼 절연막 및 트렌치 레벨의 절연막과 식각 선택비가 상이하면서, 상기 에치 스톱퍼와는 식각 선택비가 유사한 물질인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  12. 제 9 항에 있어서,
    상기 제 1 하드 마스크막은 실리콘 카바이드막, 실리콘 나이트라이드막(SiN)및 실리콘 산화막 중 어느 하나를 사용하고,
    상기 제 2 하드 마스크막은 상기 제 1 하드 마스크막이 실리콘 카바이드막 또는 실리콘 나이트라이드막일 경우 실리콘 산화막을 사용하고,
    상기 제 1 하드 마스크막이 실리콘 산화막일 경우 실리콘 카바이드막 또는 실리콘 나이트라이드막을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  13. 제 6 항에 있어서,
    상기 제 1 간격은 비아홀의 직경이고, 상기 제 2 간격은 트렌치의 선폭인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  14. (a) 콘택 플러그를 포함하는 하지막이 형성된 반도체 기판 상부에 비아 레벨의 절연막, 제 1 유기 폴리머층, 에치 스톱퍼, 제 2 유기 폴리머층, 제 1 하드 마스크막 및 제 2 하드 마스크막을 순차적으로 증착하는 단계;
    (b) 상기 제 2 하드 마스크막을 제 1 간격을 갖도록 패터닝하는 단계;
    (c) 노출된 제 1 하드 마스크막을 상기 제 1 간격보다 좁은 제 2 간격을 갖도록 패터닝하는 단계;
    (d) 상기 제 1 하드 마스크막의 형태로 상기 제 2 유기 폴리머층을 식각하는 단계;
    (e) 상기 제 2 하드 마스크막의 형태로, 상기 제 1 하드 마스크막을 식각하는 동시에, 상기 식각된 제 2 유기 폴리머층의 형태로 에치 스톱퍼를 식각하는 단계;
    (f) 상기 제 2 및 제 1 하드 마스크막의 형태로 상기 식각된 제 2 유기 폴리머층을 재차 식각하는 동시에, 상기 식각된 에치 스톱퍼를 마스크로 하여 상기 제 1 유기 폴리머층을 식각하는 단계;
    (g) 상기 식각된 제 1 유기 폴리머층을 마스크로 하여, 노출된 비아 레벨 절연막을 식각하여 상기 비아 레벨 절연막 내부에 비아홀을 형성하는 동시에, 상기 식각된 제 2 유기 폴리머층의 형태로 상기 식각된 에치 스톱퍼를 식각하는 단계; 및
    (h) 상기 식각된 에치 스톱퍼를 마스크로 하여, 노출된 제 1 유기 폴리머층을 식각하므로써, 상기 제 1 유기 폴리머층에 트렌치를 형성하는 단계를 포함하며,
    상기 (g)단계시, 상기 제 2 및 제 1 하드 마스크막이 동시에 제거되고, (h) 단계시, 상기 버퍼 절연막이 제거되며,
    상기 비아 레벨 절연막은 SiOC:H막, SiOC막, HSQ막 및 다공성 실리카 물질중 선택되는 하나로 형성되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  15. 제 14 항에 있어서,
    상기 에치 스톱퍼는 실리콘 카바이드막, 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  16. 제 15 항에 있어서,
    상기 제 1 하드 마스크막 및 제 2 하드 마스크막은 상기 제 1 및 제 2 유기 폴리머층과 식각 선택비가 상이하면서, 상기 에치 스톱퍼와는 식각 선택비가 유사한 물질인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  17. 제 14 항에 있어서,
    상기 제 1 하드 마스크막은 실리콘 카바이드막, 실리콘 나이트라이드막(SiN)및 실리콘 산화막 중 어느 하나를 사용하고,
    상기 제 2 하드 마스크막은 상기 제 1 하드 마스크막이 실리콘 카바이드막 또는 실리콘 나이트라이드막일 경우 실리콘 산화막을 사용하고,
    상기 제 1 하드 마스크막이 실리콘 산화막일 경우 실리콘 카바이드막 또는 실리콘 나이트라이드막을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
  18. 제 14 항에 있어서,
    상기 제 1 간격은 비아홀의 직경이고, 상기 제 2 간격은 트렌치의 선폭인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성방법.
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