CN110544671A - 半导体结构的形成方法 - Google Patents

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Abstract

公开了一种半导体结构的形成方法，包括：在半导体衬底上形成叠层结构；在所述叠层结构上形成图案化的掩膜层；在所述叠层结构中形成接触孔和沟槽；在所述接触孔和沟槽中形成第二导电通道和第三导电通道，其中，所述图案化的掩膜层包括与所述第一导电通道相对应的接触孔图案和沟槽图案，所述接触孔图案和沟槽图案的高度通过所述第一介电层和第二介电层的材料和高度设置。本申请公开的方法中，采用灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法或离子束气体辅助沉积方法形成图案化的掩膜层，并使用干法蚀刻对半导体结构进行蚀刻，将掩膜层的图案转移到叠层结构中，减少了工艺步骤，降低了工艺复杂性。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体器件制作技术的飞速发展，半导体器件已经具有深亚微米结构。由于集成电路中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜至于其间，用于连接半导体器件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在层间绝缘膜中形成沟槽(trench)和接触孔(via)，然后用导电材料填充所述沟槽和接触孔。
现有工艺中，存在先形成沟槽和先形成接触孔两种工艺，但两种工艺都至少需要两次掩膜两次蚀刻。在先形成沟槽的工艺中，形成接触孔的掩膜图案需要控制底部轮廓，在先形成接触孔的工艺中，形成沟槽的掩膜需要覆盖接触孔，因此两种工艺都存在工艺复杂的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体结构的形成方法，通过使用灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法等技术形成图案化的掩膜层，对介电层进行蚀刻，从而降低了双镶嵌结构中形成沟槽和接触孔的工艺步骤和工艺复杂性。
根据本发明的一方面，提供一种半导体结构的形成方法，包括：在半导体衬底上形成叠层结构，所述半导体衬底包括布线层和位于所述布线层中的第一导电通道，所述叠层结构包括第一蚀刻停止层，第一介电层，第二蚀刻停止层和第二介电层；在所述叠层结构上形成图案化的掩膜层；在所述叠层结构中形成接触孔和沟槽；在所述接触孔和沟槽中形成第二导电通道和第三导电通道，其中，所述图案化的掩膜层包括与所述第一导电通道相对应的接触孔图案和沟槽图案，所述接触孔图案和沟槽图案的高度通过所述第一介电层和第二介电层的材料和高度设置。
可选地，所述沟槽图案的高度不小于所述接触孔图案的高度。
可选地，所述形成图案化的掩膜层的方法包括：灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法和离子束气体辅助沉积方法。
可选地，使用所述灰阶光刻方法形成所述图案化的掩膜层的步骤包括：在所述第二介电层上形成掩膜层；使用灰阶电子束对所述掩膜层进行分区域曝光；对所述曝光的掩膜层进行显影，其中，通过控制所述电子束的能量，使得所述掩膜层的不同区域的曝光深度不同，从而形成所述图案化的掩膜层。
可选地，使用所述纳米压印方法形成所述图案化的掩膜层的步骤包括：在所述第二介电层上形成掩膜层；使用纳米压印模板对所述掩膜层进行压印；待所述掩膜层固化后移走所述纳米压印模板，其中，所述纳米压印模板具有与所述图案化的掩膜层的图案相匹配的凸块，通过控制所述纳米压印模板的凸块高度，从而形成所述图案化的掩膜层。
可选地，使用所述灰阶掩模版光刻方法形成所述图案化的掩膜层的步骤包括：在所述第二介电层上形成掩膜层；使用光束通过灰阶掩模版对所述掩膜层进行分区域曝光；对所述曝光的掩膜层进行显影，其中，所述灰阶掩膜版包括透光层和不透光层，通过控制所述不透光层的缝隙数量和/或尺寸控制穿过所述灰阶掩模版的光束能量，使得所述掩膜层的不同区域的曝光深度不同，从而形成所述图案化的掩膜层。
可选地，所述灰阶掩膜版还包括半透光层，通过控制所述半透光层的厚度来控制穿过所述灰阶掩模版的光束能量。
可选地，使用所述离子束气体辅助沉积方法形成所述图案化的掩膜层的步骤包括：将离子束入射在所述第二介电层的表面上；向所述离子束入射的所述第二介电层的表面通入前驱气体；改变所述离子束和前驱气体的位置，形成图案化的掩膜层，其中，所述前驱气体在所述离子束作用下生成挥发性和非挥发性物质，所述非挥发性物质沉积形成掩膜层，通过控制所述前驱气体的流量、所述离子束的能量和直径形成所述图案化的掩膜层。
可选地，所述掩膜层的材料包括：光刻胶或者金属。
可选地，在所述叠层结构中形成接触孔和沟槽的步骤包括：通过所述图案化的掩膜层对所述叠层结构进行蚀刻；在所述第二介电层中形成伪接触孔；去除所述伪接触孔下方的第二蚀刻停止层；在所述第一介电层中形成接触孔，在所述第二介电层中形成沟槽；去除所述接触孔和所述沟槽下方的蚀刻停止层，其中，采用干法蚀刻对所述叠层结构进行蚀刻，所述接触孔暴露所述第一导电通道。
本发明提供的半导体结构的形成方法，采用灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法等技术形成图案化的掩膜层，并使用干法蚀刻将掩膜层的图案转移到介电层中，可以降低双镶嵌结构中沟槽和接触孔形成过程中的工艺步骤，降低了工艺复杂性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a至1g示出了本发明实施例半导体结构的形成方法中各阶段的截面图；
图2a和2b示出了本发明实施例一灰阶光刻方法形成掩膜层的原理图；
图3a和3b示出了本发明实施例二纳米压印方法形成掩膜层的原理图；
图4a至4c示出了本发明实施例三灰阶掩模版光刻方法形成掩膜层的原理图；
图5a和5b示出了本发明实施例四离子束气体辅助沉积方法形成掩膜层的原理图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a至图1g示出了本发明实施例的半导体结构的形成方法各阶段的截面图，在该实施例中，包括四种形成图案化掩膜层的方法，具体的，四种方法分别为灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法。
该方法开始于半导体衬底110，该半导体衬底例如内含诸如MOS晶体管等半导体器件，在所述半导体衬底110上形成有布线层121，在该布线层121中包括第一导电通道140。
如图1a所示，在布线层121上形成叠层结构，所述叠层结构从布线层121开始依次包括第一蚀刻停止层131，第一介电层122，第二蚀刻停止层132和第二介电层123。
在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发(Electron BeamMachining，EBM)、化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Layer Deposition，ALD)、溅射等，在半导体衬底110的布线层121的表面依次沉积材料形成包括第一蚀刻停止层131，第一介电层122，第二蚀刻停止层132和第二介电层123的叠层结构，可选的，在形成每一层后进行化学机械抛光，使每一层都具有平坦的表面。
在该实施例中，第一蚀刻停止层131用于防止半导体衬底110上的布线层121扩散到第一介电层122中，也可以用于防止后续蚀刻步骤中布线层121被蚀刻。第二蚀刻停止层132用于防止后续蚀刻步骤中第一介电层122被蚀刻而导致的沟槽(trench)深浅不一的问题。第一蚀刻停止层131和第二蚀刻停止层132的材料例如为SiN层或SiON(氮氧化硅)层等。
在该实施例中，第一介电层122和第二介电层123是为了起到绝缘的作用，材料例如为氧化物。
进一步地，如图1b所示，在叠层结构的表面形成图案化的掩膜层101，该掩膜层101的图案由沟槽图案103和接触孔图案102组成。
在该实施例中，形成的掩膜层101的图案形状和半导体结构中后续形成的导电通道的形状有关。例如，该掩膜层101的图案同时具有沟槽图案103和接触孔图案102，在该图案中，接触孔图案102的直径a1小于沟槽图案103的直径a2，沟槽图案103位于接触孔图案102上方，整体图案形状大致呈现T型，且该图案的位置与布线层121中的第一导电通道140的位置相对应。在该图案中，沟槽图案103的高度h1不小于接触孔图案102的高度h2，且接触孔图案102区域与第二介电层123之间的掩膜层101最薄，或者接触孔图案102部分没有掩膜层101，暴露第二介电层123的表面。
在该实施例中，形成的图案化掩膜层101的沟槽图案103和接触孔图案102的高度通过所述第一介电层122和第二介电层123的材料和高度设置。例如，当在后续的蚀刻步骤中，对介电层和掩膜层101的蚀刻选择性比为1:1时，则掩膜层101的沟槽图案103(接触孔图案102)的高度h1(h2)至少不低于第二介电层123(第一介电层122)的高度h3(h4)。当介电层和掩膜层101的蚀刻选择性比大于1时，掩膜层101的沟槽图案103(接触孔图案102)的高度h1(h2)低于第二介电层123(第一介电层122)的高度h3(h4)；当介电层和掩膜层101的蚀刻选择性比小于1时，掩膜层101的沟槽图案103(接触孔图案102)的高度h1(h2)高于第二介电层123(第一介电层122)的高度h3(h4)。在该实施例中，沟槽图案103或接触孔图案102的高度均为蚀刻选择性和配方协同优化后的最佳高度。
在该实施例中，形成图案化的掩膜层101的方法包括灰阶光刻方法，纳米压印方法、灰阶掩模版光刻方法和离子束气体辅助沉积方法。
图2a和2b示出了本发明实施例一灰阶光刻方法形成图案化掩膜层201的原理图。
如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在第二介电层223的表面沉积形成掩膜层201。
该掩膜层201的材料例如为正性光刻胶，正性光刻胶经曝光后会形成可溶物质，在该实施例中，形成的正性光刻胶掩膜层201具有一定的厚度，便于后续步骤中对掩膜层201图案化。
进一步地，采用灰阶电子束202对上述形成的掩膜层201进行图案化。
灰阶光刻方法是一种利用不同强度的电子束曝光不同区域的曝光胶的曝光技术，通过控制电子束的入射能量，使得不同区域的曝光高度不同。当电子束的入射能量较低时，曝光胶的曝光高度较小，当电子束的入射能量较高时，曝光胶的曝光高度较大。
在该实施例中，根据介电层的材料及其高度、介电层和掩膜层201的蚀刻比设置掩模层201需要曝光的各区域范围及图案的高度，进而计算出各区域的电子束入射能量大小(例如各区域的曝光直径、曝光计量、和/或曝光时间)。其中，所述图案由沟槽图案和接触孔图案组成，沟槽图案和接触孔图案的高度可以设置为相同的大小，或者沟槽图案的高度h1大于接触孔图案的高度h2。
在该步骤中，可以通过控制掩膜层201不同区域的灰阶电子束的入射能量，对掩膜层201进行曝光，控制如图1b所示的接触孔图案102区域的灰阶电子束能量最大，沟槽图案103区域由于部分区域与接触孔102区域相重合，因此沟槽图案103区域中除了接触孔102对应部分的其他区域的灰阶电子束能量次之，其他区域的灰阶电子束能量最小或没有。将曝光后的半导体结构放到相应的溶液中，在给定的显影时间内，曝光胶图案化。举例说明，图案化的掩模层201与图1b中掩模层101具有相同的图案宽度区域和图案高度。
图3a和3b示出了本发明实施例二纳米压印方法形成图案化掩膜层301的原理图。
如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在第二介电层323的表面沉积形成掩膜层301。
该掩膜层301的材料例如为光刻胶，光刻胶在成膜性能、压印性能(包括硬度和黏度，固化速度，界面性质等)、抗蚀刻能力等方面具有良好的性能，在该实施例中，形成的光刻胶掩膜层301具有一定的厚度，便于后续步骤中对掩膜层301图案化。
进一步地，采用纳米压印模板302对上述形成的掩膜层301进行图案化。
纳米压印方法，是通过光刻胶辅助，将模板上的微纳结构转移到待加工材料上的技术。纳米压印方法具有高精度、高分辨率、成本低、可重复多次利用的优点。
在该实施例中，可以根据介电层的材料及其高度、介电层和掩膜层301的蚀刻比设置掩模层301需要压印的各区域范围及图案的高度，根据掩模层301的图案计算纳米压印模板302的各区域范围及图案的高度，进而定制纳米压印模板302，纳米压印模板302的图案与所述掩膜层301的图案相匹配。其中，掩膜层301的图案由沟槽图案和接触孔图案组成，沟槽图案和接触孔图案的高度可以设置为相同的大小，或者沟槽图案的高度h1大于接触孔图案的高度h2。在该实施例中，纳米压印模板302具有与沟槽图案的直径和高度均相同的沟槽凸块和与接触孔图案的直径和高度均相同的接触孔凸块，接触孔凸块的直径小于沟槽凸块的直径，且接触孔凸块位于沟槽凸块下的中间区域。
在该步骤中，在形成掩膜层301后，趁掩膜层301还未固化，将定制的纳米压印模板302压在掩膜层301表面的相应位置，采用加压的方式使纳米压印模板302的图案转移到掩膜层301上，再使用紫外光或其他方式使掩膜层301固化，最后移走纳米压印模板302，形成图案化的掩膜层301。举例说明，掩膜层301与图1b中掩模层101具有相同的图案宽度区域和图案高度。
图4a，4b和4c示出了本发明实施例三灰阶掩模版光刻方法形成掩膜层的原理图，其中，图4c仅示出了灰阶掩模版另一实施例的示意图。
如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在第二介电层423的表面沉积形成掩膜层401。
该掩膜层401的材料例如为正性光刻胶，正性光刻胶经曝光后会形成可溶物质，在该实施例中，形成的正性光刻胶掩膜层401具有一定的厚度，便于后续步骤中对掩膜层401图案化。
进一步地，采用光束对上述形成的掩膜层401进行图案化。
在该步骤中，使用光束对所述掩膜层401进行分区域曝光；对所述曝光的掩膜层401进行显影，通过控制灰阶掩模版402的缝隙尺寸控制穿过灰阶掩模版402的光束能量，使得所述掩膜层401的不同区域的曝光高度不同，从而形成所述图案化的掩膜层401。
在该实施例中，可以根据介电层的材料及其高度、介电层和掩膜层401的蚀刻比设置掩模层401需要曝光的各区域范围及图案的高度，进而计算出灰阶掩模版402的各区域的缝隙尺寸(包括不透光层和或/半透光层的缝隙的数量、缝隙的大小、厚度)，进而定制灰阶掩模版402。光束通过定制的灰阶掩模版402对掩模层401进行曝光、显影即可生成具有不同高度图案的掩模层401，光束可以为深紫光或者极紫外光。其中，掩膜层401的图案由沟槽图案和接触孔图案组成，沟槽图案和接触孔图案的高度可以设置为相同的大小，或者沟槽图案的高度h1大于接触孔图案的高度h2。在该实施例中，灰阶掩模版402与接触孔图案相对应的区域透光率最大，例如可以控制该区域缝隙数量最多和/或尺寸最大，与沟槽图案中除接触孔图案以外相对应的区域透光率较小，例如可以控制对应区域的缝隙数量较少和/或尺寸较小。
在该实施例中，灰阶掩模版402的原本透光层为光束通过率100％,通过改变不透光层的缝隙尺寸、数量和半透光层的厚度来改变光束的通过率。例如，可以通过调整不透光层的缝隙尺寸、数量和/或半透光层的厚度使灰阶掩模版402的透光率为30％-70％。
在该实施例中，可以设定灰阶掩模版402不同区域的透光率(包括设置不透光层和或/半透光层的缝隙尺寸的宽度、厚度)，光束通过灰阶掩模版402对掩膜层401进行曝光，控制如图1b所示的接触孔图案102区域光束通过率最大，沟槽图案103区域的光束通过率次之，其他区域的光束通过率最小。
在该实施例中，如图4b所示，例如当灰阶掩模版402由上至下依次由透光层4021和不透光层4022组成，材料例如依次为石英层和Cr层时，所有区域的不透光层4022的厚度相同，但不透光层4022在需要光束通过的区域设置有缝隙，通过设定不同曝光区域对应的缝隙的数量、缝隙的大小使得光束的通过率达到相应图案高度的要求。例如，在光束通过率较高的区域，如图4b所示的接触孔图案区域的缝隙数量多，在光束通过率较低的区域，如图4b所示的沟槽图案除与接触孔图案重合部分区域的缝隙数量少；或在接触孔图案区域的缝隙数尺寸大，在沟槽图案除与接触孔图案重合部分区域的缝隙尺寸小；或者在接触孔图案区域的缝隙数量多，尺寸大，在沟槽图案除与接触孔图案重合部分区域的缝隙数量少，尺寸小。
在另一个实施例中，如图4c所示，例如当灰阶掩模版402由上至下依次由透光层4021，不透光层4022和半透光层4023组成，材料例如依次为石英层，Cr层和钼化硅(MoSi)层时，所有区域的不透光层4022的厚度相同，但不透光层4022在需要光束通过的区域设置有缝隙，该缝隙的尺寸由不透光层4022和/或半透光层4023共同决定，通过设定不同曝光区域对应的不透光层4022的缝隙的大小、半透光层4023的厚度使得光束的通过率达到相应图案高度的要求。在该实施例中，接触孔图案区域的不透光层4022和半透光层4023的光束通过率大于沟槽图案除与接触孔图案重合部分的其他区域的光束通过率。例如，要使光束的通过率为30％，可以设置不透光层4022的缝隙的光束的通过率刚好为30％，然后在该缝隙对应的位置不设置半透光层4023，也可以设置不透光层4022的缝隙的光束的通过率为大于30％，然后在该缝隙对应的位置设置相应厚度的半透光层4023，使光束的通过率刚好为30％。
进一步地，将曝光后的半导体结构放到相应的溶液中，在给定的显影时间内，曝光胶图案化。举例说明，图案化的掩模层401与图1b中掩模层101具有相同的图案宽度区域和图案高度。
图5a和5b示出了本发明实施例四离子束气体辅助沉积方法形成图案化掩膜层的原理图。
离子束气体辅助沉积方法是一种利用精细控制的电子束或聚焦离子束激活的气相反应来沉积所需的纳米级硬掩膜的方法。它可以沉积介电和导电遮蔽材料，这取决于不同的前驱气体和应用。在沉积过程中，气体被引入到靠近电离子束或电子束的位置，通过适当的气体流量控制、电子束或聚焦离子束能量和直径选择，再现性地制备了高分辨率和高宽高比的图案化硬掩模。
在该实施例中，可以根据介电层的材料及其高度、介电层和掩膜层501的蚀刻比设置需要辅助沉积的各区域范围及图案的高度，进而计算出需要辅助沉积的各区域的离子束的直径、能量、前驱气体的大小和反应时间。其中，硬掩膜501的图案由沟槽图案和接触孔图案组成，沟槽图案和接触孔图案的高度可以设置为相同的大小，或者沟槽图案的高度h1大于接触孔图案的高度h2。在该实施例中，沟槽图案以外的区域掩膜层501厚度大，可以通过控制该区域的离子束的能量较大、前驱气体较多和反应时间较长等来实现，沟槽图案除与接触孔图案重合部分以外区域的掩膜层厚度较薄，可以相应的减少离子束的能量、前驱气体和反应时间等。
在该步骤中，将精细控制的聚焦离子束502入射到第二介电层523的表面，然后通入前驱气体503。前驱气体503由分子504组成，分子504在离子束502的作用下分解，形成挥发性物质5041和非挥发性物质5042，其中，非挥发性物质5042在第二介电层523的表面沉积，形成掩膜层501。在替代的实施例中，离子束502还可以由其他可以诱导前驱气体503分解成挥发性物质5041和非挥发性物质5042的电子束替代。
在该实施例中，移动离子束502和前驱气体503在第二介电层523表面的位置，通过控制离子束502与前驱气体503在第二介电层523表面的反应时间、气体的流量、离子束的能量和直径等，可以使得形成的掩膜层501为具有一定高宽比的图案化掩膜层。举例说明，离子束沉积的掩模层501为金属掩模层，且与图1b中掩模层101具有相同的图案宽度区域和图案高度。
进一步地，如图1c和1d所示，通过图案化的掩膜层101对第二介电层123和第二蚀刻停止层132进行蚀刻。
在该步骤中，采用干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺，对半导体结构进行蚀刻。在蚀刻开始时，由于接触孔图案102区域的掩膜层101最薄或者接触孔图案102区域没有掩膜层101，因此，该接触孔图案102区域对应的第二介电层123最先被蚀刻，其他区域有掩膜层101，掩膜层101被蚀刻，而第二介电层123未被蚀刻，直到蚀刻到第二蚀刻停止层132，如图1c所示。
在该实施例中，掩膜层101的图案高度经过提前的计算，以保证在掩膜层101的接触孔图案102被蚀刻完之前，第二介电层123相应位置形成伪接触孔104，暴露伪接触孔104下方的第二蚀刻停止层132的表面，即在干法蚀刻中，当掩膜层101的接触孔图案102被蚀刻完时，在第二介电层123中形成伪接触孔104，并通过伪接触孔104暴露第二蚀刻停止层132的表面。当蚀刻对掩膜层101和介电层的选择性为1:1时，则掩膜层101的高度(h1+h2)至少为第一介电层122和第二介电层123的高度和(h3+h4)的1.2～1.5倍，并且接触孔图案102(沟槽图案103)的高度h2(h1)也至少为第一介电层122(第二介电层123)的高度h4(h3)的1.2～1.5倍。
进一步地，使用其他蚀刻方法，对接触孔中暴露的第二蚀刻停止层132进行蚀刻，使其暴露伪接触孔104下方的第一介电层122的表面，如图1d所示。
在该实施例中，通过控制蚀刻时间，使得蚀刻分别在第二蚀刻停止层132和第一介电层122的表面停止。在该蚀刻步骤中，第二蚀刻停止层132和第一介电层122分别为上一层的的蚀刻停止层。
进一步地，如图1e和1f所示，通过剩余的掩膜层101对第二介电层123、第二蚀刻停止层132和第一介电层122进行蚀刻。
在该步骤中，采用干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺，对半导体结构进行蚀刻。在蚀刻开始时，由于伪接触孔104下方的第一介电层122和沟槽图案103下方的第二介电层123的表面暴露，因此，伪接触孔104下方的第一介电层122和沟槽图案103下方的第二介电层123先被蚀刻，其他区域有掩膜层101，掩膜层101被蚀刻，直到第一介电层122被蚀刻到第一蚀刻停止层131，形成接触孔105，第二介电层123被蚀刻到第二蚀刻停止层132，形成沟槽106，如图1e所示。
进一步地，使用其他蚀刻方法，对接触孔105中暴露的第一蚀刻停止层131和沟槽106暴露的第二蚀刻停止层132进行蚀刻，使其暴露接触孔105下方的第一导电通道140和沟槽106下方的第一介电层122的表面，如图1f所示。如果有仍有剩余的掩膜层101，可以采用溶剂溶解或灰化去除。
在该实施例中，通过控制蚀刻时间，使得蚀刻分别在第一导电通道140和第一介电层122的表面停止。在该蚀刻步骤中，第一导电通道140和第一介电层122分别为上一层的蚀刻停止层。
进一步地，如图1g所示，在接触孔105和沟槽106中沉积导电材料，形成第二导电通道141和第三导电通道142。
在该步骤中，通过上述已知的沉积工艺，例如电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，在所述第一介电层122中的接触孔和第二介电层123中的沟槽内沉积导电材料，包括钨、铜等金属材料或其他导电材料，形成第二导电通道141和第三导电通道142。
在该实施例中，第二导电通道141的一端与第一导电通道140相接触，另一端与第三导电通道142相接触，形成如图1g所示的双镶嵌结构。
本申请公开的半导体结构的形成方法，使用灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法和气体辅助沉积方法来形成图案化的掩膜层，并使用干法蚀刻将掩膜层的图案转移到介电层中，减少了双镶嵌结构形成过程中的工艺步骤，降低了工艺复杂性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构的形成方法，其中，包括：
在半导体衬底上形成叠层结构，所述半导体衬底包括布线层和位于所述布线层中的第一导电通道，所述叠层结构包括第一蚀刻停止层，第一介电层，第二蚀刻停止层和第二介电层；
在所述叠层结构上形成图案化的掩膜层；
在所述叠层结构中形成接触孔和沟槽；
在所述接触孔和沟槽中形成第二导电通道和第三导电通道，
其中，所述图案化的掩膜层包括与所述第一导电通道相对应的接触孔图案和沟槽图案，所述接触孔图案和沟槽图案的高度通过所述第一介电层和第二介电层的材料和高度设置。
2.根据权利要求1所述的形成方法，其中，所述沟槽图案的高度不小于所述接触孔图案的高度。
3.根据权利要求1所述的形成方法，其中，所述形成图案化的掩膜层的方法包括：灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法和离子束气体辅助沉积方法。
4.根据权利要求3所述的形成方法，其中，使用所述灰阶光刻方法形成所述图案化的掩膜层的步骤包括：
在所述第二介电层上形成掩膜层；
使用灰阶电子束对所述掩膜层进行分区域曝光；
对所述曝光的掩膜层进行显影，
其中，通过控制所述电子束的能量，使得所述掩膜层的不同区域的曝光深度不同，从而形成所述图案化的掩膜层。
5.根据权利要求3所述的形成方法，其中，使用所述纳米压印方法形成所述图案化的掩膜层的步骤包括：
在所述第二介电层上形成掩膜层；
使用纳米压印模板对所述掩膜层进行压印；
待所述掩膜层固化后移走所述纳米压印模板，
其中，所述纳米压印模板具有与所述图案化的掩膜层的图案相匹配的凸块，通过控制所述纳米压印模板的凸块高度，从而形成所述图案化的掩膜层。
6.根据权利要求3所述的形成方法，其中，使用所述灰阶掩模版光刻方法形成所述图案化的掩膜层的步骤包括：
在所述第二介电层上形成掩膜层；
使用光束通过灰阶掩模版对所述掩膜层进行分区域曝光；
对所述曝光的掩膜层进行显影，
其中，所述灰阶掩膜版包括透光层和不透光层，通过控制所述不透光层的缝隙数量和/或尺寸控制穿过所述灰阶掩模版的光束能量，使得所述掩膜层的不同区域的曝光深度不同，从而形成所述图案化的掩膜层。
7.根据权利要求6所述的形成方法，其中，所述灰阶掩膜版还包括半透光层，通过控制所述半透光层的厚度来控制穿过所述灰阶掩模版的光束能量。
8.根据权利要求3所述的形成方法，其中，使用所述离子束气体辅助沉积方法形成所述图案化的掩膜层的步骤包括：
将离子束入射在所述第二介电层的表面上；
向所述离子束入射的所述第二介电层的表面通入前驱气体；
改变所述离子束和前驱气体的位置，形成图案化的掩膜层，
其中，所述前驱气体在所述离子束作用下生成挥发性和非挥发性物质，所述非挥发性物质沉积形成掩膜层，通过控制所述前驱气体的流量、所述离子束的能量和直径形成所述图案化的掩膜层。
9.根据权利要求1所述的形成方法，其中，所述掩膜层的材料包括：光刻胶或者金属。
10.根据权利要求1所述的形成方法，其中，在所述叠层结构中形成接触孔和沟槽的步骤包括：
通过所述图案化的掩膜层对所述叠层结构进行蚀刻；
在所述第二介电层中形成伪接触孔；
去除所述伪接触孔下方的第二蚀刻停止层；
在所述第一介电层中形成接触孔，在所述第二介电层中形成沟槽；
去除所述接触孔和所述沟槽下方的蚀刻停止层，
其中，采用干法蚀刻对所述叠层结构进行蚀刻，所述接触孔暴露所述第一导电通道。
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