TWI825807B - 具有插塞結構之半導體元件的製備方法 - Google Patents
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Abstract
本申請揭露一種半導體元件的製備方法。該半導體元件包括一底部介電層，設置於一基底上；一底部導電層，設置於該底部介電層中；一蝕刻停止層，設置於該底部導電層上；一第一內介電層，設置於該蝕刻停止層上；及一插塞結構，包括沿著第一內介電層設置並延伸到該蝕刻停止層的一主體部分，以及設置在該蝕刻停止層中且與該主體部分和該底部導電層接觸的一插塞部分。該主體部分的寬度大於該插塞部分的寬度。
Description
本申請案主張美國第17/824,012及17/824,481號專利申請案之優先權(即優先權日為「2022年5月25日」)，其內容以全文引用之方式併入本文中。
本揭露涉及一種半導體元件的製備方法，更具體地，本揭露涉及一種具有插塞結構之半導體元件的製備方法。
半導體元件被用於各種電子應用中，例如個人計算機，行動電話，數位相機和其他電子設備。半導體元件的尺寸不斷縮小，以滿足日益增長的計算能力需求。然而，縮小尺寸導致了製程中出現各種問題，並且這些問題更不斷衍生出不同狀況。因此，在提高質量、產量、性能和可靠性以及降低複雜性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種半導體元件，包括一底部介電
層，其設置於一基底上；一底部導電層，其設置於該底部介電層中；一蝕刻停止層，其設置於該底部導電層上；一第一內介電層，其設置於該蝕刻停止層上；及一插塞結構，包括：一主體部分，其沿該第一內介電層設置並延伸到該蝕刻停止層；及一插塞部分，其設置於該蝕刻停止層中並與該主體部分和該底部導電層接觸。該主體部分的寬度大於該插塞部分的寬度。
本揭露的另一方面提供一種半導體元件的製備方法，包括提供一光罩，其包括一不透光層，其在一遮罩基底上並圍繞該遮罩基底上的一半透光層，其中該半透光層包括一插塞部分的遮罩開口，其暴露該遮罩基底的部份；提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上；利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口，其中該主體部分的區域的厚度小於該遮罩區域的厚度；執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；及形成一插塞結構在該主體部分的開口和該插塞部分的開口中。該主體部分的區域的寬度大於該插塞部分的遮罩開口的寬度。
本揭露的另一方面提供一種半導體元件的製備方法，包括提供一光罩，其包括：一半透光層，其在一遮罩基底上並且包括一插塞部分的遮罩開口，其暴露該遮罩基底的部分；及一不透光層，其在該半透光層上並且包括一主體部分的遮罩開口，其暴露該半透光層的部分和該遮罩基底的部分；提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層
上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上；利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口；執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；以及形成一插塞結構於該主體部分的開口和該插塞部分的開口中。該主體部分的區域的厚度小於該遮罩區域的厚度。該主體部分的開口的寬度大於該插塞部分的開口的寬度。
由於本發明的半導體元件的設計，使用包括半透光層的光罩形成的插塞結構可以具有垂直的插塞側壁，同時保持插塞結構到底部導電層的覆蓋窗口足夠大。因此，接觸電阻可以提高，並且可以降低蝕刻不足的風險。結果，所得半導體元件的產量和/或性能將得以提高。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1A:半導體元件
1B:半導體元件
1C:半導體元件
10:製備方法
20:製備方法
100:堆疊結構
101:基底
103:底部介電層
105:底部導電層
107:蝕刻停止層
107T:頂面
109:第一內介電層
111:第二介電層
200:硬遮罩結構
201:第一硬遮罩層
203:抗反射塗層
300:插塞結構
310:主體部分
310B:底面
310O:開口
310S:側壁
320:插塞部分
320O:開口
320S:側壁
401:製程前遮罩層
403:經圖像化遮罩層
403B:區域
403C:洞
403M:遮罩區域
500A:光罩
500B:光罩
501:遮罩基底
501BS:底面
501LS:側面
503:不透光層
503O:遮罩開口
505:半透光層
505O:遮罩開口
601:第一遮罩層
603:第二遮罩層
605:第一導電材料
H1:高度
H2:高度
HT:總高度
S1:表面積
S2:表面積
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
V1:垂直水平
V2:垂直水平
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是流程圖，例示本揭露一實施例之利用光罩製備半導體元件的方
法；圖2至圖16為剖面示意圖，例示本揭露一實施例之利用光罩製備半導體元件的流程；圖17是流程圖，例示本揭露另一實施例之利用光罩製備半導體元件的方法；圖18至圖26為剖面示意圖，例示本揭露另一實施例之利用光罩製備半導體元件的流程；圖27為剖面示意圖，例示本揭露另一實施例的半導體元件。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體元件通常是指可以通過利用半導體特性而起作用的元件，且電光元件、發光顯示元件、半導體電路和電子元件都包含在半導體元件的類別中。
需要說明的是，在本發明的描述中，上(或上方)對應於Z方向的箭頭方向，下(或下方)對應於Z方向箭頭的相反方向。
需要說明的是，“形成”一詞表示任何創造、建立、圖形化、植入或沉積一元素、一摻質或一材料的方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。
需要說明的是，在本揭露的描述中，功能或步驟可以與圖中指出的順序不同的順序發生。例如，取決於所涉及的功能或步驟，連續示出的兩個圖實際上可以同時執行，或者有時可以以相反的順序執行。
圖1是流程圖，例示本揭露一實施例之利用光罩500A製備半導體元件1A的方法10。圖2至圖16為剖面示意圖，例示本揭露一實施例之利用光罩500A製備半導體元件1A的流程。
參照圖1至圖3，於步驟S11中，提供一遮罩基底501，在遮罩基底501上形成一不透光層503，圖案化不透光層503，以形成一主體部分的遮罩開口503O於不透光層503中。
參照圖2，遮罩基底501可以由例如石英、玻璃或任何其他基本上透明的材料形成。玻璃可以是例如鋁矽酸鹽玻璃、氟化鈣或氟化鎂以及鈉鈣玻璃。在一些實施例中，遮罩基底501的厚度在約0.125英寸和約0.25英寸之間。
參照圖2，不透光層503可以形成在遮罩基底501上。不透
光層503可以由例如鉻、或對微影製程的曝光製程的能量源的入射波長足夠不透明的其他合適材料形成，稍後將說明。在一些實施例中，不透光層503可以通過例如化學氣相沉積、射頻濺射或其他合適的沉積製程形成。在一些實施例中，不透光層503的厚度T1在約500埃和約1000埃之間。在一些實施例中，不透光層503的不透明度是100%或基本上約100%。
在一些實施例中，替代地，不透光層503可以通過電鍍製程形成。詳細地，遮罩基底501可以在遮罩基底501的底面501BS和側面501LS上塗覆有一覆蓋層(未示出)。然後，對覆蓋有覆蓋層的遮罩基底501進行軟烘烤，以增強遮罩基底501與覆蓋層之間的附著力，並驅除覆蓋層中的所有溶劑。隨後，將塗覆有覆蓋層的遮罩基底501浸入用於表面活化的化學鍍鉻活化劑中。合適的化學鍍鉻活化劑可以是氯化鉻和2-丙醇的鹼性溶液。然後將塗覆有覆蓋層的活化遮罩基底501浸入化學鍍鉻溶液中，以塗覆不透光層503。在覆蓋有覆蓋層的遮罩基底501上形成不透光層503之後，可以將覆蓋層從遮罩基底501上剝離。
參照圖2，通過微影製程在不透光層503上形成一第一遮罩層601。第一遮罩層601包括主體部分的遮罩開口503O的圖案。在一些實施例中，第一遮罩層601可以是光阻劑，例如市售的光阻劑OCG895i或其他合適的光阻劑。
參照圖3，執行使用第一遮罩層601作為遮罩的第一蝕刻製程，以去除不透光層503的部分。在第一蝕刻製程之後，在不透光層503中形成主體部分的遮罩開口503O。遮罩基底501的頂面的第一部分可以通過主體部分的遮罩開口503O暴露。在一些實施例中，在第一次蝕刻過程中，不透光層503與遮罩基底501的蝕刻速率比可以在約100：1和約1.05：1
之間、約15：1和約2：1之間、或約10：1和約2：1之間。在形成主體部分的遮罩開口503O之後，第一遮罩層601將被去除。
參照圖1和圖4至圖6，在步驟S13中，在主體部分的遮罩開口503O中形成一半透光層505，並且圖案化半透光層505以形成一插塞部分的遮罩開口505O，其中遮罩基底501、不透光層503和半透光層505一起構成光罩500A。
參照圖4，半透光層505可以包括例如矽化鉬或氮化矽。在一些實施例中，半透光層505可以通過例如化學氣相沉積、濺射或其他適用的沉積製程來形成。在一些實施例中，可以在形成半透光層505之後去除第一遮罩層601。
在一些實施例中，半透光層505的厚度T2與不透光層503的厚度T1基本相同。在一些實施例中，半透光層505的厚度T2和不透光層503的厚度T1可以不同。例如，半透光層505的厚度T2可以大於或小於不透光層503的厚度T1。在一些實施例中，半透光層505的不透明度與不透光層503的不透明度的不透明度比在約5%和約95%之間。在一些實施例中，半透光層505的不透明度與不透光層503的不透明度的不透明度比在約45%和約75%之間。需要說明的是，遮罩基底501頂面中暴露的第一部分在現階段被透光層505完全覆蓋。
參照圖5，通過微影製程形成一第二遮罩層603，以覆蓋不透光層503和部分半透光層505。第二遮罩層603包括插塞部分的遮罩開口505O的圖案。在一些實施例中，第二遮罩層603可以是光阻劑，例如市售的光阻劑OCG895i或其他合適的光阻劑。
參照圖6，執行使用第二遮罩層603作為遮罩的第二蝕刻製
程，以去除半透光層505暴露的部分。在第二蝕刻製程之後，在半透光層505中形成插塞部分的遮罩開口505O。遮罩基底501的頂面的第二部分可以通過插塞部分的遮罩開口505O暴露。在一些實施例中，在第二次蝕刻過程中，半透光層505與遮罩基底501的蝕刻速率比可以在約100：1和約1.05：1之間、在約15：1和約2：1之間、或在約10：1和約2：1之間。在形成插塞部分的遮罩開口505O之後，第二遮罩層603將被去除。遮罩基底501的頂面的第一部分的表面積S1大於遮罩基底501的頂面的第二部分的表面積S2。
參照圖1和圖7至圖14，在步驟S15，提供一堆疊結構100，在堆疊結構100上形成一硬遮罩結構200，在硬遮罩結構200上形成一製程前遮罩層401，使用光罩500A圖案化製程前遮罩層401以形成一經圖像化遮罩層403，使用經圖像化遮罩層403作為遮罩圖案化硬遮罩結構200，並且執行一開口蝕刻製程以在堆疊結構100中形成一主體部分的開口310O和一插塞部分的開口320O。
參照圖7，堆疊結構100包括一基底101、一底部介電層103、一底部導電層105、一蝕刻停止層107、一第一內介電層109和一第二介電層111。在一些實施例中，基底101包括完全由至少一種半導體材料組成的塊狀半導體基底，塊狀半導體基板可以由矽、鍺等元素半導體；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體或II-VI族化合物半導體；或其組合所形成。
在一些實施例中，基底101可以包括絕緣體上半導體結構，該結構從底部到頂部由處理基底、絕緣體層和最頂部的半導體材料層
組成。處理基底和最頂部的半導體材料層可以由與上述塊狀半導體基底相同的材料形成。絕緣體層可以是結晶或非結晶介電材料，例如氧化物和/或氮化物。例如，絕緣體層可以是介電氧化物，例如氧化矽。又例如，絕緣體層可以是介電氮化物，例如氮化矽或氮化硼。又例如，絕緣體層可以包括介電氧化物和介電氮化物的堆疊，例如以任何順序堆疊的氧化矽與氮化矽或氮化硼。絕緣體層可以具有約10nm和200nm之間的厚度。
應當注意，術語「約」改變本揭露的成分、組分或反應物的量是指例如通過用於製備的典型測量和液體處理程序可發生的數值變化於濃縮物或溶液。此外，變化亦可能源自量測程序中的非故意失誤、製造組合物或實施方法時等情況中所使用之成分的製造、來源或純度上之差異。在一些方面，術語「約」指所示數值10%以內之變化。在另一些方面，術語「約」指所示數值5%以內之變化。然而，在另一方面，術語「約」指在所報告數值的10、9、8、7、6、5、4、3、2或1%內。
替代地，在一些實施例中，基板101還可以包括多個裝置元件(為清楚起見未示出)、多個介電層(為清楚起見未示出)和多個導電特徵(為清楚起見未示出)。
裝置元件可以形成在塊狀半導體基底或最頂部的半導體材料層上。裝置元件的一些部分可以形成在塊狀半導體基底或最頂部的半導體材料層中。裝置元件可以是晶體管，例如互補金屬氧化物半導體晶體管、金屬氧化物半導體場效應晶體管、鰭式場效應晶體管等、或其組合。
介電層可以形成在塊狀半導體基底或最頂部的半導體材料層上並且覆蓋裝置元件。在一些實施例中，介電層可由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材
料等、或其組合形成。低介電常數介電材料可以具有小於3.0或小於2.5的介電常數。在一些實施例中，低介電常數介電材料可以具有小於2.0的介電常數。介電層可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積等的沉積製程形成。可在沉積製程之後執行平坦化製程以去除多餘材料，並為後續處理步驟提供基本平坦的表面。
導電特徵包括多個互連層和多個導電通孔。互連層彼此分離並且沿著方向Z水平地設置在介電層中。導電通孔連接沿著方向Z的相鄰的互連層、以及相鄰的裝置元件和互連層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，導電特徵可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。導電特徵可以在形成介電層期間形成。
裝置元件和導電特徵一起構成基底101中的多個功能單元。在本揭露的描述中，功能單元通常是指功能相關的電路，其為了功能目的已經被劃分為不同的單元。在一些實施例中，功能單元通常可以是高度複雜的電路，例如處理器內核、存儲器控制器或加速器單元。在一些其他實施例中，功能單元的複雜性和作用性的程度可視實際需求而定。
參照圖7，在一些實施例中，底部介電層103可以形成在基底101上並且可以由例如二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、或其組合形成。在一些實施例中，底部介電層103可以由例如二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數介電層、化學氣相沉積低介電常數介電層、或其組合形成。在一些實施例中，底部介電層103可以包括諸如旋塗玻璃的自平
面化材料或諸如SiLKTM的旋塗低介電常數介電材料。自平面化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，底部介電層103可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、蒸發或旋塗。在一些實施例中，可以執行平坦化製程，例如化學機械拋光，以為後續處理步驟提供基本平坦的表面。
參照圖7，底部導電層105可以形成在底部介電層103中。底部導電層105可以由例如鎢形成。在一些實施例中，底部導電層105可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。在本實施例中，底部導電層105可視為M0。
參照圖7，蝕刻停止層107形成在底部介電層103上。通常，蝕刻停止層可提供在形成導電特徵時停止蝕刻製程的機制。蝕刻停止層可以優選地由具有與相鄰層不同的蝕刻選擇性的介電材料形成。例如，蝕刻停止層107可以由氮化矽、碳氮化矽、碳氧化矽等、或其組合形成。蝕刻停止層107可以通過化學氣相沉積或等離子體增強化學氣相沉積來沉積。
參照圖7，第一內介電層109可以形成在蝕刻停止層107上。第一內介電層109可以由例如二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數介電層、化學氣相沉積低介電常數介電層、或其組合形成。在一些實施例中，第一內介電層109可以包括諸如旋塗玻璃的自平面化材料或諸如SiLKTM的旋塗低介電常數介電材料。自平面化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，第一內介電層109可以通過沉積製程形成，包括例如化學
氣相沉積、等離子體增強化學氣相沉積、蒸發或旋塗。在一些實施例中，可以執行諸如化學機械拋光之類的平坦化製程以為後續處理步驟提供基本平坦的表面。
參照圖7，第二介電層111形成在第一內介電層109上。在一些實施例中，第二介電層111可以由與第一內介電層109相同的材料形成。在一些實施例中，第二介電層111可以由與第一內介電層109不同的材料形成。例如，第二介電層111可以由例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數介電層、化學氣相沉積低介電常數介電層、或其組合形成。在一些實施例中，第二介電層111可以包括諸如旋塗玻璃的自平面化材料或諸如SiLKTM的旋塗低介電常數介電材料。自平面化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，第二介電層111可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、蒸發或旋塗。在一些實施例中，可以執行平坦化製程，例如化學機械拋光，以為後續處理步驟提供基本平坦的表面。
參照圖7，第一內介電層109的厚度可以大於第二介電層111的厚度。在一些實施例中，第二介電層111是可選的。
參照圖7，硬遮罩結構200可以形成在第二介電層111上，或者如果不存在第二介電層111，則可以形成在第一內介電層109上。硬遮罩結構200可以包括一第一硬遮罩層201和一抗反射塗層203。
在一些實施例中，第一硬遮罩層201可以具有在約80nm和約500nm之間的厚度T3。在一些實施例中，第一硬遮罩層201的厚度T3可以在約100nm和約200nm之間。
在一些實施例中，第一硬遮罩層201可以由例如碳膜形成。術語“碳膜”在本文中用於描述質量主要為碳、其結構主要由碳原子定義或其物理和化學性質由其碳含量支配的材料。術語“碳膜”旨在排除作為簡單混合物或包括碳的化合物的材料，例如介電材料，例如碳摻雜的氮氧化矽、碳摻雜的氧化矽或碳摻雜的多晶矽。
在一些實施例中，第一硬遮罩層201可以通過高密度等離子體化學氣相沉積製程形成。可以使用功率在約500瓦和約4000瓦之間的感應耦合射頻來產生高密度等離子體。在一些實施例中，可以使用功率在約500瓦和約4000瓦之間的電容耦合射頻來產生高密度等離子體。碳源可以是甲烷、乙烷、乙炔、苯、或其組合。碳源的流速可以在約50標準立方英尺每分鐘(sccm)和約150sccm之間。碳源可以碳聚合以形成碳-碳鏈。諸如氬氣、氖氣或氦氣的惰性氣體可用作載體氣體以攜帶碳源。載體氣體的流速可以在約10sccm和約150sccm之間。高密度等離子體化學氣相沉積製程的製程壓力可以為約5毫托和約20毫托。高密度等離子體化學氣相沉積製程的製程溫度可以在約240℃和約340℃之間。
替代地，在一些實施例中，第一硬遮罩層201可以由例如氮化硼、氮化硼矽、磷氮化硼、硼碳氮化矽等形成。第一硬遮罩層201可以通過成膜製程和處理製程形成。詳細地，在成膜製程中，可以在第二介電層111(或第一內介電層109)上方引入第一前驅物以形成硼基層，第一前驅物可以是硼基前驅物。隨後，在處理製程中，可以引入第二前驅物以與硼基層反應並且將硼基層變成第一硬遮罩層201，第二前驅物可以是基於氮的前驅物。在一些實施例中，第一前驅物為如乙硼烷、環硼氮烷或環硼氮烷的烷基取代的硼衍生物。在一些實施例中，第二前驅物可以是例如氨
或肼。
參照圖7，抗反射塗層203可以形成在第一硬遮罩層201上。抗反射塗層203可用於減少下層材料的反射、駐波、薄膜干涉和鏡面反射。在一些實施例中，抗反射塗層203可以由薄膜結構組成，薄膜結構具有對比折射率交替的層。在一些實施例中，抗反射塗層203可以是例如由Rohm and Haas Electronic Materials(Phoenix,Ariz.)商業供應的AR 40 Anti-Reflectant。在一些實施例中，抗反射塗層203的厚度T4在約30nm和約50nm之間。在一些實施例中，抗反射塗層203是可選的。
參照圖7，可以通過例如旋塗在硬遮罩結構200上形成製程前遮罩層401。可以執行軟烘烤製程以驅除殘留在製程前遮罩層401中的溶劑。在一些實施例中，製程前遮罩層401可以是光阻劑，例如市售的光阻劑OCG895i或其他合適的光阻劑。
參照7，光罩500A可以置於堆疊結構100上方並與堆疊結構100對齊。
參照圖8，可以使用光罩500A執行曝光製程。可以使用輻射源來執行曝光製程。輻射源可以是例如紫外輻射、深紫外輻射(通常為193nm或248nm)或極紫外輻射(通常為13.5nm)。可以在曝光製程之後立即執行曝光後烘烤製程。隨後，可以執行顯影製程。在顯影製程中，將鹼性水溶液添加到曝光和烘烤過的製程前遮罩層401中，並且溶解部分製程前遮罩層401。在曝光製程、曝光後烘烤製程和顯影製程之後，製程前遮罩層401將轉變成經圖像化遮罩層403。
參照圖8，經圖像化遮罩層403包括一遮罩區域403M、一主體部分的區域403B和一插塞部分的洞403C。遮罩區域403M圍繞主體部
分的區域403B。遮罩區域403M可以對應於不透光層503。也就是說，遮罩區域403M和不透光層503在俯視圖中可以完全相互重疊(未示出)。主體部分的區域403B可以對應於半透光層505。也就是說，主體部分的區域403B和半透光層505在俯視圖中可以完全相互重疊(未示出)。由主體部分的區域403B包圍的空間可視為插塞部分的洞403C。硬遮罩結構200的頂面的一部分可以通過插塞部分的洞403C暴露。插塞部分的洞403C可以對應於插塞部分的遮罩開口505O。即，插塞部分的洞403C和插塞部分的遮罩開口505O可以在俯視圖中可以完全相互重疊(未示出)。
參照圖8，遮罩區域403M的厚度T5可以大於主體部分的區域403B的厚度T6。在一些實施例中，主體部分的區域403B的厚度T6與遮罩區域403M的厚度T5的厚度比在約25%和約85%之間。在一些實施例中，主體部分的區域403B的厚度T6與遮罩區域403M的厚度T5的厚度比在約45%和約65%之間。
參照圖9至圖12，執行使用經圖像化遮罩層403作為遮罩的硬遮罩蝕刻製程以圖案化硬遮罩結構200。在一些實施例中，硬遮罩蝕刻製程可以是各向異性蝕刻製程。在一些實施例中，硬遮罩蝕刻製程可以包括多個階段，例如四個階段，但不限於此。
參照圖9，在硬遮罩蝕刻製程的第一階段，主體部分的區域403B下方的硬遮罩結構200可以被經圖像化遮罩層403的主體部分的區域403B臨時保護著。詳細地，在硬遮罩蝕刻製程的第一階段，經圖像化遮罩層403的主體部分的區域403B可以作為蝕刻緩衝層以保護下方的抗反射塗層203。結果，對應於主體部分的區域403B的抗反射塗層203在硬遮罩蝕刻製程的第一階段將完好無損。需要說明的是，經圖像化遮罩層403
的主體部分的區域403B在硬遮罩蝕刻製程的第一階段會持續被消耗。在硬遮罩蝕刻製程的第一階段之後，主體部分的區域403B將被完全消耗或僅留下一點。
相反地，對於對應於經圖像化遮罩層403中插塞部分的洞403C的抗反射塗層203，沒有經圖像化遮罩層403存在可作為臨時蝕刻緩衝層。因此，在硬遮罩蝕刻製程的第一階段，對應於插塞部分的洞403C的抗反射塗層203將被去除，而對應於主體部分的區域403B的抗反射塗層203仍然由經圖像化遮罩層403的主體部分的區域403B所保護。結果，在第一階段的硬遮罩蝕刻製程之後，與插塞部分的洞403C對應的抗反射塗層203將被去除，以形成沿著抗反射塗層203的插塞部分的開口320O。第一硬遮罩層201的一部分可以通過插塞部分的開口320O暴露。在一些實施例中，在硬遮罩蝕刻製程的第一階段，通過插塞部分的開口320O暴露的第一硬遮罩層201的一小部分亦被移除。換言之，插塞部分的開口320O將延伸到第一硬遮罩層201(未示出)。
在一些實施例中，在硬遮罩蝕刻製程的第一階段，經圖像化遮罩層403與抗反射塗層203的蝕刻速率比在約20：1和約1.5：1之間、約10：1和約2：1之間、或約5：1和約2：1之間。在一些實施例中，在硬遮罩蝕刻製程的第一階段，經圖像化遮罩層403與第一硬遮罩層201的蝕刻速率比可以在約100：1和約2：1之間、約15：1和約2：1之間、或約10：1和約2：1之間。
參照圖10，在硬遮罩蝕刻製程的第二階段，由於主體部分的區域403B在硬遮罩蝕刻製程的第一階段完全消耗，對應於主體部分的區域403B的抗反射塗層203將被去除。結果，沿著抗反射塗層203的插塞
部分的開口320O將被加寬，以形成沿著抗反射塗層203的主體部分的開口310O。在一些實施例中，對應於主體部分的區域403B的第一硬遮罩層201的一小部分亦被去除。換言之，主體部分的開口310O可以延伸到第一硬遮罩層201(未示出)。
同時，通過插塞部分的開口320O暴露的第一硬遮罩層201(加寬之前)將被去除，以將插塞部分的開口320O延伸到第一硬遮罩層201。需要說明的是，插塞部分的開口320O比主體部分的開口310O深，且主體部分的開口310O與插塞部分的開口320O相連通。在硬遮罩蝕刻製程的第二階段之後，經圖像化遮罩層403將被完全消耗或僅留下一點點(例如，可以留下遮罩區域403M，未示出)。
在一些實施例中，硬遮罩蝕刻製程的第二階段和硬遮罩蝕刻製程的第一階段可以用相同的蝕刻配方來執行。在一些實施例中，在硬遮罩蝕刻製程的第二階段，經圖像化遮罩層403與抗反射塗層203的蝕刻速率比可以在約20：1和約1.5：1之間、約10：1和約2：1之間、或約5：1之和約2：1間。在一些實施例中，在硬遮罩蝕刻製程的第二階段，經圖像化遮罩層403與第一硬遮罩層201的蝕刻速率比可以在約100：1和約2：1之間、約15：1和約2：1之間、或約10：1和約2：1之間。
參照圖11，在硬遮罩蝕刻製程的第三階段，通過主體部分的開口310O和插塞部分的開口320O暴露的第一硬遮罩層201將被同時去除。也就是說，插塞部分的開口320O將朝著第二介電層111加深，並且主體部分的開口310O將延伸到第一硬遮罩層201。在一些實施例中，通過插塞部分的開口320O暴露的第二介電層111的一部分亦被去除。換言之，插塞部分的開口320O將延伸至第二介電層111。需要說明的是，插塞部分的
開口320O仍比主體部分的開口310O深。
在一些實施例中，硬遮罩蝕刻製程的第三階段和硬遮罩蝕刻製程的第二階段可以用不同的蝕刻配方來執行。在一些實施例中，在硬遮罩蝕刻製程的第三階段，第一硬遮罩層201與抗反射塗層203的蝕刻速率比可以在約100：1和約1.5：1之間、在約50：1和約2：1之間、或在約5：1和約2：1之間。在一些實施例中，在硬遮罩蝕刻製程的第三階段，第二介電層111與抗反射塗層203的蝕刻速率比可以在約50：1和約2：1之間、約15：1和約2：1之間、或約5：1和約2：1之間。
參照圖12，在硬遮罩蝕刻製程的第四階段，抗反射塗層203將被完全去除。主體部分的開口310O和插塞部分的開口320O可以保持與硬遮罩蝕刻製程的第三階段相同的深度/輪廓，或者主體部分的開口310O和插塞部分的開口320O與硬遮罩蝕刻製程的第三階段相比略有加深。
在一些實施例中，硬遮罩蝕刻製程的第四階段和硬遮罩蝕刻製程的第三階段可以用不同的蝕刻配方來執行。在一些實施例中，在硬遮罩蝕刻製程的第四階段，抗反射塗層203與第一硬遮罩層201的蝕刻速率比可以在約100：1和約1.5：1之間、在約50：1和約2：1之間、或在約5：1和約2：1之間。在一些實施例中，在硬遮罩蝕刻製程的第四階段，抗反射塗層203與第二介電層111的蝕刻速率比可以在約100：1和約2：1之間、約50：1和約2：1之間、或約5：1和約2：1之間。
在一些實施例中，硬遮罩蝕刻製程的第四階段是可選的，剩餘的抗反射塗層203可以在隨後的開口蝕刻製程中作為遮罩的一部分。
參照圖13和14，執行使用經圖像化的第一硬遮罩層201作
為遮罩的開口蝕刻製程。在一些實施例中，開口蝕刻製程可以是各向異性製程。在一些實施例中，開口蝕刻製程可以包括多個階段，例如兩個階段，但不限於此。在一些實施例中，開口蝕刻製程是無聚合物製程，其導致的開口側壁上的聚合物再沉積較少。由較少的聚合物再沉積所製備的開口可以具有更直的側壁輪廓。
參照圖13，在開口蝕刻製程的第一階段，插塞部分的開口320O和主體部分的開口310O將同時加深。插塞部分的開口320O將延伸到第一內介電層109，且主體部分的開口310O將延伸到第二介電層111。第一硬遮罩層201在開口蝕刻製程的第一階段將被持續消耗。
在一些實施例中，在開口蝕刻製程的第一階段，第二介電層111與第一硬遮罩層201的蝕刻速率比可以在約50：1和約1.5：1之間、約15：1和約2：1之間、或約5：1和約2：1之間。在一些實施例中，在開口蝕刻製程的第一階段，第一內介電層109與第一硬遮罩層201的蝕刻速率比可以在約50：1和約2：1之間、約15：1和約2：1之間、或約5：1和約2：1之間。
參照圖14，在開口蝕刻製程的第二階段，插塞部分的開口320O和主體部分的開口310O將同時加深。插塞部分的開口320O將延伸到蝕刻停止層107。底部導電層105的一部分可以通過插塞部分的開口320O暴露。主體部分的開口310O將延伸到蝕刻停止層107。需要說明的是，插塞部分的開口320O仍比主體部分的開口310O深。第一硬遮罩層201在開口蝕刻製程的第二階段期間將被持續消耗。在開口蝕刻製程之後，第一硬遮罩層201將被完全去除或者僅被留下一點，可以執行額外的去除製程以去除剩餘的第一硬遮罩層201。
在一些實施例中，在開口蝕刻製程的第二階段，第二介電
層111與第一硬遮罩層201的蝕刻速率比在約100：1和約1.5：1之間、約50：1和約2：1之間、或約5：1和約2：1之間。在一些實施例中，在開口蝕刻製程的第二階段，第一內介電層109與第一硬遮罩層201的蝕刻速率比在約100：1和約2：1之間、在約50：1和約2：1之間、或在約5：1和約2：1之間。在一些實施例中，在開口蝕刻製程的第二階段，蝕刻停止層107與第一硬遮罩層201的蝕刻速率比在約100：1和約2：1之間、約50：1和約2：1之間、或約5：1和約2：1之間。
在一些實施例中，主體部分的開口310O的寬度W1可以大於插塞部分的開口320O的寬度W2。在一些實施例中，插塞部分的開口320O的寬度W2與主體部分的開口310O的寬度W1的寬度比可以在約10%和約75%之間、或在約30%和約60%之間。在一些實施例中，底部導電層105的寬度W3可以大於主體部分的開口310O的寬度W1。在一些實施例中，主體部分的開口310O的寬度W1與底部導電層105的寬度W3的寬度比在約5%和約70%之間、或在約10%和約50%之間。
參照圖1、15和16，在步驟S17，在主體部分的開口310O和插塞部分的開口320O中形成一插塞結構300。
參照圖15，可以通過沉積製程將一第一導電材料605的層沉積到主體部分的開口310O和插塞部分的開口320O中。第一導電材料605例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或其組合。
參照圖16，在沉積製程之後，可以執行平坦化製程，例如化學機械拋光，直到暴露第二介電層111的頂面，以去除多餘的材料，為
後續製程步驟提供基本平坦的表面，並形成插塞結構300於主體部分的開口310O和插塞部分的開口320O中。基底101、底部介電層103、底部導電層105、蝕刻停止層107、第一內介電層109、第二介電層111和插塞結構300共同構成半導體元件1A。
參照圖16，在本實施例中，插塞結構300可以視為C0，並且包括一主體部分310和一插塞部分320。主體部分310形成在主體部分的開口310O中，插塞部分320形成在插塞部分的開口320O中且與底部導電層105和主體部分310接觸。在本實施例中，主體部分310的底面310B可以處於比蝕刻停止層107的頂面107T的垂直水平V2低的垂直水平V1處。
在一些實施例中，主體部分310的側壁310S可以是基本上垂直的。在一些實施例中，插塞部分320的側壁320S可以是基本上垂直的。需要說明的是，在本揭露的描述中，一表面(例如，側壁310S或側壁320S)是「基本上垂直的」，表示存在一垂直面，該垂直面與該表面的偏離不超過該表面粗糙度的均方根的三倍。替代地，在一些實施例中，如果開口製程的第二階段使用富含聚合物的蝕刻製程，則插塞部分320的側壁320S將是錐形的。
在一些實施例中，主體部分310的寬度W4可以大於插塞部分320的寬度W5。在一些實施例中，插塞部分320的寬度W5與主體部分310的寬度W4的寬度比在約10%和約75%之間、或在約30%和約60%之間。在一些實施例中，底部導電層105的寬度W3可以大於主體部分310的寬度W4。在一些實施例中，主體部分310的寬度W4與底部導電層105的寬度W3的寬度比在約5%和約70%之間、或在約10%和約50%之間。
在一些實施例中，主體部分310的高度H1可以大於插塞部
分320的高度H2。主體部分310的高度H1和插塞部分320的高度H2的總和可以視為插塞結構300的總高度HT。在一些實施例中，插塞部分320的高度H2與插塞結構300的總高度HT的高度比在5%和約45%之間、在約5%和約25%之間、或在約5%和約15%之間。
傳統上，為了增加C0到M0的覆蓋窗口，可以採用富含聚合物的蝕刻製程，且獲得具有錐形側壁的插塞。然而，插塞的錐形側壁可能會增加接觸電阻並增加蝕刻不足的風險。
相對地，通過採用包括半透光層505的光罩500A，插塞結構300可以形成有垂直的插塞側壁310S、320S，同時保持C0至M0的覆蓋窗口足夠大。即，接觸電阻將提升，並且蝕刻不足的風險將降低。結果，所得半導體元件1A的產量和/或性能將提高。
圖17是流程圖，例示本揭露另一實施例之利用光罩500B製備半導體元件1B的方法20。圖18至圖26為剖面示意圖，例示本揭露另一實施例之利用光罩500B製備半導體元件1B的流程。
參照圖17至圖19，在步驟S21，提供一遮罩基底501，在遮罩基底501上形成一透光層505，且在透光層505上形成一不透光層503。
參照圖18，遮罩基底501具有與圖2所示的遮罩基底501類似的結構，在此不再贅述。半透光層505形成在遮罩基底501上並完全覆蓋遮罩基底501。半透光層505的厚度T2、材料、不透明度與圖4所示的半透光層505相似，在此不再贅述。
參照圖19，不透光層503形成在半透光層505上。需要說明的是，在本實施例中，不透光層503可以與遮罩基底501相對，其間夾有透光層505。不透光層503的厚度T1、材料、不透明度類似於圖2中所示的
不透光層503，在此不再贅述。
參照圖17、20和21，在步驟S23，圖案化不透光層503以在不透光層503中形成一主體部分的遮罩開口503O。
參照圖20，在不透光層503上形成一第一遮罩層601。第一遮罩層601具有與圖2所示的第一遮罩層601類似的結構，在此不再贅述。
參照圖21，執行使用第一遮罩層601作為遮罩的第一蝕刻製程，以去除不透光層503的一部分。在第一蝕刻製程之後，可以在不透光層503中形成主體部分的遮罩開口503O。半透光層505的頂面的一第一部分可以通過主體部分的遮罩開口503O暴露。在一些實施例中，在第一次蝕刻過程中，不透光層503與半透光層505的蝕刻速率比可以在約100：1和約1.05：1之間、約15：1和約2：1之間、或約10：1和約2：1之間。在形成主體部分的遮罩開口503O之後，第一遮罩層601將被去除。
參照圖17、22和23，在步驟S25，對半透光層505進行圖案化，以形成一插塞部分的遮罩開口505O，其中遮罩基底501、不透光層503和半透光層505共同構成一光罩500B。
參照圖22，在不透光層503和半透光層505上形成一第二遮罩層603。第二遮罩層603具有與圖5所示的第二遮罩層603相似的結構，在此不再贅述。
參照圖23，可以利用類似於圖6所示的程序來執行第二蝕刻製程，在此不再贅述。
參照圖17和圖24至圖26，在步驟S27，提供一堆疊結構100，在堆疊結構100上形成一硬遮罩結構200，在硬遮罩結構200上形成一製程前遮罩層401，使用光罩500B圖案化製程前遮罩層401以形成一經
圖像化遮罩層403，使用經圖像化遮罩層403作為遮罩圖案化硬遮罩結構200，且執行一開口蝕刻製程以在堆疊結構100中形成一主體部分的開口310O和一插塞部分的開口320O。
參照圖24，堆疊結構100、硬遮罩結構200和製程前遮罩層401可以具有類似於7所示的結構，圖24中與圖7中相同或相似的元件，已經被標記相同或相似的標號，且省略重複的描述。
參照圖25，圖案化製程前遮罩層401，以形成經圖像化遮罩層403，其程序類似於圖8所示的程序，在此不再贅述。
參照圖26，硬遮罩蝕刻製程和開口蝕刻製程可以用與圖9至圖14所示的相似的程序來執行，在此不再贅述。
參照圖17、25和26，在步驟S29，在主體部分的開口310O和插塞部分的開口320O中形成一插塞結構300。
參照圖25，插塞結構300可以用類似於圖15和圖16所示的程序形成，在此不再贅述。基底101、底部介電層103、底部導電層105、蝕刻停止層107、第一內介電層109、第二介電層111和插塞結構300共同構成半導體元件1B。
圖27為剖面示意圖，例示本揭露另一實施例的半導體元件1C。
參照圖27所示，半導體元件1C可以具有與圖16所示類似的結構，圖27中與圖16中相同或相似的元件，已經被標記相同或相似的標號，且省略重複的描述。
參照圖27所示，主體部分310的底面310B可以處於比蝕刻停止層107的頂面107T的垂直水平V2高的垂直水平V1。插塞部分320的高
度H2與插塞結構300的總高度HT的高度比可以在15%和約45%之間、在約15%和約25%之間、或在約15%和約20%之間。
本發明的一個方面提供一種半導體元件，包括一底部介電層，其設置於一基底上；一底部導電層，其設置於該底部介電層中；一蝕刻停止層，其設置於該底部導電層上；一第一內介電層，其設置於該蝕刻停止層上；及一插塞結構，包括：一主體部分，其沿該第一內介電層設置並延伸到該蝕刻停止層；及一插塞部分，其設置於該蝕刻停止層中並與該主體部分和該底部導電層接觸。該主體部分的寬度大於該插塞部分的寬度。
本公開的另一方面提供一種半導體元件的製備方法，包括提供一光罩，其包括一不透光層，其在一遮罩基底上並圍繞該遮罩基底上的一半透光層，其中該半透光層包括一插塞部分的遮罩開口，其暴露該遮罩基底的部份；提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上；利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口，其中該主體部分的區域的厚度小於該遮罩區域的厚度；執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；及形成一插塞結構在該主體部分的開口和該插塞部分的開口中。該主體部分的區域的寬度大於該插塞部分的遮罩開口的寬度。
本公開的另一方面提供一種半導體元件的製備方法，包括提供一光罩，其包括：一半透光層，其在一遮罩基底上並且包括一插塞部
分的遮罩開口，其暴露該遮罩基底的部分；及一不透光層，其在該半透光層上並且包括一主體部分的遮罩開口，其暴露該半透光層的部分和該遮罩基底的部分；提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上；利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口；執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；以及形成一插塞結構於該主體部分的開口和該插塞部分的開口中。該主體部分的區域的厚度小於該遮罩區域的厚度。該主體部分的開口的寬度大於該插塞部分的開口的寬度。
由於本揭露的半導體元件的設計，使用包括半透光層505的光罩500A形成的插塞結構300可以具有垂直的插塞側壁，同時保持插塞結構300到底部導電層105的覆蓋窗口(overlay windows)足夠大。因此，接觸電阻可以提高，並且可以降低蝕刻不足的風險。結果，所得半導體元件的產量和/或性能將得以提高。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應
實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件
100:堆疊結構
101:基底
103:底部介電層
105:底部導電層
107:蝕刻停止層
107T:頂面
109:第一內介電層
111:第二介電層
300:插塞結構
310:主體部分
310B:底面
310O:開口
310S:側壁
320:插塞部分
320O:開口
320S:側壁
H1:高度
H2:高度
HT:總高度
V1:垂直水平
V2:垂直水平
W3:寬度
W4:寬度
W5:寬度
Claims (20)
- 一種半導體元件的製備方法，包括： 提供一光罩，其包括一不透光層，其在一遮罩基底上並圍繞該遮罩基底上的一半透光層，其中該半透光層包括一插塞部分的遮罩開口，其暴露該遮罩基底的部份； 提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上； 利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口，其中該主體部分的區域的厚度小於該遮罩區域的厚度； 執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；及 形成一插塞結構在該主體部分的開口和該插塞部分的開口中； 其中，該主體部分的區域的寬度大於該插塞部分的遮罩開口的寬度。
- 如請求項1所述的半導體元件的製備方法，其中該插塞部分的遮罩開口的寬度與該主體部分的開口的寬度的寬度比在約10％和75％之間。
- 如請求項1所述的半導體元件的製備方法，其中該插塞結構包括： 一主體部分，形成在該主體部分的開口中；及 一插塞部分，形成在該插塞部分的開口中並與該主體部分和該底部導電層接觸。
- 如請求項3所述的半導體元件的製備方法，其中該主體部分的側壁基本上是垂直的。
- 如請求項4所述的半導體元件的製備方法，其中該插塞部分的側壁基本上是垂直的。
- 如請求項5所述的半導體元件的製備方法，其中該插塞部分的寬度與該主體部分的寬度的寬度比在約10％和約75％之間。
- 如請求項6所述的半導體元件的製備方法，其中該主體部分的高度大於該插塞部分的高度。
- 如請求項7所述的半導體元件的製備方法，其中該插塞部分的高度與該插塞結構的總高度的高度比在約5％和約45％之間。
- 如請求項8所述的半導體元件的製備方法，其中該開口蝕刻製程是各向異性蝕刻製程。
- 如請求項9所述的半導體元件的製備方法，其中該半透光層的不透明度與該不透光層的不透明度的不透明度比在約5％和約95％之間。
- 一種半導體元件的製備方法，包括： 提供一光罩，其包括： 一半透光層，其在一遮罩基底上並且包括一插塞部分的遮罩開口，其暴露該遮罩基底的部分；及 一不透光層，其在該半透光層上並且包括一主體部分的遮罩開口，其暴露該半透光層的部分和該遮罩基底的部分； 提供一堆疊結構，其包括一蝕刻停止層，其在一底部導電層上，與一第一內介電層，其在該蝕刻停止層上；以及形成一製程前遮罩層在該堆疊結構上； 利用該光罩圖案化該製程前遮罩層以形成一經圖像化遮罩層，其包括一遮罩區域對應該不透光層，一主體部分的區域對應該半透光層，以及一洞對應該插塞部分的遮罩開口，其中該主體部分的區域的厚度小於該遮罩區域的厚度； 執行一開口蝕刻製程，以在該堆疊結構中形成一主體部分的開口和一插塞部分的開口，並暴露出該底部導電層的部分；以及形成一插塞結構於該主體部分的開口和該插塞部分的開口中； 其中，該主體部分的開口的寬度大於該插塞部分的開口的寬度。
- 如請求項11所述的半導體元件的製備方法，其中插塞部分的開口的寬度與該主體部分的開口的寬度的寬度比在約10％和75％之間。
- 如請求項12所述的半導體元件的製備方法，其中該插塞結構包括： 一主體部分，形成在該主體部分的開口中；及 一插塞部分，形成在該插塞部分的開口中並與該主體部分和該底部導電層接觸。
- 如請求項13所述的半導體元件的製備方法，其中該主體部分的側壁基本上是垂直的。
- 如請求項14所述的半導體元件的製備方法，其中該插塞部分的側壁基本上是垂直的。
- 如請求項15所述的半導體元件的製備方法，其中該插塞部分的寬度與該主體部分的寬度的寬度比在約10％和約75％之間。
- 如請求項16所述的半導體元件的製備方法，其中該主體部分的高度大於該插塞部分的高度。
- 如請求項17所述的半導體元件的製備方法，其中該插塞部分的高度與該插塞結構的總高度的高度比在約5％和約45％之間。
- 如請求項18所述的半導體元件的製備方法，其中該開口蝕刻製程是各向異性蝕刻製程。
- 如請求項19所述的半導體元件的製備方法，其中該半透光層的不透明度與該不透光層的不透明度的不透明度比在約5％和約95％之間。
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