TWI817529B - 具有鑲嵌結構之半導體元件的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件的製備方法。該製備方法包括提供一光遮罩，該光遮罩包括在一遮罩基底上的一不透光層，並圍繞在該遮罩基底上的一半透明層；形成一預先處理遮罩層在一元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應於該不透光層的一遮罩區、對應於該半透明層的一溝槽區以及對應於通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以形成一通孔開口以及一溝槽開口在該元件堆疊中。該元件堆疊包括一第一介電層、一第一蝕刻終止層以及一第二介電層，該第一介電層設置在一基底上，該第一蝕刻終止層設置在該第一介電層上，該第二介電層設置在該第一蝕刻終止層上。該鑲嵌蝕刻製程形成該溝槽開口，該溝槽開口在該第一蝕刻終止層上具有一底部。

Description

具有鑲嵌結構之半導體元件的製備方法
本申請案主張美國第17/701,949號專利申請案之優先權(即優先權日為「2022年3月23日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件的製備方法。特別是有關於一種藉由一蝕刻終止層製備具有一鑲嵌結構之半導體元件的方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件的製備方法，包括 提供一光遮罩，該光遮罩包括在一遮罩基底上的一不透光層，並圍繞在該遮罩基底上的一半透明層；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層以及在該第一介電層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層的一溝槽區以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以形成一通孔開口在該第一介電層中以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開控中，進而配置成該半導體元件。該半透明層包括通孔特徵的一遮罩開口，該遮罩開口暴露該遮罩基底的一部分。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一光遮罩，該光遮罩包括一半透明層以及一不透光層，該半透明層在一遮罩基底上並包括通孔特徵的一遮罩開口，而通孔特徵的該遮罩開口暴露該遮罩基底的一部分，該不透光層在該半透明層上並包括溝槽特徵的一遮罩開口，而溝槽特徵的該遮罩開口暴露該半透明層的一部分以及該遮罩基底的該部分；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層以及在該第一介電層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層之該部分的一溝槽區以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以形成一通孔開口在該第一介電層中以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝 槽開口中，進而配置成該半導體元件。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一光遮罩，該光遮罩包括在一遮罩基底上的一不透光層，並圍繞在該遮罩基底上的一半透明層；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層、在該第一介電層上的一第一蝕刻終止層，以及在該第一蝕刻終止層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層的一溝槽區，以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以沿著該第一蝕刻終止層與該第一介電層而形成一通孔開口，以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開口中，以配置成該半導體元件。該半透明層包括通孔特徵的一遮罩開口，該遮罩開口暴露該遮罩基底的一部分。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之一實施例提供一種光遮罩的製備方法，包括提供一遮罩基底；形成一不透光層在該遮罩基底上；圖案化寫入該不透光層以形成溝槽特徵的一遮罩開口在該不透光層中，並暴露該遮罩基底；形成一半透明層在溝槽特徵的該遮罩開口中，以覆蓋該遮罩基底；以及圖案寫入該半透明層以形成通孔特徵的一遮罩開口，進而暴露該遮罩基底的部分。
由於本揭露該半導體元件之製備方法的設計，該半導體元件的該通孔開口與該溝槽開口可藉由使用包括該半透明層的該光遮罩而以一單步驟的鑲嵌蝕刻製程所形成。因此，可降低製備該半導體元件的製程 複雜度。此外，藉由使用該第一蝕刻終止層，可減緩或避免該第一介電層之未期望的移除。換言之，在該鑲嵌蝕刻製程期間，可減緩或避免該負載效應。因此，可改善所得之該半導體元件的可靠度與品質。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
100:光遮罩
100A:光遮罩
100B:光遮罩
100C:光遮罩
100D:光遮罩
100E:光遮罩
101:遮罩基底
101BS:下表面
101LS:側表面
103:不透光層
103O:遮罩開口
105:半透明層
105O:遮罩開口
107:抗反射層
20:製備方法
200A:半導體元件
200B:半導體元件
200C:半導體元件
200D:半導體元件
201:基底
203:第一介電層
203O:通孔開口
205:第二介電層
205O:溝槽開口
207:溝槽
209:通孔
211:第一蝕刻終止層
213:第二蝕刻終止層
301:第一遮罩層
303:第二遮罩層
401:預先處理遮罩層
403:圖案化遮罩層
403M:遮罩區
403T:溝槽區
403V:通孔洞
S1:表面積
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S2:表面積
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
SKA:元件堆疊
SKB:元件堆疊
SKC:元件堆疊
SKD:元件堆疊
T1:厚度
T2:厚度
T3:厚度
T4:厚度
Z:方向
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是流程示意圖，例示本揭露一實施例之使用光遮罩製備半導體元件的方法。
圖2到圖10是剖視示意圖，例示本揭露一實施例之使用光遮罩製備半導體元件的流程。
圖11到圖14是剖視示意圖，例示本揭露另一實施例之使用光遮罩製備半導體元件的流程。
圖15到圖18是剖視示意圖，例示本揭露另一實施例之使用光遮罩製備半導體元件的流程。
圖19是流程示意圖，例示本揭露另一實施例之使用光遮罩製備半導 體元件的方法。
圖20到圖29是剖視示意圖，例示本揭露另一實施例之使用光遮罩製備半導體元件的流程。
圖30到圖34是剖視示意圖，例示本揭露另一實施例之製備光遮罩的流程。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可 能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特 性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例之使用光遮罩100A製備半導體元件200A的方法10。圖2到圖10是剖視示意圖，例示本揭露一實施例之使用光遮罩100A製備半導體元件200A的流程。
請參考圖1到圖3，在步驟S11，可提供一遮罩基底101，一不透光層103可形成在遮罩基底101上，並可圖案寫入不透光層103以形成溝槽特徵的一遮罩開口103O在不透光層103中。
請參考圖2，舉例來說，遮罩基底101可包含石英、玻璃或任何大致透明的材料。舉例來說，玻璃可為鋁矽酸鹽玻璃(aluminosilicate glass)、氟化鈣(calcium fluoride)、氟化鎂(magnesium fluoride)以及鈉鈣玻璃(soda lime glass)。在一些實施例中，遮罩基底101的厚度可介於大約0.125英吋到大約0.25英吋之間。
請參考圖2，不透光層103可形成在遮罩基底101上。舉例來說，不透光層103可包含鉻或對如稍後將說明之微影製程的一曝光製程的一能量源之一入射波長足夠不透明的其他適合的材料。在一些實施例中，舉例來說，不透光層103的製作技術可包含化學氣相沉積、射頻噴濺或其他適合的沉積製程。在一些實施例中，不透光層103的厚度T1可介於大約500Å到大約1000Å之間。在一些實施例中，不透光層103的不透明度可為100%或是大致大約為100%。
在一些實施例中，替代地，不透光層103的製作技術可包含一電鍍製程。詳而言之，遮罩基底101可在遮罩基底101的下表面101BS與側表面101LS塗佈有一覆蓋層(圖未示)。然後，可軟烘烤塗佈有該覆蓋層的遮罩基底101，以加強遮罩基底101與該覆蓋層之間的黏性，並驅除在該覆蓋層中的所有溶劑。接下來，塗佈有該覆蓋層的遮罩基底101可浸入無電之鉻電鍍活化劑(electroless chrome plating activator)中進行表面活化。適合的無電之鉻電鍍活化劑可為氯化鉻與2-丙醇的鹼性溶液。然後，塗佈有該覆蓋層之活化的遮罩基底101可浸入無電之鉻電鍍活化劑中 以塗佈有不透光層103。在不透光層103形成在塗佈有該覆蓋層之遮罩基底101上之後，該覆蓋層可從遮罩基底101剝除。
請參考圖2，一第一遮罩層301可藉由一微影製程而形成在不透光層103上。第一遮罩層301可包括溝槽特徵之遮罩開口103O的一圖案。在一些實施例中，第一遮罩層301可為一光阻，例如市售的光阻OCG895i或是其他適合的光阻。
請參考圖3，可執行使用第一遮罩層301當作一遮罩的一溝槽蝕刻製程，以移除不透光層103的一部分。在該溝槽蝕刻製程之後，溝槽特徵的遮罩開口103O可形成在不透光層103中。遮罩基底101之上表面的一第一部分可經由溝槽特徵的遮罩開口103O而暴露。在一些實施例中，在該溝槽蝕刻期間，不透光層103對遮罩基底101的蝕刻率可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在形成溝槽特徵的遮罩開口103O之後，可移除第一遮罩層301。
請參考圖1及圖4到圖6，在步驟S13，一半透明層105可形成在溝槽特徵的遮罩開口103O中，且可圖案寫入半透明層105以形成通孔特徵的遮罩開口105O，其中遮罩基底101、不透光層103以及半透明層105一起配置成一光遮罩100A。
請參考圖4，舉例來說，半透明層105可包括矽化鉬或氮化矽。在一些實施例中，舉例來說，半透明層105的製作技術可包含化學氣相沉積、噴濺或其他可應用的沉積。在一些實施例中，在形成半透明層105之後，可移除第一遮罩層301。
在一些實施例中，半透明層105的厚度T2可大致與不透光 層103的厚度T1相同。在一些實施例中，半透明層105的厚度T2與不透光層103的厚度T1可為不相同。舉例來說，半透明層105的厚度T2可大於或小於不透光層103的厚度T1。在一些實施例中，半透明層105的不透明度對不透光層103的不透明度之不透明度比可介於大約5%到大約95%之間。在一些實施例中，半透明層105的不透明度對不透光層103的不透明度之不透明度比可介於大約45%到大約75%之間。應當理解，在目前階段中，遮罩基底101之上表面暴露的第一部分可玩全地被半透明層105所覆蓋。
請參考圖5，可由一微影製程而形成一第二遮罩層303，以覆蓋不透光層103以及半透明層105的一部分。第二遮罩層303可包括通孔特徵的遮罩開口105O之一圖案。在一些實施例中，第二遮罩層303可為一光阻，例如市售的光阻OCG895i或是其他適合的光阻。
請參考圖6，可執行使用第二遮罩層303當作一遮罩的一通孔蝕刻製程，以移除半透明層105的暴露部分。在該通孔蝕刻製程之後，通孔特徵的遮罩開口105O可形成在半透明層105中。遮罩基底101之上表面的一第二部分可經由通孔特徵的遮罩開口105O而暴露。在一些實施例中，在該通孔蝕刻製程期間，半透明層105對遮罩基底101的蝕刻率比可介於大約100：1到大約1.05：1、介於大約15：1到大約2：1，或是介於大約10：1到大約2：1。在形成通孔特徵的遮罩開口105O之後，可移除第二遮罩層303。遮罩基底101之上表面的該第一部分之表面積S1大於遮罩基底101之上表面的該第二部分之表面積S2。
請參考圖1及圖7到圖9，在步驟S15，可提供一元件堆疊SKA，可使用光遮罩100A圖案寫入一預先處理遮罩層401，以形成一圖案化遮罩層403，並可執行一鑲嵌蝕刻製程以形成元件堆疊SKA的一通孔開 口203O以及一溝槽開口205O。
請參考圖7，元件堆疊SKA可包括一基底201、一第一介電層203以及一第二介電層205。在一些實施例中，基底201可包括一塊狀(bulk)半導體基底，其完全地由至少一半導體材料、多個裝置元件(為了清楚而圖未示)、多個介電層(為了清楚而圖未示)以及多個導電特徵(為了清楚而圖未示)所組成。舉例來說，該塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-C族化合物半導體或是II-VI族化合物半導體。
在一些實施例中，基底201可包括一絕緣體上覆半導體結構，其從下到上是由一處置基底、一絕緣體層以及一最上面半導體材料層所組成。該處置基底與該最上面半導體材料層可包含與前述之塊狀半導體基底相同的材料。該絕緣體層可為一結晶或非結晶介電材料，例如一氧化物及/或氮化物。舉例來說，該絕緣體層可為一介電氧化物，例如氧化矽。舉另一個例子，該絕緣體層可為一介電氮化物，例如氮化矽或氮化硼。再舉另一個例子，該絕緣體層可包括一介電氧化物與一介電氮化物的一堆疊，例如以任何順序的氧化矽以及氮化矽或氮化硼的一堆疊。該絕緣體層可具有一厚度，介於大約10nm到大約200nm之間。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造 組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
請參考圖7，多個裝置元件可形成在塊狀半導體基底上或是在最上面半導體材料層上。多個裝置元件的一些部分可形成在塊狀半導體基底中或是在最上面半導體材料層中。多個裝置元件可為電晶體，例如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體、類似物或其組合。
請參考圖7，多個介電層可形成在塊狀半導體基底上或是最上面半導體材料層上，並覆蓋多個裝置元件。在一些實施例中，舉例來說，多個介電層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。低介電常數的介電材料可具有一介電常數，該介電常數小於3.0或甚至小於2.5。在一些實施例中，低介電常數的介電材料可具有小於2.0的介電常數。多個介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。在該等沉積製程之後，可執行多個平坦化製程以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
請參考圖7，多個導電特徵可包括多個互連層以及多個導電通孔。該等互連層可相互分隔開並可沿著方向Z而水平地設置在多個介電層中。該等導電通孔可沿著方向Z而連接鄰近的互連層，以及連接相鄰 的裝置元件與互連層。在一些實施例中，該等導電通孔可改善散熱並可提供結構支撐。在一些實施例中，舉例來說，多個導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在形成多個介電層期間，可形成多個導電特徵。
在一些實施例中，多個裝置元件與多個導電特徵可一起配置成多個功能單元在基底201中。在本揭露的描述中，一功能單元通常表示功能性相關聯電路，其已針對多個功能目的而劃分成一單獨(distinct)單元。在一些實施例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或加速器單元。在一些其他實施例中，一功能電路的複雜度以及功能性可為更複雜或是更不複雜。
請參考圖7，在一些實施例中，第一介電層203可形成在基底201上，並可包含例如二氧化矽、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、硼磷矽酸鹽玻璃、一旋塗低介電常數的介電層、一化學氣相沉積低介電常數的介電層或其組合。在一些實施例中，第一介電層203可包括一自平坦化材料，例如一旋塗玻璃或是一旋塗低介電常數的介電材料，例如SiLKTM。一自平坦化材料的使用可避免執行接續的一平坦化步驟的需要。在一些實施例中，第一介電層203的製作技術可包含一沉積製程，舉例來說，沉積製程包括化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或是旋轉塗佈。在一些實施例中，可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。
請參考圖7，在一些實施例中，第二介電層205可形成在第一介電層203上，並可包含例如二氧化矽、未摻雜矽酸鹽玻璃、氟化矽酸 鹽玻璃、硼磷矽酸鹽玻璃、一旋塗低介電常數的介電層、一化學氣相沉積低介電常數的介電層或其組合。在一些實施例中，第二介電層205可包括一自平坦化材料，例如一旋塗玻璃或是一旋塗低介電常數的介電材料，例如SiLKTM。一自平坦化材料的使用可避免執行接續的一平坦化步驟的需要。在一些實施例中，第二介電層205的製作技術可包含一沉積製程，舉例來說，沉積製程包括化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或是旋轉塗佈。在一些實施例中，可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，第二介電層205的厚度可大於第一介電層203的厚度。
請參考圖7，預先處理遮罩層401可藉由例如旋轉塗佈而形成在第二介電層205上。可執行一軟烘烤製程以驅除餘留在預先處理遮罩層401中的溶劑。在一些實施例中，預先處理遮罩層401可為一光阻，例如市售的光阻OCG895i或是其他適合的光阻。
請參考圖7，光遮罩100A可設置在元件堆疊SKA上並對準元件堆疊SKA。
請參考圖8，可使用光遮罩100而執行一曝光製程。可使用一輻射源而執行該曝光製程。舉例來說，該輻射源可為紫外輻射、深紫外輻射(通常為193nm或248nm)或是極紫外輻射(通常為13.5nm)。在該曝光製程之後，可立刻執行一曝光後烘烤製程。接下來，可執行一顯影製程。在該顯影製程期間，一鹼性水溶液(aqueous base solution)可添加到曝光的以及烘烤的預先處理遮罩層401，並可溶解預先處理遮罩層401的一部分。在該曝光製程、曝光後烘烤製程以及顯影製程之後，預先處理遮罩層 401可轉換成圖案化遮罩層403。
請參考圖8，圖案化遮罩層403可包括一遮罩區403M、一溝槽區403T以及一通孔洞403V。遮罩區403M可圍繞溝槽區403T。遮罩區403M可對應不透光層103。意即，在頂視圖(圖未示)中，遮罩區403M與不透光層103可完全相互重疊。溝槽區403T可對應半透明層105。意即，在頂視圖(圖未示)中，溝槽區403T與半透明層105可完全相互重疊。被溝槽區403T所圍繞的空間可表示成通孔洞403V。第二介電層205之上表面的一部分可經由通孔洞403V而暴露。通孔洞403V可對應通孔特徵的遮罩開口105O。意即，在頂視圖(圖未示)中，通孔洞403V與通孔特徵的遮罩開口105O可完全相互重疊。
在一些實施例中，遮罩區403M的厚度T3可大於溝槽區403T的厚度T4。在一些實施例中，溝槽區403T的厚度T4對遮罩區403M的厚度T3之厚度比可介於大約25%到大約85%之間。在一些實施例中，溝槽區403T的厚度T4對遮罩區403M的厚度T3之厚度比可介於大約45%到大約65%之間。
請參考圖9，可使用圖案化遮罩層403當作遮罩而執行鑲嵌蝕刻製程。在一些實施例中，在鑲嵌蝕刻製程期間，第一介電層203的蝕刻率以及第二介電層205的蝕刻率可大致相同。在一些實施例中，在鑲嵌蝕刻製程期間，第二介電層205對基底201的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在一些實施例中，在鑲嵌蝕刻製程期間，第一介電層203對基底201的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。
在鑲嵌蝕刻製程期間，溝槽區403T下方的第一介電層203以及第二介電層205可被圖案化遮罩層403的溝槽區403T臨時保護。詳而言之，在鑲嵌蝕刻製程的初始時，圖案化遮罩層403的溝槽區403T可當作一蝕刻緩衝，以保護正下方的第二介電層205。然而，在鑲嵌製程期間，可持續消耗圖案化遮罩層403的溝槽區403T。在完全消耗圖案化遮罩層403的溝槽區403T之後，移除對應溝槽區403T的第二介電層205。
反之，對於對應圖案化遮罩層403之通孔洞403V的第一介電層203與第二介電層205而言，沒有圖案化遮罩層403存在以當作一暫時蝕刻緩衝。因此，在鑲嵌蝕刻製程的初始時，移除對應通孔洞403V的第二介電層205，同時對應溝槽區403T的第二介電層205仍被圖案化遮罩層403的溝槽區403T所保護。因此，在鑲嵌製程之後，可移除對應通孔洞403V的第一介電層203與第二介電層205，並僅移除對應溝槽區403T的第二介電層205。對應溝槽區403T的第一介電層203是完整或是稍微移除。
在鑲嵌製程之後，通孔開口203O可形成在第一介電層203中。基底201的一部分可經由通孔開口203O而暴露。溝槽開口205O可形成在第二介電層205中。第一介電層203的一部分以及基底201的該部分可經由溝槽開口205O而暴露。在形成通孔開口203O與溝槽開口205O之後，可移除圖案化遮罩層403。
因此，通孔開口203O以及溝槽開口205O可藉由使用多個蝕刻步驟而個別形成。反之，在本實施例中，由於使用具有半透明層105的光遮罩100，所以通孔開口203O與溝槽開口205O可藉由使用一單個鑲嵌蝕刻製程所形成。
請參考圖1及圖10，在步驟S17，一通孔209可形成在通孔 開口203O中，且一溝槽207可形成在溝槽開口205O中，以配置成半導體元件200A。
請參考圖10，一導電材料可皆由一沉積製程而沉積進入通孔開口203O與溝槽開口205O中。舉例來說，導電材料可為鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在沉積製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，並同時形成通孔209在通孔開口203O中以及形成溝槽207在溝槽開口205O中。基底201、第一介電層203、第二介電層205、溝槽207以及通孔209一起配置成半導體元件200A。
圖11到圖14是剖視示意圖，例示本揭露另一實施例之使用光遮罩100B製備半導體元件200B的流程。
請參考圖11，元件堆疊SKB與光遮罩100B可具有類似於如圖7所描述的結構。在圖11中相同或類似於圖7的元件已經標示有類似元件編號，並已省略其重複描述。
請參考圖11，元件堆疊SKB可包括一第一蝕刻終止層211。第一蝕刻終止層211可形成在第一介電層203與第二介電層205之間。較佳地，第一蝕刻終止層211可包含一介電材料，該介電材料具有不同於第一介電層203及/或第二介電層205的一蝕刻選擇性。舉例來說，第一蝕刻終止層211可包含氮化矽、氮碳化矽、碳氧化矽或類似物，並可藉由化學氣相沉積或電漿加強化學氣相沉積而進行沉積。
請參考圖12，可以類似於如圖8所描述的一程序而圖案寫入預先處理遮罩層401以形成圖案化遮罩層403，且在文中不再重複其描 述。
請參考圖13，在一些實施例中，可以類似於如圖9所描述的一程序而執行鑲嵌蝕刻製程，且在文中不再重複其描述。
在一些實施例中，鑲嵌蝕刻製程可包括多個階段，例如三個階段。在鑲嵌蝕刻製程的不同階段期間，第一介電層203、第二介電層205已及第一蝕刻終止層211的蝕刻率可為不同。舉例來說，在鑲嵌蝕刻製程的第一階段期間，第一蝕刻終止層211對第一介電層203及/或第二介電層205的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在鑲嵌蝕刻製程的第二階段期間，第二介電層205對第一蝕刻終止層211的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在鑲嵌蝕刻製程的第三階段期間，第二介電層205對第一蝕刻終止層211的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。
因此，在鑲嵌蝕刻製程的第一階段與第二階段期間，圖案化遮罩層403的溝槽區403T可存在並可保護對應溝槽區403T的第二介電層205。在鑲嵌蝕刻製程的第三階段中，可完全消耗圖案化遮罩層403的溝槽區403T，並可移除對應溝槽區403T的第二介電層205。
藉由使用第一蝕刻終止層211，可減緩或避免第一介電層203之未期望的移除，且具有不同尺寸的該等溝槽開口205O可形成有相同深度。換言之，在鑲嵌蝕刻製程期間，可減緩或避免負載效應。因此，可改善半導體元件200B的可靠度與品質。
請參考圖14，多個溝槽207與多個通孔209可以類似於如圖10所描述的一程序而形成，且在文中不再重複其描述。基底201、第一介電層203、第二介電層205、該等溝槽207、該等通孔209以及第一蝕刻終止層211一起配置成半導體元件200B。
圖15到圖18是剖視示意圖，例示本揭露另一實施例之使用光遮罩100C製備半導體元件200C的流程。
請參考圖15，元件堆疊SKC與光遮罩100C可具有類似於如圖11所描述的結構。在圖15中相同或類似於圖11的元件已經標示有類似元件編號，並已省略其重複描述。元件堆疊SKC可包括一第二蝕刻終止層213。第二蝕刻終止層213可形成在第一介電層203與基底201之間。在一些實施例中，第二蝕刻終止層213可包含與第一蝕刻終止層211相同的材料。在一些實施例中，較佳者，第二蝕刻終止層213可包含一介電材料，該介電材料具有與第一介電層203、第二介電層205及/或基底201不同的蝕刻選擇性。舉例來說，第二蝕刻終止層213可包含氮化矽、氮碳化矽、碳氧化矽，或類似物，且其製作技術可包含化學氣相沉積或是電漿加強化學氣相沉積。
請參考圖16，可以類似於如圖12所描述的一程序圖案寫入預先處理遮罩層401以形成圖案化遮罩層403，且在文中不再重複其描述。
請參考圖17，在一些實施例中，可以類似於如圖13所描述的一程序而執行鑲嵌蝕刻製程，且在文中不再重複其描述。
請參考圖18，溝槽207與通孔209可以類似於如圖14所描述的一程序而形成，且在文中不再重複其描述。基底201、第一介電層 203、第二介電層205、溝槽207、通孔209、第一蝕刻終止層211以及第二蝕刻終止層213一起配置成半導體元件200C。
圖19是流程示意圖，例示本揭露另一實施例之使用光遮罩100D製備半導體元件200D的方法20。圖20到圖29是剖視示意圖，例示本揭露另一實施例之使用光遮罩100D製備半導體元件200D的流程。
請參考圖19到圖21，可提供一遮罩基底101，一半透明層105可形成在遮罩基底101上，且一不透光層103可形成在半透明層105上。
請參考圖20，遮罩基底101可具有類似於如圖2所描述之遮罩基底101的一結構，且在文中不再重複其描述。半透明層105可形成在遮罩基底101上並完全覆蓋遮罩基底101。半透明層105的厚度T2、材料以及不透明度可類似於如圖4所描述的半透明層105，且在文中不再重複其描述。
請參考圖21，不透光層103可形成在半透明層105上。應當理解，在本實施例中，不透光層103可相對於遮罩基底101設置，並以半透明層105夾置在其間。不透光層103的厚度T1、材料以及不透明度可類似於如圖2所描述的不透光層103，且在文中不再重複其描述。
請參考圖19、圖22以及圖23，在步驟S23，可圖案寫入不透光層103以形成溝槽特徵的一遮罩開口103O在不透光層103中。
請參考圖22，一第一遮罩層301可形成在不透光層103上。第一遮罩層301可具有類似於如圖2所描述之第一遮罩層301的一結構，且在文中不再重複其描述。
請參考圖23，可使用第一遮罩層301當作一遮罩層而執行 一溝槽蝕刻製程，以移除不透光層103的一部分。在溝槽蝕刻製程之後，溝槽特徵的遮罩開口103O可形成在不透光層103中。半透明層105之上表面的一第一部分可經由溝槽特徵的遮罩開口103O而暴露。在一些實施例中，在溝槽蝕刻期間，不透光層103對半透明層105的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在形成溝槽特徵的遮罩開口103O之後，可移除第一遮罩層301。
請參考圖19、圖24以及圖25，在步驟S25，可圖案寫入半透明層105以形成通孔特徵的一遮罩開口105O，其中遮罩基底101、不透光層103以及半透明層105一起配置成光遮罩100D。
請參考圖24，一第二遮罩層303可形成在不透光層103與半透明層105上。第二遮罩層303可具有類似於如圖5所描述之第二遮罩層303的一結構，且在文中不再重複其描述。
請參考圖25，可以類似於如圖6所描述的一程序而執行一通孔蝕刻製程，且在文中不再重複其描述。
請參考圖19及圖26到圖28，在步驟S27，可提供一元件堆疊SKD，一預先處理遮罩層401可形成在元件堆疊SKD上，可使用光遮罩100D而圖案寫入預先處理遮罩層401，以形成一圖案化遮罩層403，可執行一鑲嵌蝕刻製程以形成元件堆疊SKD的一通孔開口203O以及一溝槽開口205O。
請參考圖26，元件堆疊SKD與預先處理遮罩層401可具有類似於如圖7所描述的結構。在圖26中類似或相同於圖7的元件已經表示類似的元件編號，並已省略其重複描述。
請參考圖27，可以類似於如圖8所描述的一程序圖案寫入預先處理遮罩層401以形成圖案化遮罩層403，且在文中不再重複其描述。
請參考圖28，可以類似於如圖9所描述的一程序執行鑲嵌蝕刻製程，且在文中不再重複其描述。
請參考圖19及圖29，在步驟S29，一通孔209可形成在通孔開口203O中，以及一溝槽207可形成在溝槽開口205O中，以配置成半導體元件200D。
請參考圖29，可以類似於如圖10所描述的一程序形成溝槽207以及通孔209，且在文中不再重複其描述。基底201、第一介電層203、第二介電層205、溝槽207以及通孔209一起配置成半導體元件200D。
圖30到圖34是剖視示意圖，例示本揭露另一實施例之製備光遮罩100E的流程。
請參考圖30，遮罩基底101、半透明層105以及不透光層103可具有類似於如圖21所描述的結構。在圖30中相同或類似於圖21的元件已經標示類似的元件編號，並省略其重複描述。
請參考圖30，一抗反射層107可形成在不透光層103上。抗反射層107可包括鉻材料，其包含氧、氮以及碳中的至少其中一個。用於抗反射層107之材料的例子可為氧化鉻、氮化鉻、氮氧化鉻、碳氧化鉻以及碳化氮化氧化鉻。在一些實施例中，抗反射層107的厚度可為圖案寫入之來源波長的四分之一。在一些實施例中，抗反射層107的厚度可介於大約10nm到大約100nm之間，或是介於大約10nm到大約40nm之間。抗反射 層107可改善圖案寫入的準確性(precision)。
請參考圖31，一第一遮罩層301可形成在抗反射層107上。第一遮罩層301可具有類似於如圖22所描述之第一遮罩層的一結構，且在文中不再重複其描述。
請參考圖32，可使用第一遮罩層301當作一遮罩層而執行一溝槽蝕刻製程，以移除不透光層103的一部分以及抗反射層107的一部分，進而形成溝槽特徵的遮罩開口103O。遮罩基底101之上表面的一第一部分可經由溝槽特徵的遮罩開口103O而暴露。在一些實施例中，溝槽蝕刻製程可包括分別對應抗反射層107與不透光層103的多個階段。在一些實施例中，在溝槽蝕刻期間，抗反射層107對不透光層103的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在溝槽蝕刻期間，不透光層103對遮罩基底101的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在形成溝槽特徵的遮罩開口103O之後，可移除第一遮罩層301。
請參考圖33，可藉由一微影製程而形成一第二遮罩層303，以覆蓋不透光層103、抗反射層107以及半透明層105的一部分。第二遮罩層303可包括通孔特徵之遮罩開口105O的一圖案。在一些實施例中，第二遮罩層303可為一光阻，例如市售的光阻OCG895i或是其他適合的光阻。
請參考圖34，可使用第二遮罩層303當作一遮罩而執行一通孔蝕刻製程，以移除半透明層105的暴露部分。在通孔蝕刻製程之後，通孔特徵的遮罩開口105O可形成在半透明層105中。遮罩基底101之上表 面的一第二部分可經由通孔特徵的遮罩開口105O而暴露。在一些實施例中，半透明層105對遮罩基底101的蝕刻率比可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在形成通孔特徵的遮罩開口105O之後，可移除第二遮罩層303。遮罩基底101、不透光層103、半透明層105以及抗反射層107一起配置成光遮罩100E。
本揭露之一實施例提供一種半導體元件的製備方法，包括提供一光遮罩，該光遮罩包括在一遮罩基底上的一不透光層，並圍繞在該遮罩基底上的一半透明層；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層以及在該第一介電層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層的一溝槽區以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以形成一通孔開口在該第一介電層中以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開控中，進而配置成該半導體元件。該半透明層包括通孔特徵的一遮罩開口，該遮罩開口暴露該遮罩基底的一部分。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一光遮罩，該光遮罩包括一半透明層以及一不透光層，該半透明層在一遮罩基底上並包括通孔特徵的一遮罩開口，而通孔特徵的該遮罩開口暴露該遮罩基底的一部分，該不透光層在該半透明層上並包括溝槽特徵的一遮罩開口，而溝槽特徵的該遮罩開口暴露該半透明層的一部分以及該遮 罩基底的該部分；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層以及在該第一介電層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層之該部分的一溝槽區以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以形成一通孔開口在該第一介電層中以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開口中，進而配置成該半導體元件。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一光遮罩，該光遮罩包括在一遮罩基底上的一不透光層，並圍繞在該遮罩基底上的一半透明層；提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層、在該第一介電層上的一第一蝕刻終止層，以及在該第一蝕刻終止層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上；使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層的一溝槽區，以及對應通孔特徵之該遮罩開口的一通孔洞；執行一鑲嵌蝕刻製程以沿著該第一蝕刻終止層與該第一介電層而形成一通孔開口，以及形成一溝槽開口在該第二介電層中；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開口中，以配置成該半導體元件。該半透明層包括通孔特徵的一遮罩開口，該遮罩開口暴露該遮罩基底的一部分。該溝槽區的一厚度小於該遮罩區的一厚度。
本揭露之一實施例提供一種光遮罩的製備方法，包括提供 一遮罩基底；形成一不透光層在該遮罩基底上；圖案化寫入該不透光層以形成溝槽特徵的一遮罩開口在該不透光層中，並暴露該遮罩基底；形成一半透明層在溝槽特徵的該遮罩開口中，以覆蓋該遮罩基底；以及圖案寫入該半透明層以形成通孔特徵的一遮罩開口，進而暴露該遮罩基底的部分。
由於本揭露該半導體元件之製備方法的設計，半導體元件200A的通孔開口203O與溝槽開口205O可藉由使用包括半透明層105的光遮罩100A而以一單步驟的鑲嵌蝕刻製程所形成。因此，可降低製備半導體元件200A的製程複雜度。此外，藉由使用第一蝕刻終止層211，可減緩或避免第一介電層203之未期望的移除。換言之，在該鑲嵌蝕刻製程期間，可減緩或避免該負載效應。因此，可改善所得之半導體元件200B的可靠度與品質。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100A:光遮罩 101:遮罩基底 103:不透光層 103O:遮罩開口 105:半透明層 105O:遮罩開口 201:基底 203:第一介電層 205:第二介電層 403:圖案化遮罩層 403M:遮罩區 403T:溝槽區 403V:通孔洞 SKA:元件堆疊 T3:厚度 T4:厚度 Z:方向

Claims (13)

  1. 一種半導體元件的製備方法，包括：提供一光遮罩，其中該光遮罩的製備方法包括：形成一半透明層在一遮罩基底上，且該半透明層完全覆蓋該遮罩基底；形成一不透光層在該半透明層上；形成一第一遮罩層在該半透明層上，且該第一遮罩層包括溝槽特徵之一第一遮罩開口；移除不透光層的一部分，以使該半透明層之一上表面的一部分經由溝槽特徵的該第一遮罩開口而暴露；移除該第一遮罩層；形成一第二遮罩層在該不透光層上與該半透明層之該上表面之該部分上，其中該第二遮罩層包括通孔特徵的一第二遮罩開口；移除該半透明層的一部分，以使該遮罩基底之一上表面的一部分經由通孔特徵的該第二遮罩開口而暴露；及移除該第二遮罩層。
  2. 如請求項1所述之半導體元件的製備方法，進一步包括：提供一元件堆疊，該元件堆疊包括在一基底上的一第一介電層、在該第一介電層上的一第一蝕刻終止層，以及在該第一蝕刻終止層上的一第二介電層；形成一預先處理遮罩層在該元件堆疊上； 使用該光遮罩圖案化該預先處理遮罩層以形成一圖案化遮罩層，該圖案化遮罩層包括對應該不透光層的一遮罩區、對應該半透明層的一溝槽區，以及對應通孔特徵之該遮罩開口的一通孔洞，其中該溝槽區的一厚度小於該遮罩區的一厚度；執行一鑲嵌蝕刻製程以沿著該第一蝕刻終止層與該第一介電層而形成一通孔開口在第一介電層中以及形成一溝槽開口在該第二介電層中，其中該溝槽開口具有一底部，該底部在該第一蝕刻終止層上；以及形成一通孔在該通孔開口中以及形成一溝槽在該溝槽開口中。
  3. 如請求項2所述之半導體元件的製備方法，其中該溝槽區之該厚度對該遮罩區之該厚度的一厚度比是介於大約25%到大約85%之間。
  4. 如請求項3所述之半導體元件的製備方法，其中該溝槽區之該厚度對該遮罩區之該厚度的該厚度比是介於大約45%到大約65%之間。
  5. 如請求項1所述之半導體元件的製備方法，其中該不透光層的一厚度以及該半透明層的一厚度大致是相同的。
  6. 如請求項1所述之半導體元件的製備方法，其中該不透光層的一厚度以及該半透明層的一厚度大致是不同的。
  7. 如請求項5所述之半導體元件的製備方法，其中該不透光層包括鉻。
  8. 如請求項7所述之半導體元件的製備方法，其中該半透明層包括矽化鉬或氮化矽。
  9. 如請求項8所述之半導體元件的製備方法，其中該半透明層之一不透明度對該不透光層之一不透明度的一不透明度比是介於大約5%到大約95%之間。
  10. 如請求項8所述之半導體元件的製備方法，其中該半透明層之一不透明度對該不透光層之一不透明度的一不透明度比是介於大約45%到大約75%之間。
  11. 如請求項10所述之半導體元件的製備方法，其中在該鑲嵌蝕刻製程期間，該第一介電層的一蝕刻率與該第二介電層的一蝕刻率大致是相同的。
  12. 如請求項11所述之半導體元件的製備方法，其中該遮罩基底包括石英或玻璃。
  13. 一種半導體元件的製備方法，包括：提供一光遮罩，其中該光遮罩的製備方法包括：形成一不透光層在一遮罩基底上；形成一第一遮罩層在該不透光層上，其中該第一遮罩層包括溝槽特徵之一第一遮罩開口； 移除該不透光層的一部分，使得該遮罩基底之一上表面的一第一部分可經由溝槽特徵的該第一遮罩開口而暴露；形成一半透明層在溝槽特徵的該第一遮罩開口中，其中該遮罩基底之該上表面的該第一部分可完全被該半透明層覆蓋；移除該第一遮罩層；形成一第二遮罩層以覆蓋該不透光層以及該半透明層的一部分，其中該第二遮罩層包括通孔特徵的一第二遮罩開口；移除該半透明層的一暴露部分，以使該遮罩基底之該上表面的一第二部分經由通孔特徵的該第二遮罩開口而暴露；及移除該第二遮罩層。
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TW364185B (en) * 1998-03-13 1999-07-11 Ind Tech Res Inst Process for dual metal damascene of single mask using phase shift mask
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