CN108231548B - 半导体装置的制作方法 - Google Patents

半导体装置的制作方法 Download PDF

Info

Publication number
CN108231548B
CN108231548B CN201710631901.4A CN201710631901A CN108231548B CN 108231548 B CN108231548 B CN 108231548B CN 201710631901 A CN201710631901 A CN 201710631901A CN 108231548 B CN108231548 B CN 108231548B
Authority
CN
China
Prior art keywords
photoresist layer
monomer
patterned photoresist
line width
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710631901.4A
Other languages
English (en)
Other versions
CN108231548A (zh
Inventor
王筱姗
吴承翰
张庆裕
林进祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108231548A publication Critical patent/CN108231548A/zh
Application granted granted Critical
Publication of CN108231548B publication Critical patent/CN108231548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • G03F7/405Treatment with inorganic or organometallic reagents after imagewise removal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

提供一种材料组成与方法,其包含形成图案化光阻层于基板上,其中图案化光阻层具有第一线宽粗糙度。在多种实施例中,将处理材料涂布至图案化光阻层,其中处理材料的第一部份键结至图案化光阻层的表面。在一些实施例中,移除处理材料的第二部份(未键结至图案化光阻层表面),以提供处理后的图案化光阻层,其中处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。

Description

半导体装置的制作方法
技术领域
本发明实施例关于半导体装置的制作方法,更特别关于用以处理极紫外线微影中的光阻材料材的材料组成及/或复合物,以及采用上述组成及/或复合物的方法。
背景技术
电子产业对较小与较快的电子装置的需求增加,且电子装置同时提供大量的复杂功能。综上所述,半导体产业的持续趋势为制作低成本、高效能、与低能耗的集成电路。通过缩小半导体的集成电路尺寸(如最小结构尺寸)可达这些远程目标,进而改良产能与降低相关成本。然而缩小尺寸也会增加集成电路工艺的复杂性。为了实现半导体集成电路与装置单元的持续进展,需要在半导体工艺与技术上具有类似进展。
一般而言,半导体集成电路的最小结构尺寸,为用于微影工艺中的射线源波长、光阻组成、光阻选择性、与其他参数的函数。在半导体微影的进展中,射线源波长缩短且较弱,因此光阻设计为尽可能有效地利用射线源。在一例中,导入化学放大光阻组成,以增加光阻对曝光光源的敏感度。然而,化学放大光阻系统面临难以克服的难处,比如薄膜中的低光子吸收度、中等的蚀刻选择性、以及有限的解析度增益。此外,对具有高解析度、低线宽粗糙度、与高敏感度等特性的光阻需求,远大于化学放大光阻系统所能提供。如此一来,化学放大光阻本身在半导体技术的持续进展中,无法满足新世代的微影需求。
如此一来,现有技术无法完全满足所有方面。
发明内容
本发明一实施例提供的半导体装置的制作方法,包括:形成图案化光阻层于基板上,其中图案化光阻层具有第一线宽粗糙度;将处理材料涂布至图案化光阻层,其中处理材料的第一部份键结至图案化光阻层的表面;移除处理材料的第二部份,以提供处理后的图案化光阻层,其中处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。
附图说明
图1A与1B是一些实施例中的处理材料。
图2A、2B、2C、2D、2E、与2F是一些实施例中的处理单体Rt
图3A、3B、与3C是一些实施例中的接枝单体Rg
图4A、4B、与4C是一些实施例中的抗蚀刻单体Re
图5是多种实施例中,采用处理材料为后处理工艺的一部份的方法的流程图。
图6A、6B、与6C是依据图5的方法形成的半导体结构,其于多种制作阶段中的剖视图。
图7是多种实施例中,采用处理材料为临场处理工艺的一部份的方法的流程图。
图8A、8B、8C、与8D是依据图7的方法形成的半导体结构,其于多种制作阶段中的剖视图。
【符号说明】
Re 抗蚀刻单体
Rg 接枝单体
Rt 处理单体
100 处理材料
500、700 方法
502、504、506、508、510、702、704、706、708、710 步骤
602、802 基板
604 基体层
606、608 层状物
610、810B 图案化光阻层
610A、810A 粗糙线边缘
610B 平滑线边缘
612、816 开口
810 光阻层
812 中间光掩模
814 射线源
815 临场处理工艺
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例用以简化本发明而非局限本发明。举例来说,形成第一结构于第二结构上的叙述包含两者直接接触,或两者的间隔有其他额外结构而非直接接触。此外,本发明的多种例子中可重复标号,但这些重复仅用以简化与清楚说明,不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外,空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。元件亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。
在一些例子中,下述实施例亦可用于处理深紫外线与电子束微影中的光阻材料。一般而言,微影图案化包含以光阻膜涂布基板,以射线源如深紫外线、紫外线、或电子束等射线源曝光光阻膜,以及在显影剂(化学溶液)中显影曝光后的光阻。显影剂可移除部份的曝光光阻(比如正型光阻的曝光部份或负型光阻的未曝光部份),以形成图案化光阻层。接着可在后续蚀刻工艺中,采用图案化光阻层作为蚀刻掩模,以将图案化光阻层的图案转移至下方材料层。在另一实施例中,在对下方层如外延的半导体层进行后续离子注入的工艺中,采用光阻图案作为离子注入掩模。
一般而言,半导体集成电路的最小结构尺寸,为用于微影工艺中的射线源波长、光阻组成、光阻选择性、与其他参数的函数。在半导体微影进展中,射线源波长缩短为用于深紫外线微影的248nm(KrF激光)至193nm(ArF激光),以及用于极紫外线微影的13.5nm。用以产生这些光波长射线源(光源)相对较弱,因此光阻设计为尽可能有效的利用光源。采用现有的化学放大光阻可达部份目标,且化学放大效果可增加光阻对曝光光源的敏感度。目前大部份的半导体公司采用化学放大光阻以用于大量生产。化学放大光阻已用于248nm(比如KrF激光)与193nm(比如ArF激光)的深紫外线微影,以及13.5nm的极紫外线微影,但对具有高解析度、低线宽粗糙度、与高敏感度等特性的光阻需求,远大于化学放大光阻系统所能提供。上述挑战称作RLS权衡得失,其非常难以同时最佳化光阻的解析度、低线宽粗糙度、与敏感度。如此一来,现有方法无法适当地满足新世代的微影需求。
与现有技术相较,本发明实施例具有优点。但应理解其他实施例可具有不同优点,下述内容不必说明所有优点,且所有实施例不需具有特定优点。一般而言,下述实施例提供材料组成与处理光阻材料的方法,进而至少改善线宽粗糙度与局部关键尺寸一致性。在多种实施例中,材料组成可用以处理光阻材料,比如临场处理工艺的一部份或后处理工艺的一部份,其将详述于下。
图1A与1B是一些实施例中的处理材料100。在一些实施例中,用以处理光阻材料的材料组成(如处理材料100)可包含处理单体Rt、接枝单体Rg、与抗蚀刻单体Re中的一或多者。在一例中,处理单体Rt可包含有机化合物如脂肪族化合物。在一些实施例中,处理单体Rt可包含C4-C20的烷基、环烷基、C4-C20的饱合或未饱合碳氢环、或可包含二维或三维结构的C5-C20的杂环基。此外,一些实施例中的处理单Rt的玻璃转换温度可小于80℃。在一些例子中,处理单体Rt的玻璃转换温度可小于50℃。处理单体Rt的其他例子如图2A至2F所示。举例来说,处理单体Rt可包含聚(丙烯酸丁酯)如图2A所示,其玻璃转换温度为220K(-53℃);聚(丙烯酸苄酯)如图2B所示,其玻璃转换温度为277K(4℃);聚(丙烯酸己酯)如图2C所示,其玻璃转换温度为215K(-58℃);聚(丙烯酸环己酯)如图2D所示,其玻璃转换温度为288K(15℃);聚(甲基丙烯酸己酯)如图2E所示,其玻璃转换温度为268K(-5℃);或聚(丙烯酸异丙酯)如图2F所示,其玻璃转换温度为271K(-2℃)。在一些实施例中,接枝单体Rg可与酸作用,因此接枝单体Rg可包含碱,比如具有碱性的单体。如此一来,一些实施例中的接枝单体Rg其酸解离常数(pKa)大于7且小于13。在至少一些实施例中,接枝单体Rg其酸解离常数可大于7且小于10。在一些例子中,接枝单体Rg可包含一或多个官能基如NH3基、一级至三级胺基、OH-基、NCS-基、烯基、酚基、C5-C20的杂环基、或CN基。接枝单体Rg的其他例子如图3A至3C所示。在一例中,抗蚀刻单体Re具有高抗蚀刻性,且包含芳香性化合物。在一些例子中,抗蚀刻单体Re包含苯乙烯与酚醛化合物中至少一者。抗蚀刻单体Re的其他例子如图4A至4C所示。
在多种实施例中,处理材料100的分子量小于20000。在至少一些例子中,处理材料100的分子量小于10000。在一些实施例中,分子量的单位为克/摩尔。此外,一些实施例中的处理材料100可包含聚合物链,且聚合物链包含嵌段共聚物或无规共聚物。在一例中,用以移除处理材料100的溶剂系统可包含有机溶剂。在一些例子中,溶剂系统可包含醋酸正丁酯、2-庚酮、与醋酸异戊酯中的一或多者。在一些实施例中,溶剂系统的分配系数(Log P)大于1.82。如图1B所示的一些例子,处理材料100的化学结构可包含分别连接至A3、A2、与A1的接枝单体Rg、抗蚀刻单体Re、与处理单体Rt,且A1、A2、与A3可各自为COO-或PHO-。A1、A2、与A3可分别键结至化学主链,比如作为化学品X、Y、与Z的一部份。在一些实施例中,X、Y、与Z的摩尔比如下:X+Y+Z=1.0,0.1<X<0.9,0.25<Y<0.5,且0<Z<1。键结至主链的Xa、Xb、与Xc可为氢或甲基。
如上所述,处理材料100可用于处理光阻材料,以作为后处理工艺的一部份或临场处理工艺的一部份。图5是采用处理材料100作为后处理工艺的一部份的半导体工艺的方法500其流程图。在方法500之前、之中、或之后亦可进行额外步骤,且方法的其他实施例可置换、省略、或调换一些步骤。应注意方法500仅用以举例,而非局限本发明至后述申请专利范围未实际限缩的范围。方法500将搭配图6A至6C进一步说明。
在多种实施例中,方法500的步骤502提供基板602。举例来说,基板602可包含基体层604与一或多个层状物606与608形成其上。在一些例子中,基体层604包含半导体晶片如硅晶片。此外,一些实施例中的基板602可包含多种层状物,比如导电或绝缘的层状物形成于半导体基板(比如基体层604)上。基体层604及/或一或多个层状物606与608可进一步包含多种掺杂设置,端视本技术领域已知的设计需求而定。基体层604及/或一或多个层状物606与608亦可包含其他半导体如锗、碳化硅、硅锗、或钻石。在其他实施例中,基体层604及/或一或多个层状物606或608可包含半导体化合物及/或半导体合金。此外,基体层604及/或一或多个层状物606与608可视情况(非必要)包含外延层、可具有应力以增进效能、可包含绝缘层上硅结构、及/或具有其他合适的增进结构。
在一些实施例中,基板602包含金属、金属合金、金属的氮化物、硫化物、硒化物、氧化物、及/或硅化物如MXa(其中M为金属而X为氮、硫、硒、氧、或硅,而a为0.4至2.5)。举例来说,至少一些实施例中的基板602包含钛、铝、钴、钌、氮化钛、氮化钨、与氮化钽中的一或多者。在其他实施例中,基板602包含硅、金属氧化物、及/或金属氮化物如MXb(其中M为金属或硅,X为氮或氧,而b为0.4至2.5)。举例来说,至少一些实施例中的基板602包含氧化硅、氮化硅、氧化铝、氧化铪、与氧化镧中的一或多者。
一般而言,一些实施例中的基板602可包含下方层(或材料层)以进行后续工艺(比如图案化或注入)。在一些例子中,基体层604本身将进行后续工艺。在一些实施例中,下方层可包含一或多个层状物606与608。在一些例子中,下方层可包含即将图案化的硬掩模层。在一些例子中,下方层可包含即将离子注入的外延的半导体层。在一实施例中,下方层可包含硬掩模层,其包含材料如氧化硅、氮化硅、氮氧化硅、氮化钛、或其他合适的材料或组成。在一些实施例中,下方层可包含抗反射涂层(如无氮的抗反射涂层),其包含材料如氧化硅、碳氧化硅、电浆增强化学气相沉积的氧化硅。在多种实施例中,下方层可包含高介电常数的介电层、栅极层、硬掩模层、界面层、盖层、扩散阻障层、介电层、导电层、其他合适的层状物、及/或上述的组合。一些下方层的例子并非用以局限本发明实施例,在未偏离本发明范畴的情况下自可采用其他合适的下方层。
方法500的步骤504形成光阻层于基板602(或位于基板602上的下方层)上。在多种实施例中,光阻层至少包含聚合物、光酸产生剂、淬息剂(碱)、与溶剂。在一些实施例中,光阻层包含正型光阻,其包含酸可切断的聚合物。举例来说,光酸产生剂在曝光(如紫外线曝光)后可释放酸,接着在后续的曝光后烘步骤中,酸将切断酸可切断的聚合物。在一些例子中,在酸切断酸可切断聚合物之后,聚合物(如光阻)将变得较亲水而不溶于溶剂或碱性溶液中。在一些实施例中,光阻层可包含负型光阻,其包含至少一酸催化的可交联聚合物与四甲基乙二醇的聚合物。举例来说,光酸产生剂在曝光(如紫外线曝光)后可释放酸,接着酸将催化酸催化的可交联聚合物的交联反应,或者使四甲基乙二醇的聚合物产生四甲基乙二醇重排。在一些例子中,在交联反应或四甲基乙二醇重排后,聚合物(如光阻)将变得较疏水而不溶于碱性溶液中。在一些例子中,光阻层可进一步包含界面活性剂、发色团、与交联剂。在一些实施例中,光阻的聚合物其分子量可介于1000至20000之间。在多种实施例中,光阻层对微影曝光工艺中所用的射线敏感,且对蚀刻工艺(或离子注入工艺)具有抗性。在一些实施例中,光阻层的形成方法为旋转涂布工艺。在一些例子中,在形成光阻层前,先形成黏着层如六甲基二硅氮烷层于基板(或视情况位于基板上的下方层)上。在一些实施例中,在形成光阻层之后以及进行曝光工艺之前,可进行预烘烤工艺以蒸发溶剂并使光阻层致密化。在多种实施例中,光阻层对多种射线敏感,比如深紫外线(如KrF激光的248nm射线或者ArF激光的193nm射线)、极紫外线(如13.5nm射线)、电子束、或离子束。一般而言,多种实施例中的光阻层可对波长小于250nm的射线敏感。在一些实施例中,光阻可包含三层堆迭,其包含有机下方层、有机下方层上的底抗反射涂层、以及底抗反射涂层上的光阻层。
方法500的步骤506图案化光阻层。一般而言,在形成光阻层之后,将图案曝光至涂布光阻层的基板上。举例来说,多种实施例中的光阻层可经由中间光掩模曝光,且曝光工艺采用微影成像系统。在一些实施例中,可采用极紫外线(如13.5nm)曝光光阻层。在其他实施例中,可采用深紫外线(如248nm的KrF准分子激光或193nm的ArF准分子激光)、X光、电子束、离子束、及/或其他合适的射线源曝光光阻层。在多种例子中,曝光光阻层的步骤可于空气、液体(比如浸润式微影)、或真空(比如极紫外线微影与电子束微影)中进行。在一些实施例中,射线束可经由光掩模(如穿透式光掩模或反射式光掩模)图案化,且光掩模可包含解析度增进结构如相移结构及/或光学邻近修正,并采用离轴照射模式。在一些其他实施例中,以预定图案如集成电路布局直接调整射线束,而不需采用光掩模。举例来说,可采用数字图案产生器或直写模式。
在一些实施例中,在将图案曝光至涂布光阻的基板上之后,可进行烘烤工艺。举例来说,一些实施例在曝光光阻层之后以及进行显影光阻的工艺之前,可进行后烘烤工艺以稳定并硬化曝光后的光阻层。在一些例子中,曝光工艺后将形成潜图案于光阻层中。举例来说,潜图案指的是光阻层上的曝光图案,其于显影工艺后将变成物理的光阻图案。在多种实施例中,光阻层的潜图案可包含光阻层的未曝光部份与曝光部份。在多种实施例中,曝光工艺后的光阻层其曝光部份将产生物理变化或化学变化。在一些实施例中,若采用正型光阻,则曝光部份将溶解于后续的显影工艺中。在一些例子中,若采用负型光阻,则曝光部份将转为不溶,且后续的显影工艺将溶解未曝光部份。
一些实施例在烘孔工艺后,进行显影工艺以形成图案化光阻层,如第6A图所示。举例来说,在形成潜影像之后,多种实施例进行光阻的显影工艺,以形成图案化光阻层610于基板602上。在一些实施例中,光阻显影工艺包含湿式化学显影工艺,如本技术领域所知。如上述说明,若采用正型光阻,则曝光部份将溶解于显影工艺中。若采用负型光阻,则曝光部份将不溶,且未曝光部份将被移除。在至少一些现有工艺中,图案化光阻层包含的光阻图案具有明显的线宽粗糙度(比如图案化光阻层610的粗糙线边缘610A),及/或局部关键尺寸一致性低落(可能因线宽粗糙度造成)。
方法500的步骤508沉积处理材料于图案化光阻层上。如图6B所示,步骤508可沉积处理材料100于图案化光阻层610上,即涂布至图案化光阻层610与其粗糙线边缘610A。在一些实施例中,处理材料100的沉积方法可为旋转涂布工艺或其他合适工艺。在一些实施例中,在沉积处理材料100至图案化光阻层610上之后,可视情况进行烘烤工艺。在多种实施例中,处理材料100将键结至图案化光阻层610的表面(包括图案化光阻层610的粗糙线边缘610A)。在一些例子中,处理材料100经由氢键、离子键、或共价键键结至图案化光阻层610的表面。
方法500的步骤510移除处理材料的未键结部份。如图6C所示的一实施例,步骤510在涂布及视情况烘烤处理材料之后,移除处理材料100的未键结部份。举例来说,处理材料100的未键结部份其移除方法可采用溶剂系统(如溶剂材料),且溶剂系统包含醋酸正丁酯、2-庚酮、与醋酸异戊酯的一或多者。在一些实施例中,溶剂材料的分配系数(Log P)大于1.82。在移除处理材料工艺的多种例子中,移除未键结至图案化光阻层610的部份处理材料100(比如未接触光阻材料的部份处理材料100),而键结至图案化光阻层610的部份处理材料100仍键结至光阻材料。在移除处理材料并保留键结至图案化光阻层的处理材料后,处理后的图案化光阻层包含的光阻图案具有最小化的线宽粗糙度,以及优异的局部关键尺寸一致性。换言之的,处理后的图案化光阻层包含的图案,比未处理的图案化光阻层具有更低的线宽粗糙度。如此一来,与未处理的图案化光阻层的粗糙线边缘(与表面)610A相较,处理后的图案化光阻层具有实质上平滑线边缘(与表面)610B。
在一些例子中,在处理工艺形成处理后的图案化光阻层之后,可经由处理后的图案化光阻层其开口612对露出的基板或下方层进行工艺,其中处理后的图案化光阻层作为掩模。在一些实施例中,这些工艺可包含以处理后的图案化光阻层作为蚀刻掩模并施加至下方层的蚀刻工艺,以将图案自处理后的图案化光阻层转移至下方层。在另一实施例中,可包含以处理后的图案化光阻层作为离子注入掩模的离子注入工艺,其可形成多种掺杂结构于下方层中。在一些实施例中,可采用处理后的图案化光阻层作为掩模并进行其他工艺。
图7是采用处理材料100作为临场处理工艺的一部份的半导体工艺的方法700其流程图。在方法700之前、之中、或之后亦可进行额外步骤,且方法的其他实施例可置换、省略、或调换一些步骤。应注意方法700仅用以举例,而非局限本发明至后述申请专利范围未实际限缩的范围。方法700将搭配图8A至8D进一步说明。
在多种实施例中,方法700的步骤702提供基板802。举例来说,基板802可包含基体层804与一或多个层状物806与808形成其上。在多种实施例中,包含一或多个层状物806与808的基板802与前述单元实质上相同。举例来说,基板802可包含下方层(或材料层)以进行后续工艺(比如图案化或注入)。在一些例子中,基体层804本身将进行后续工艺。在一些实施例中,下方层可包含一或多个层状物806与808。方法700的步骤704形成光阻层于基板上。在多种实施例中,光阻层810形成于基板802(或基板802上的下方层)上,如图8A所示。光阻层与前述光阻层可实质上类似。在一些实施例中,在形成光阻层810之后且在进行曝光工艺之前,可进行预烘烤以蒸发溶剂并使光阻层810致密化。在多种实施例中,光阻层810对多种射线敏感如上述。
方法700的步骤706将图案曝光至光阻层上。如图8A所示,采用射线源814并经由中间光掩模812,将图案曝光至涂布光阻的基板上,如上所述。在一些实施例中,在将图案曝光至涂布光阻的基板上之后,可进行烘烤工艺如曝光后烘烤。举例来说,一些实施例在曝光光阻层之后以及在进行光阻显影工艺之前,可进行曝光后烘烤工艺以稳定化并硬化曝光后的光阻层。在一些例子中,曝光工艺可形成潜图案于光阻层中,如上所述。在至少一些现有工艺中,潜图案包含的图案可具有明显的线宽粗糙度,如同潜图案的粗糙线边缘810A。
方法700的步骤708对光阻层进行临场处理工艺。在一些实施例中,在曝光与曝光后烘烤工艺之后以及后续的显影工艺之前,以处理材料对光阻层进行临场处理工艺815。换言之,光阻层的临场处理工艺(比如采用处理材料),在形成潜图案之后且在后续显影工艺之前。在一些实施例中,处理材料可沉积于图案化光阻层上,且其沉积方法可为旋转涂布工艺、化学气相沉积、或其他合适工艺。如图8B与8C所示,通过步骤708的临场处理工艺815,处理材料100可扩散穿过光阻层810的曝光部份或未曝光部份,以涂布于光阻层中的潜图案侧壁(包含潜图案的粗糙线边缘810A)上。在多种实施例中,处理材料100可通过氢键、离子键、或共价键键结至光阻层中的潜图案表面。
方法700的步骤710进行显影工艺,并移除处理材料的未键结部份。在一些实施例中,在步骤708的临场处理工艺之后,可进行显影工艺以形成图案化光阻层810B,如图8D所示。换言之,在形成潜影像与临场处理工艺之后,可进行显影工艺以形成图案化光阻层810B,其与前述处理后的图案化光阻层类似。在一些实施例中,光阻的显影工艺如上述。此外,一些实施例中的光阻显影工艺可移除未接触光阻中的潜图案侧壁的部份处理材料100,而键结至光阻层中的潜图案表面的部份处理材料在显影工艺后,仍键结至光阻材料的表面。在一些例子中,可在显影工艺后进行烘烤工艺。如此一来,在显影工艺后,临场处理工艺将导致处理后的图案化光阻层810B包含的光阻图案,具有最小化的线宽粗糙度与优异的局部关键尺寸一致性。换言之,处理后的图案化光阻层810B比未处理的图案化光阻层具有更低的线宽粗糙度。举例来说,处理后的图案化光阻层810B的线宽粗糙度,低于潜图案的线宽粗糙度。如此一来,与未处理的图案化光阻层的粗糙边缘与表面相较,以及与潜图案的粗糙边缘与表面相较,处理后的图案化光阻层具有实质上平滑的线边缘与表面。一些例子在临场处理工艺以及形成处理后的图案化光阻层之后,可经由处理后的光阻层的开口816对露出的基板或下方层进行工艺,如上所述。
如上所述,在方法500及/或700之前、之中、或之后可进行额外步骤,且方法的其他实施例可取代、省略、或调换一些步骤。举例来说,一些实施例中的基板602或基板802可包含半导体基板,且方法500及/或700可形成鳍状场效晶体管装置。在这些例子中,方法500及/或700可进一步包含形成多个有源鳍状物于半导体基板中。此外在此例中,方法500及/或700可进一步包含蚀刻半导体基板以形成沟槽于半导体基板中;将介电材料填入沟槽中;进行化学机械研磨工艺以形成浅沟槽隔离结构;外延成长及/或使浅沟槽隔离结构凹陷,以形成鳍状有源区。在一些实施例中,方法500及/或700包含其他步骤以形成多个栅极、栅极间隔物、掺杂的源极/漏极区、用于栅极/源极/漏极结构的接点、与类似单元。在一些实施例中,后续工艺可形成多种接点/通孔/线路,以及基板上的多层内连线结构(比如金属层与层间介电物),其设置以连接多种结构以形成功能电路。上述功能电路可包含一或多个装置(比如一或多个鳍状场效晶体管装置)。在此例中,多层内连线可包含垂直内连线如通孔或接点,以及水平内连线如金属线路。多种内连线结构可采用多种导电材料除铜、钨、及/或硅化物。在一例中,镶嵌工艺及/或双镶嵌工艺可用以形成铜相关的多层内连线结构。本技术领域中具有通常知识者可得益于本发明实施例,并在未偏离本发明范畴的前提下,实施处理材料的其他实施例及应用。
应注意的是,本发明实施例的处理材料与方法并不限于特定的基板种类、光掩模种类、光阻种类、射线源(如射线波长)、及/或微影系统种类。举例来说,处理材料与方法应用的光阻,其可用于图案化多种基板材料上的结构及/或装置,且基板材料可为硅、锗、碳化硅、硅锗、钻石、半导体化合物、或半导体合金,且基板可视情况包含一或多个外延层、可具有应力以增进效能、可包含绝缘层上硅结构、及/或具有其他合适的增进结构。本发明实施例可进一步应于于采用反射式光掩模(比如用于极紫外线微影)、穿透式光掩模、双强度光掩模、相移光掩模、或本技术领域已知的其他光掩模种类的工艺。在一些例子中,此处揭露的实施例可应用的工艺,其采用多种光阻如聚甲基丙烯酸甲酯、SU-8、极紫外线光阻、正型光阻、负型光阻、或本技术领域已知的其他种类光阻。此外,本发明实施例可应用于多种微影系统/对准机种类,比如接触对准机、近接对准机、投影对准机、或极紫外线微影系统。如此一来,本发明实施例可进一步应用于采用任何种类的射线源(射线波长)的系统,且射线源可为紫外线、深紫外线、极紫外线、或本技术领域已知的其他射线源。
与现有技术相较,此处所述的多种实施例具有多种优点。应理解的是,上述内容不需说明所有优点,所有实施例不需具有特定优点,且其他实施例可具有不同优点。举例来说,此处所述的实施例包含材料组成与处理光阻材料的方法,其至少改善线宽粗糙度与局部关键尺寸一致性。在多种实施例中,材料组成可用以处理光阻材料,以作为临场处理工艺的一部份或后处理工艺的一部份。特别的是,本发明实施例的材料组成与处理方法,可提供处理后的图案化光阻层。与未处理的图案化光阻层的粗糙边缘与表面相较,处理后的图案化光阻层具有实质上平滑的线边缘与表面。如此一来,本发明实施例可克服至少一些现有光阻组成与方法的多种缺点。
如此一来,本发明一实施例中半导体装置的制作方法包括:形成图案化光阻层于基板上,其中图案化光阻层具有第一线宽粗糙度。在多种实施例中,将处理材料涂布至图案化光阻层,其中处理材料的第一部份键结至图案化光阻层的表面。在一些实施例中,移除处理材料的第二部份(未键结至图案化光阻层的表面),以提供处理后的图案化光阻层,其中处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。
在一些实施例中,上述方法更包括在将处理材料涂布至图案化光阻层之后以及移除处理材料的第二部份之前,进行烘烤工艺。
在一些实施例中,上述方法移除处理材料的第二部份采用的溶剂,包括醋酸正丁酯、2-庚烷、与醋酸异戊酯中至少一者。
在一些实施例中,上述方法的溶剂的分配系数大于1.82。
在一些实施例中,上述方法的处理材料包括处理单体Rt、接枝单体Rg、与抗蚀刻单体Re中的一或多者。
在一些实施例中,上述方法的处理单体Rt包括脂肪族化合物、C4-C20的烷基、环烷基、C4-C20的饱合或未饱合碳氢环、与C5-C20的杂环基中的至少一者。
在一些实施例中,上述方法的处理单体Rt的玻璃转换温度低于80℃。
在一些实施例中,上述方法的接枝单体Rg包含碱,其酸解离常数大于7且小于13。
在一些实施例中,上述方法的接枝单体Rg包含NH3基、一级至三级胺基、OH-基、NCS-基、烯基、酚基、C5-C20的杂环基、与CN基中至少一者。
在一些实施例中,上述抗蚀刻单体Re包含苯乙烯与酚醛化合物中至少一者。
在一些实施例中,上述方法的处理材料的分子量小于20000。
在另一实施例中,半导体装置的制作方法包括:曝光基板上的光阻层,以形成光阻层中的潜图案。之后对曝光的光阻层进行临场处理工艺,其中临场处理工艺沉积处理材料于曝光的光阻层中与潜图案的侧壁上。在多种实施例中,在进行临场处理工艺之后,显影曝光的光阻层以提供处理后的图案化光阻层。
在一些实施例中,上述方法的潜图案具有第一线宽粗糙度,处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。
在一些实施例中,上述方法沉积处理材料于曝光的光阻层中及潜图案的侧壁上的步骤,包括处理材料通过氢键、离子键、或共价键键结至潜图案的表面。
在一些实施例中,上述方法沉积处理材料于曝光的光阻层中及潜图案的侧壁上的步骤,包括处理材料扩散穿过光阻层的曝光部份或未曝光部份。
在一些实施例中,上述方法的处理材料包括处理单体Rt、接枝单体Rg、与抗蚀刻单体Re中的一或多者。
在又一实施例中,半导体装置的制作方法包括形成光阻层于基板上。在一些实施例中,对光阻层进行曝光工艺,其中曝光工艺采用极紫外线光源经由中间光掩模投射至光阻层上,且中间光掩模包括电路图案。在多种例子中,在曝光工艺后,显影曝光的光阻层以形成图案化光阻层,其中图案化光阻层包含电路图案与第一线宽粗糙度。之后将处理材料涂布至图案化光阻层,其中处理材料的第一部份键结至图案化光阻层的表面。在一些实施例中,移除处理材料的第二部份,以提供处理后的图案化光阻层,其中处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。
在一些实施例中,上述方法更包括在显影曝光后的光阻层之前,进行曝光的光阻层的临场处理工艺,其中临场处理工艺沉积处理材料于曝光的光阻层中与光阻层中的潜图案侧壁上。
在一些实施例中,上述方法的处理材料包括处理单体Rt、接枝单体Rg、与抗蚀刻单体Re中的一或多者。
在一些实施例中,上述方法的电路图案包括一或多个鳍状场效晶体管装置的电路图案。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明实施例。本技术领域中具有通常知识者应理解可采用本发明作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解,这些等效置换并未脱离本发明精神与范畴,并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (20)

1.一种半导体装置的制作方法,包括:
曝光一基板上的一光阻层;
对曝光的该光阻层进行一临场处理工艺,其中该临场处理工艺沉积一处理材料于曝光的该光阻层中,其中该处理材料的第一部份键结至曝光的该光阻层中的一潜图案的表面,其中该处理材料包括一第一单体、一第二单体、与一第三单体的一或多者,其中该第一单体、该第二单体、与该第三单体彼此不同;以及
显影曝光的该光阻层,进而移除该处理材料的第二部份,以提供一处理后的图案化光阻层。
2.根据权利要求1所述的半导体装置的制作方法,还包括:
在曝光该光阻层之后以及进行该临场处理工艺之前,进行一烘烤工艺。
3.根据权利要求1所述的半导体装置的制作方法,其中移除该处理材料的第二部份采用的一溶剂,包括醋酸正丁酯、2-庚烷、与醋酸异戊酯中至少一者。
4.根据权利要求3所述的半导体装置的制作方法,其中该溶剂的分配系数大于1.82。
5.根据权利要求1所述的半导体装置的制作方法,其中该第一单体包括脂肪族化合物、C4-C20的烷基、环烷基、C4-C20的饱合或未饱合碳氢环、与C5-C20的杂环基中的至少一者。
6.根据权利要求1所述的半导体装置的制作方法,其中该第一单体的玻璃转换温度低于80℃。
7.根据权利要求1所述的半导体装置的制作方法,其中该第二单体包含碱,其酸解离常数大于7且小于13。
8.根据权利要求1所述的半导体装置的制作方法,其中该第二单体包含NH3基、一级至三级胺基、OH-基、NCS-基、烯基、酚基、C5-C20的杂环基、与CN基中至少一者。
9.根据权利要求1所述的半导体装置的制作方法,其中该第三单体包含苯乙烯与酚醛化合物中至少一者。
10.根据权利要求1所述的半导体装置的制作方法,其中该处理材料的分子量小于20000。
11.一种半导体装置的制作方法,包括:
曝光一基板上的一光阻层,以形成一光阻层中的一潜图案;
对曝光的该光阻层进行一临场处理工艺,其中该临场处理工艺沉积一处理材料于曝光的该光阻层中与该潜图案的侧壁上,其中该处理材料包括一第一单体、一第二单体、与一第三单体的一或多者,且该第一单体、该第二单体、与该第三单体彼此不同;
在进行该临场处理工艺之后,显影曝光的该光阻层以提供一处理后的图案化光阻层。
12.根据权利要求11所述的半导体装置的制作方法,其中该潜图案具有第一线宽粗糙度,且其中该处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度。
13.根据权利要求11所述的半导体装置的制作方法,其中沉积该处理材料于曝光的该光阻层中及该潜图案的侧壁上的步骤,包括该处理材料通过氢键、离子键、或共价键键结至该潜图案的表面。
14.根据权利要求11所述的半导体装置的制作方法,其中沉积该处理材料于曝光的该光阻层中及该潜图案的侧壁上的步骤,包括该处理材料扩散穿过该光阻层的曝光部份或未曝光部份。
15.根据权利要求11所述的半导体装置的制作方法,其中该处理材料包括具有该第一单体、该第二单体、与该第三单体的一共聚物。
16.一种半导体装置的制作方法,包括:
形成一光阻层于一基板上;
对该光阻层进行一曝光工艺,其中该曝光工艺采用一极紫外线光源经由一中间光掩模投射至该光阻层上,且该中间光掩模包括一电路图案;
在该曝光工艺后,显影曝光的该光阻层以形成一图案化光阻层,其中该图案化光阻层包含该电路图案与第一线宽粗糙度;
将一处理材料涂布至该图案化光阻层,其中该处理材料的第一部份键结至该图案化光阻层的表面,其中该处理材料包括一第一单体、一第二单体、与一第三单体的一或多者,且该第一单体、该第二单体、与该第三单体彼此不同;
移除该处理材料的第二部份,以提供一处理后的图案化光阻层,其中该处理后的图案化光阻层具有第二线宽粗糙度,且第二线宽粗糙度小于第一线宽粗糙度;以及
在显影曝光的该光阻层之后,进行曝光的该光阻层的临场处理工艺,其中该临场处理工艺沉积该处理材料至曝光的该光阻层中与该光阻层中的一潜图案的侧壁上。
17.根据权利要求16所述的半导体装置的制作方法,其中该电路图案包括一或多个鳍状场效晶体管装置的电路图案。
18.根据权利要求16所述的半导体装置的制作方法,其中移除该处理材料的第二部份采用的一溶剂,包括醋酸正丁酯、2-庚烷、与醋酸异戊酯中至少一者。
19.根据权利要求16所述的半导体装置的制作方法,其中该处理材料包括该第一单体与该第二单体。
20.根据权利要求16所述的半导体装置的制作方法,其中该处理材料包括具有该第一单体、该第二单体、与该第三单体的一共聚物。
CN201710631901.4A 2016-12-15 2017-07-28 半导体装置的制作方法 Active CN108231548B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434811P 2016-12-15 2016-12-15
US62/434,811 2016-12-15
US15/628,355 2017-06-20
US15/628,355 US10672619B2 (en) 2016-12-15 2017-06-20 Material composition and methods thereof

Publications (2)

Publication Number Publication Date
CN108231548A CN108231548A (zh) 2018-06-29
CN108231548B true CN108231548B (zh) 2021-11-30

Family

ID=62562041

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710631901.4A Active CN108231548B (zh) 2016-12-15 2017-07-28 半导体装置的制作方法

Country Status (3)

Country Link
US (2) US10672619B2 (zh)
CN (1) CN108231548B (zh)
TW (1) TWI793079B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163632B2 (en) * 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and process for substrate modification
US11990334B2 (en) * 2019-07-19 2024-05-21 Tokyo Electron Limited Method for tuning stress transitions of films on a substrate
US20210033977A1 (en) * 2019-07-30 2021-02-04 Asm Ip Holding B.V. Substrate processing apparatus and method
WO2024024919A1 (ja) * 2022-07-29 2024-02-01 東京エレクトロン株式会社 基板処理方法及び基板処理システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070027454A (ko) * 2005-09-06 2007-03-09 가부시끼가이샤 도시바 패턴 형성 방법
TW201109300A (en) * 2009-05-25 2011-03-16 Shinetsu Chemical Co Resist-modifying composition and pattern forming process
CN102117014A (zh) * 2009-12-30 2011-07-06 台湾积体电路制造股份有限公司 用于图案化半导体组件的光阻及半导体组件的制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001889B1 (ko) * 1986-10-13 1993-03-19 세이꼬 엡슨 가부시끼가이샤 이온빔 노출마스크
TW344124B (en) * 1997-11-07 1998-11-01 Taiwan Semiconductor Mfg Co Ltd Process for controlling the line width of an integrated circuit
TW420843B (en) * 1997-12-03 2001-02-01 Ind Tech Res Inst Method for reducing the dissolution of photoresist in a non-exposure region
WO2001075944A2 (en) * 2000-03-30 2001-10-11 Tokyo Electron Limited Dry silylation plasma etch process
US6387578B1 (en) * 2000-05-05 2002-05-14 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Post-exposure heat treatment to reduce surface roughness of PMMA surfaces formed by radiation lithography
JP3953822B2 (ja) * 2002-01-25 2007-08-08 富士通株式会社 レジストパターン薄肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
US20040069945A1 (en) * 2002-10-09 2004-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for measuring an electrical charge of a photoresist layer
US7679139B2 (en) * 2007-09-11 2010-03-16 Honeywell International Inc. Non-planar silicon-on-insulator device that includes an “area-efficient” body tie
US8563439B2 (en) * 2010-07-23 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch dimension shrinkage
CN102347217B (zh) * 2010-07-27 2013-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件精细图案的制作方法
JP2012181523A (ja) * 2011-02-28 2012-09-20 Rohm & Haas Electronic Materials Llc 現像剤組成物、およびフォトリソグラフィパターンを形成する方法
KR101853253B1 (ko) * 2011-10-17 2018-05-02 삼성전자주식회사 듀얼 현상 공정을 포함한 포토리소그래피 방법
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
KR101993360B1 (ko) * 2012-08-08 2019-06-26 삼성전자주식회사 포토 리소그래피용 린스액
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US9093530B2 (en) * 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9280051B2 (en) * 2013-06-12 2016-03-08 Applied Materials, Inc. Methods for reducing line width roughness and/or critical dimension nonuniformity in a patterned photoresist layer
US9356422B2 (en) * 2014-02-26 2016-05-31 Applied Optoelectronics, Inc. Scribe etch process for semiconductor laser chip manufacturing
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US20160064239A1 (en) * 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Integrated Circuit Patterning
US9523917B2 (en) * 2014-09-16 2016-12-20 SK Hynix Inc. Methods of forming patterns
US9707571B2 (en) * 2014-12-30 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd Apparatus and method for supplying chemical solution on semiconductor substrate
US9536759B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd Baking apparatus and method
US10093815B2 (en) * 2015-09-24 2018-10-09 Tokyo Ohka Kogyo Co., Ltd. Surface treatment agent and surface treatment method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070027454A (ko) * 2005-09-06 2007-03-09 가부시끼가이샤 도시바 패턴 형성 방법
TW201109300A (en) * 2009-05-25 2011-03-16 Shinetsu Chemical Co Resist-modifying composition and pattern forming process
CN102117014A (zh) * 2009-12-30 2011-07-06 台湾积体电路制造股份有限公司 用于图案化半导体组件的光阻及半导体组件的制造方法

Also Published As

Publication number Publication date
TW201824346A (zh) 2018-07-01
CN108231548A (zh) 2018-06-29
US20200335349A1 (en) 2020-10-22
TWI793079B (zh) 2023-02-21
US20180174830A1 (en) 2018-06-21
US10672619B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
TWI798185B (zh) 微影圖案化的方法
TWI761399B (zh) 半導體裝置的製作方法
TWI827718B (zh) 微影圖案化之方法
TWI387998B (zh) 微影方法
US8153350B2 (en) Method and material for forming high etch resistant double exposure patterns
CN108231548B (zh) 半导体装置的制作方法
US8178287B2 (en) Photoresist composition and method of forming a resist pattern
CN107204281A (zh) 材料组合物及其方法
TWI706224B (zh) 微影圖案化方法與光阻
TWI709165B (zh) 微影圖案化的方法
JP2004530922A (ja) サブリソグラフィフォトレジストフィーチャーを形成するプロセス
TW201946107A (zh) 半導體裝置的形成方法
TW201900593A (zh) 微影方法
TWI737856B (zh) 微影圖案化方法
CN108333866B (zh) 光刻图案化的方法
US6602794B1 (en) Silylation process for forming contacts
US10863630B2 (en) Material composition and methods thereof
US7642184B2 (en) Method for dual damascene process
TWI761987B (zh) 負光阻及其顯影的方法
CN110941148B (zh) 半导体装置的制造方法
TW202417972A (zh) 使用二次光阻表面功能化進行遮罩形成的圖案化方法
KR100660280B1 (ko) 폴리실리콘 게이트 전극 형성 방법
KR20080092154A (ko) 반도체 소자의 미세 패턴 형성방법
KR20030049900A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant